CN1191587C - 检测电路 - Google Patents

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Abstract

常规的DRAM电路在进行检测和放大时会引起电源噪声。本发明的目的是为了减小这种噪声。当存储单元矩阵20中的存储单元M1与位线BL相连时，在位线BL和BLB之间产生小的电位差。当检测开始信号SLNGB变为低电平时，检测电路开始检测和放大。反相器37向NMOS 35提供高电平的检测触发信号SLNG，同时反相器38向PMOS 36提供低电平的检测触发信号SLPG。然后启动检测放大器33和34，并放大位线BL和BLB之间的电位差。

Description

检测电路
本发明涉及检测和放大与半导体存储器相连的一对位线之间的电位差的放大器电路。
图1表示动态随机存取存储器(DRAM)的常规的主电路。如图所示，在DRAM的存储单元矩阵1中有多个存储单元M1、M2等。每个存储单元都具有相同的结构，该结构包括平行板电容器3和N沟道型金属氧化物硅半导体(NMOS)2。电容器3的一个电极与NMOS 2的源极相连，而电容器的另一个电极与第一基准电势VCP相连，该电位是存储单元的阳极电位。存储单元M1中NMOS 2的漏极和栅极分别与位线BL和字线WL0相连。存储单元M2中NMOS 7的漏极和栅极分别与位线BLB和字线WL1相连。
从存储单元矩阵1引出的位线BL和BLB与均衡电路4相连。均衡电路4用来向位线BL和BLB提供相同的电位，并由两个NMOS 4a和4b组成，为了对位线进行预充电，它们的源极与第二基准电势VBL相连。NMOS 4a和4b的漏极分别与位线BL和BLB相连，而它们的栅极(即NMOS 4a和4b的栅极)与控制信号EQM相连。第一基准电势VCP和第二基准电势VBL处于第一电源VSS和第二电源VCC之间的一半处。VCP和VBL分别由VCP产生电路5和VBL产生电路6产生。
检测电路10与位线BL和BLB相连。在检测电路中，位线BL和BLB分别通过传输门NMOS 11和12与检测放大器节点NA和NAB相连。此外，NMOS 11和12的栅极与控制信号TG相连。当控制信号TG起作用时，NMOS 11和12导通。因此，节点NA和NAB通过NMOS 11和12分别与位线BL和BLB相连。
在节点NA和NAB之间是两个P沟道型金属氧化物硅半导体(PMOS)13a和13b组成的检测放大器13，它们的源极相互连接。此外，第二检测放大器14连接在节点NA和NAB之间，该放大器包括NMOS 14a和14b，它们的源极相互连接。节点NA与PMOS 13a和NMOS 14a的漏极相连，还与PMOS 13b和NMOS 14b的栅极相连。节点NAB与PMOS 13b和NMOS 14b的漏极相连，还与PMOS 13a和NMOS 14a的栅极相连。
PMOS 13a和13b的源极与PMOS 15的漏极相连，PMOS 15的源极与第二电源VCC相连。NMOS 14a和14b的源极与NMOS 16的漏极相连，NMOS 16的源极与第一电源VSS相连。NMOS 16的栅极与检测放大器触发信号SLNG相连，它是反相器17的输出信号，反相器17的输入信号是检测开始信号SLNGB。PMOS 15的栅极与另一检测放大器触发信号SLPG相连，它是反相器18的输出信号，反相器18的输入信号是检测信号SLNG。两个反相器17和18的电源线和地线分别与第二电源VCC和第一电源VSS相连，因此取决于输入信号电平，反相器17和18的输出信号电平或是VCC或是VSS。
在实际的DRAM中，从存储单元矩阵1中引出了许多位线对。因此，多个检测电路10与相应的位线对相连。然而，PMOS 15、NMOS16和反相器17和18可以被几个检测电路共享。
图2是表示图1电路的工作情况的波形图。现在参照图2，描述常规的DRAM的工作情况。
当控制信号EQM从高电平降到低电平时，均衡电路4中的NMOS4a和4b截止，位线BL和BLB与第二基准电势VBL断开。当字线WL0的电位达到较高的电位(VCC+Vt(存储单元M1中NMOS 2的阈值电压)+α(存储单元M1中NMOS 2的工作容限)时，由存储单元数据引起的小的电位差输出至位线BL和BLB。此外，当字线WL0的电位达到较高的电位(VCC+Vt+α)时，控制信号TG也升高到(VCC+Vt+α)。这样便依次触发NMOS 11和12，并且位线BL和BLB分别与节点NA和NAB相连。
当检测开始信号SLNGB从高电平下降为低电平时，检测开始。当检测开始信号SLNGB降为低电平时，反相器17使检测放大器触发信号SLNG从低电平升高到高电平(VCC)，并且检测放大器触发信号SLPG从高电平下降为低电平(VSS)。因此，PMOS 15和NMOS16导通，启动检测放大器13和14。通过分别经PMOS 15和NMOS 16对节点NA和NAB充电和放电，与位线BL和BLB相连的节点NA和NAB之间的小的电位差被刚启动的检测放大器13和14检测到并被放大。
然而在常规的DRAM电路中存在以下问题。当检测电路10工作时(即当进行检测和放大时)，由位线BL和BLB上的充电和放电电流产生电源噪声。此外，由于分别向NMOS 16和PMOS 15提供电源VSS和VCC的电源线存在寄生电阻，所以在电源中出现电压降。电源噪声降低了外围电路的工作容限。
因此，本发明的目的是提供一种检测电路，该电路不会引起电源电压明显的下降。根据本发明的一个方面，提供了一种动态随机存取存储器中的检测电路，其中多个存储器矩阵包括多个存储单元，多个存储器矩阵的每一个中的多个存储单元具有各自的数据，多个存储器矩阵共享由电源提供的一个电压，用于存取数据；检测电路包括：检测装置，用于当存取存储器中的数据时，检测从对应于该数据的存储单元流出的电流；放大装置，用于形成对应于检测电流的特定电压；以及开关装置，该装置允许用于形成特定电压的电流在电源和放大装置之间流动，其方式为该电流不会使施加到多个存储单元的电压下降。
下面结合附图描述本发明的实施例，附图中：
图1表示常规的DRAM的主电路；
图2是说明常规电路的工作情况的波形图；
图3表示本发明的第一实施例的DRAM的主电路；
图4是说明第一实施例的电路工作情况的波形图；
图5表示本发明的第二实施例的DRAM的主电路；
图6是说明第二实施例的电路工作情况的波形图；
图7表示本发明的第三实施例的DRAM的主电路；
图8是说明第三实施例的电路工作情况的波形图；
图9表示本发明的第四实施例的DRAM的主电路；
图10是说明第四实施例的电路工作情况的波形图；
图11表示本发明的第五实施例的DRAM的主电路；
图12是说明第五实施例的电路工作情况的波形图；
图13表示本发明的第六实施例的DRAM的主电路；
图14是说明第六实施例的电路工作情况的波形图；
下面结合附图详细地描述本发明的实施例。
[第一实施例]
图3表示本发明的第一实施例的DRAM的主电路。
如图3所示，在DRAM的存储单元矩阵20中有多个存储单元M1、M2等。每个存储单元都具有相同的结构，该结构包括平行板电容器21和NMOS 22。电容器21的一个电极与NMOS 22的源极相连，而电容器的另一个电极与第一基准电势VCP相连，该电势是存储单元的阳极电势。第一基准电势VCP处于第一电源VSS和第二电源VCC之间的大约一半处，是由VCP产生电路23产生的。
图3所示的存储单元M1中NMOS 22的漏极与位线BL相连，而它的栅极与字线WL0相连。类似地，存储单元M2中NMOS 27的漏极与位线BLB相连，而它的栅极与字线WL1相连。从存储单元矩阵20引出的位线BL和BLB与均衡电路25相连。
均衡电路25用来向位线BL和BLB提供相同的电位，并由两个NMOS 25a和25b组成，为了对位线进行预充电，它们的源极与第二基准电势VBL相连。NMOS 25a和25b的漏极分别与位线BL和BLB相连，而它们的栅极(即NMOS 25a和25b的栅极)与预充电控制信号EQM相连。第二基准电势VBL处于第二电源VCC和第一电源VSS之间的一半处，是由VBL产生电路26产生的。检测电路30与位线BL和BLB相连。
在检测电路30中，位线BL和BLB分别通过传输门NMOS 31和32与检测放大器节点NA和NAB相连。此外，NMOS 31和32的栅极与控制信号TG相连。当控制信号TG起作用时，NMOS 31和32导通。因此，节点NA和NAB通过NMOS 31和32分别与位线BL和BLB相连。
在节点NA和NAB之间是两个NMOS 33a和33b组成的检测放大器33，它们的源极相互连接。此外，第二检测放大器34连接在节点NA和NAB之间，该放大器包括PMOS 34a和34b，它们的源极相互连接。节点NA与NMOS 33a和PMOS 34a的漏极相连，还与NMOS33b和PMOS 34b的栅极相连。节点NAB与NMOS 33b和PMOS 34b的漏极相连，还与NMOS 33a和PMOS 34a的栅极相连。
NMOS 33a和33b的源极与NMOS 35的漏极相连，NMOS 35的源极与第一电源VSS相连。PMOS 34a和34b的源极与PMOS 36的漏极相连，PMOS 36的源极与第二电源VCC相连。
检测电路30具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器37和第二反相器38组成。反相器37的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器37的输出信号是第一触发信号SLNG。反相器38的输入信号是第一触发信号SLNG，反相器38的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。
反相器38包括PMOS 38a和NMOS 38b。PMOS 38a和NMOS38b的栅极与触发信号SLNG相连，PMOS 38a和NMOS 38b的漏极互连。PMOS 38a的源极与第二电源VCC相连。NMOS 38b的源极与第二基准电势VBL相连，这与常规电路不同。反相器37的输出信号(第一触发信号SLNG)送至NMOS 35的栅极，而反相器38的输出信号(第二触发信号SLPG)送至PMOS 36的栅极。
虽然在实际的DRAM电路中，从存储单元矩阵20引出了许多位线对，并且多个检测电路30与相应的位线对相连，但是为了便于理解，在图3中只画出了一个检测电路30。然而，NMOS 35、PMOS36和反相器37和38可以被许多检测电路共享。
图4是表示图3电路的工作情况的波形图。现在参照图4，描述第一实施例的电路的工作情况。
当控制信号EQM从高电平降到低电平时，均衡电路25中的NMOS 25a和25b截止，位线BL和BLB与第二基准电势VBL断开。当字线WL0的电位达到较高的电位(VCC+Vt+α)时，由存储单元数据引起的小的电位差输出至位线BL和BLB。此外，当字线WL0的电位达到较高的电位(VCC+Vt+α)时，控制信号TG也升高到(VCC+Vt+α)。这样便依次触发NMOS 31和32，并且位线BL和BLB分别与节点NA和NAB相连。
当检测开始信号SLNGB从高电平下降为低电平时，检测开始。当检测开始信号SLNGB降为低电平时，反相器37使第一触发信号SLNG从低电平升高到高电平(VCC)。结果，NMOS 38b被触发，第二触发信号SLPG从高电平下降到低电平。第二触发信号SLPG的低电平是第二基准电势VBL。
这样，其输入是高电平的触发信号SLNG的NMOS 35和其输入是低电平的触发信号SLPG的PMOS 36导通，并启动检测放大器33和34。通过分别经PMOS 36和NMOS 35对节点NA和NAB充电和放电，与位线BL和BLB相连的节点NA和NAB之间的小的电位差被刚启动的检测放大器33和34检测到并被放大。于是，位线BL和BLB之间的小的电位差被放大到足以被相应的存储单元存储。
如上所述，第一实施例的电路结构的一个重要方面是反相器38输出的低电平的第二触发信号SLPG是第二基准电势VBL(大约为(VSS+VCC)/2)，第二基准电势VBL提供给PMOS 36的栅极。
因此，具有以下优点：
(a)当充电和放电时，PMOS 36的导通电阻较高，其电压降比施加第一电源VSS的常规电路[RCS1]大。因此，由电源线的寄生电阻引起的电压降减小，其工作特性容限比施加第一电源VSS的常规的电路要好。
(b)PMOS 36的栅极电位是第二基准电势VBL，大约为(VSS+VCC)/2。漏极电流与源极—漏极电压之间的特性与常规电路是不同的，并且PMOS 36的作用相当于一个恒流源。因此，位线BL和BLB通过该恒流源充电。电源噪声减小了。
(c)由于PMOS 36由位线BL和BLB对的预充电电势的第二基准电势VBL启动，所以即使第二基准电势VBL变化，PMOS 36对节点NA和NAB充电所需的时间也是恒定的。根据预充电的位线BL和BLB，PMOS 36选择被调节的充电电流。例如如果位线NA的预充电电位是高于(VSS+VCC)/2的σV(位线之间的电位差，它出现在带有位线电荷的存储单元中电荷再分布的情况下)，那么预充电的量小于(VSS+VCC)/2。另一方面，如果低电平的第二触发信号SLPG变为高于(VSS+VCC)/2的σV，那么检测放大器33的PMOS 36的触发效率将下降，位线BL的充电电流也将下降。因此，无论第二基准电势VBL的变化有多大，充电时间都能恒定。
[第二实施例]
图5表示本发明的第二实施例的DRAM的主电路。图5中的部件的命名习惯与图3中的相同。象第一实施例那样，第二实施例的DRAM电路具有存储单元矩阵20，均衡电路25，VCP产生电路23，VBL产生电路26，所有这些都与第一实施例的相同，以及还具有与图3中不同的检测电路40。
检测电路40与位线BL和BLB相连。在检测电路40中，位线BL和BLB通过传输门NMOS 41和42分别与检测放大器节点NA和NAB相连。此外，在检测电路40中的节点NA和NAB之间有两个检测放大器43和44。第一检测放大器43包括两个NMOS 43a和43b，它们的源极互连。第二检测放大器44包括两个PMOS 44a和44b，它们的源极也互连。节点NA与NMOS 43a和PMOS 44a的漏极相连，并与NMOS 43b和PMOS 44b的栅极相连。节点NAB与NMOS 43b和PMOS 44b的漏极相连，并与NMOS 43a和PMOS 44a的栅极相连。
NMOS 43a和43b的源极与NMOS 45的漏极相连，NMOS 45的源极与第一电源VSS相连。PMOS 44a和44b的源极与PMOS 46的漏极相连，PMOS 46的源极与第二电源VCC相连。
检测电路40具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器47和第二反相器48组成。反相器47的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器47的输出信号是第一触发信号SLNG。反相器48的输入信号是第一触发信号SLNG，反相器48的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。
反相器48包括PMOS 48a和48b。PMOS 48a的栅极与第一触发信号SLNG相连，而PMOS 48b的栅极与检测开始信号SLNGB相连。PMOS 48a和PMOS 48b的漏极互连。PMOS 48a的源极与第二电源VCC相连。PMOS 48b的源极与第二基准电势VBL相连。反相器47的输出信号(第一触发信号SLNG)送至NMOS 45的栅极，而反相器48的输出信号(第二触发信号SLPG)送至PMOS 46的栅极。
虽然在实际的DRAM电路中，从存储单元矩阵20引出了许多位线对，并且多个检测电路40与相应的位线对相连，但是为了便于理解，在图5中只画出了一个检测电路40。然而，NMOS 45、PMOS46和反相器47和48可以被许多检测电路共享。
图6是表示图5电路的工作情况的波形图。现在参照图6，描述第二实施例的电路的工作情况。
第二实施例的DRAM的工作情况与第一实施例的基本相同。当预充电控制信号EQM变为低电平时，均衡电路25中的NMOS 25a和25b截止。此外，NMOS 41和42导通，位线BL和BLB分别与节点NA和NAB相连。上述过程与第一实施例的相同。
当检测开始信号SLNGB从高电平下降为低电平时，检测开始。当检测开始信号SLNGB降为低电平时，反相器47使第一触发信号SLNG从低电平升高到高电平(VCC)。此外，PMOS 48b导通，第二触发信号SLPG从高电平下降到低电平。第二触发信号SLPG的低电平是第二基准电势VBL。
这样，其输入是高电平的触发信号SLNG的NMOS 45和其输入是低电平的触发信号SLPG的PMOS 46导通，并启动检测放大器43和44。通过分别经PMOS 46和NMOS 45对节点NA和NAB充电和放电，与位线BL和BLB相连的节点NA和NAB之间的小的电位差被刚启动的检测放大器43和44检测到并被放大。于是，位线BL和BLB之间的小的电位差被放大到足以被相应的存储单元存储。
如上所述，第二实施例的电路结构的一个重要方面是低电平的第二触发信号SLPG设为第二基准电势VBL，第二基准电势VBL提供给PMOS 46的栅极。因此，也具有第一实施例的优点(a)、(b)和(c)。此外，第二触发信号SLPG的下降时间是一级反相器的时间，比常规的电路快。这是因为反相器48的PMOS 48b由检测开始信号SLNGB(而不是SLNG)触发的缘故。
[第三实施例]
图7表示本发明的第三实施例的DRAM的主电路。图3、5和7中的部件的命名习惯是相同的。象第一和第二实施例那样，第三实施例的DRAM电路具有存储单元矩阵20，均衡电路25，VCP产生电路23，VBL产生电路26，所有这些都与第一实施例的相同，以及还具有与图3或5中不同的检测电路50。
检测电路50与位线BL和BLB相连。在检测电路50中，位线BL和BLB通过传输门NMOS 51和52分别与检测放大器节点NA和NAB相连。此外，在检测电路50中的节点NA和NAB之间有两个检测放大器53和54。第一检测放大器53包括两个NMOS 53a和53b，它们的源极互连。第二检测放大器54包括两个PMOS 54a和54b，它们的源极也互连。
节点NA与NMOS 53a和PMOS 54a的漏极相连，并与NMOS 53b和PMOS 54b的栅极相连。节点NAB与NMOS 53b和PMOS 54b的漏极相连，并与NMOS 53a和PMOS 54a的栅极相连。
NMOS 53a和53b的源极与NMOS 55的漏极相连，NMOS 55的源极与第一电源VSS相连。PMOS 54a和54b的源极与PMOS 56的漏极相连，PMOS 56的源极与第二电源VCC相连。
检测电路50与第一实施例和第二实施例中的不同，具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器57和第二反相器58组成。反相器57的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器57的输出信号是第一触发信号SLNG。反相器58的输入信号是第一触发信号SLNG，反相器58的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。反相器58包括PMOS 58a、PMOS 58b和NMOS 58c。
PMOS 58a和NMOS 58c的栅极与第一触发信号SLNG相连，而PMOS 58b的栅极与检测开始信号SLNGB相连。PMOS 58a和PMOS58b和NMOS 58c的漏极互连。PMOS 58a的源极与第二电源VCC相连。PMOS 58b和NMOS 58c的源极与第二基准电势VBL相连。反相器57的输出信号(第一触发信号SLNG)送至NMOS 55的栅极，而反相器58的输出信号(第二触发信号SLPG)送至PMOS 56的栅极。
虽然在实际的DRAM电路中，有多个检测电路50与相应的位线对相连，但是为了便于理解，在图7中只画出了一个检测电路50。
图8是表示图7电路的工作情况的波形图。现在参照图8，描述图7电路的工作情况。
第三实施例的DRAM的工作情况与第一和第二实施例的基本相同。当预充电控制信号EQM变为低电平时，均衡电路25中的NMOS25a和25b截止。此外，NMOS 51和52导通，位线BL和BLB分别与节点NA和NAB相连。上述过程与第一和第二实施例的相同。
当检测开始信号SLNGB从高电平下降为低电平时，检测开始。当检测开始信号SLNGB降为低电平时，反相器57使第一触发信号SLNG从低电平升高到高电平(VCC)。此外，PMOS 58b导通，第二触发信号SLPG从高电平下降到低电平。NMOS 58c也被触发，虽然由于反相器57的延迟作用，这出现在PMOS 58b被触发之后。被触发的NMOS 58c使第二触发信号SLPG的电位稳定，第二触发信号SLPG的低电平被固定在第二基准电势VBL。
这样，其输入是高电平的触发信号SLNG的NMOS 55和其输入是低电平的触发信号SLPG的PMOS 56导通，并启动检测放大器53和54。通过分别经PMOS 56和NMOS 55对节点NA和NAB充电和放电，与位线BL和BLB相连的节点NA和NAB之间的小的电位差被刚启动的检测放大器53和54检测到并被放大。于是，位线BL和BLB之间的小的电位差被放大到足以被相应的存储单元存储。
如上所述，第三实施例的电路结构的一个重要方面是低电平的第二触发信号SLPG设为第二基准电势VBL((VSS+VCC)/2)，第二基准电势VBL提供给PMOS 56的栅极。因此，也具有第一和第二实施例的优点(a)、(b)。此外，第二触发信号SLPG的下降时间是一级反相器的时间，比常规的电路快。这是因为反相器58的PMOS 58b由检测开始信号SLNGB触发的缘故。另外，反相器58的NMOS 58c使第二触发信号SLPG的电位稳定，第二触发信号SLPG的低电平被固定在第二基准电势VBL。
[第四实施例]
图9表示本发明的第四实施例的DRAM的主电路。本实施例的部件的命名习惯与图3、5和7中的相同。但是，第一实施例中的第二触发信号SLPG的电位是第二基准电势VBL，而在本实施例中触发信号SLPG的电位是第一基准电势VCP。
第四实施例的DRAM电路具有存储单元矩阵20，均衡电路25，VCP产生电路23，VBL产生电路26，和检测电路60，向检测电路60提供第一基准电势VCP。
检测电路60与图3中的检测电路的结构基本相同，它与位线BL和BLB相连。在检测电路60中，位线BL和BLB通过传输门NMOS61和62分别与检测放大器节点NA和NAB相连。此外，在检测电路60中的节点NA和NAB之间有两个检测放大器63和64。第一检测放大器63包括两个NMOS 63a和63b，它们的源极互连。第二检测放大器64包括两个PMOS 64a和64b，它们的源极也互连。节点NA与NMOS 63a和PMOS 64a的漏极相连，并与NMOS 63b和PMOS 64b的栅极相连。节点NAB与NMOS 63b和PMOS 64b的漏极相连，并与NMOS 63a和PMOS 64a的栅极相连。NMOS 63a和63b的源极与NMOS 65的漏极相连，NMOS 65的源极与第一电源VSS相连。PMOS 64a和64b的源极与PMOS 66的漏极相连，PMOS 66的源极与第二电源VCC相连。
检测电路60具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器67和第二反相器68组成。反相器67的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器67的输出信号是第一触发信号SLNG。反相器68的输入信号是第一触发信号SLNG，反相器68的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。
反相器68包括PMOS 68a和NMOS 68b。PMOS 68a和NMOS68b的栅极与触发信号SLNG相连，PMOS 68a和NMOS 68b的漏极互连。PMOS 68a的源极与第二电源VCC相连。NMOS 68b的源极与第一基准电势VCP相连。反相器67的输出信号(第一触发信号SLNG)送至NMOS 65的栅极，而反相器68的输出信号(第二触发信号SLPG)送至PMOS 66的栅极。
图10是说明图9中的电路的工作情况的波形图。
在该实施例中，反相器68中NMOS 68b的源极与第一基准电势VCP(而不是第二基准电势VBL)相连，该电势基本为(VSS+VCC)/2。因此，由于第二触发信号SLPG的电位与图4中的相同，所以该电路的工作情况与第一实施例相同。
最后，由于在第四实施例的电路结构中，NMOS 68的源极与第一基准电势VCP相连，所以虽然能得到第一实施例的优点(a)和(b)，但不能得到优点(c)。
[第五实施例]
图11表示本发明的第五实施例的DRAM的主电路。本实施例的部件的命名习惯与图3、5、7和9中的相同。从第四实施例可以清楚地看到，不管是第一基准电势VCP还是第二基准电势VBL与第二触发信号相连，都可以减小电源噪声。在第五实施例中，将描述把第一基准电势VCP和第二基准电势VBL相连的连接电路70(例如传输门)。
先描述第五实施例的电路结构。该电路具有存储单元矩阵20，均衡电路25，VCP产生电路23，VBL产生电路26，所有这些都和第一至第四实施例中的相同。当连接电路被触发时，连接电路70连接第一基准电势VCP和第二基准电势VBL。
检测电路80与位线BL和BLB相连。在检测电路80中，位线BL和BLB通过传输门NMOS 81和82分别与检测放大器节点NA和NAB相连。此外，在检测电路80中的节点NA和NAB之间有两个检测放大器83和84。第一检测放大器83包括两个NMOS 83a和83b，它们的源极互连。第二检测放大器84包括两个PMOS 84a和84b，它们的源极也互连。
节点NA与NMOS 83a和PMOS 84a的漏极相连，并与NMOS 83b和PMOS 84b的栅极相连。节点NAB与NMOS 83b和PMOS 84b的漏极相连，并与NMOS 83a和PMOS 84a的栅极相连。NMOS 83a和83b的源极与NMOS 85的漏极相连，NMOS 85的源极与第一电源VSS相连。PMOS 84a和84b的源极与PMOS 86的漏极相连，PMOS86的源极与第二电源VCC相连。
检测电路80具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器87和第二反相器88组成。反相器87的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器87的输出信号是第一触发信号SLNG。反相器88的输入信号是第一触发信号SLNG，反相器88的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。
反相器88包括PMOS 88a和NMOS 88b。PMOS 88a和NMOS88b的栅极与触发信号SLNG相连，PMOS 88a和NMOS 88b的漏极互连。PMOS 88a的源极与第二电源VCC相连。NMOS 88b的源极与第一基准电势VCP和第二基准电势VBL相连。反相器87的输出信号(第一触发信号SLNG)送至NMOS 85的栅极，而反相器88的输出信号(第二触发信号SLPG)送至PMOS 86的栅极。
图12是说明图11中的电路的工作情况的波形图。反相器88中NMOS 88b的源极与第一基准电势VCP和第二基准电势VBL相连，二者基本为(VSS+VCC)/2。因此，由于第二触发信号SLPG的电位与图4中的相同，所以该电路的工作情况与第一实施例相同。
由于在第五实施例的电路结构中，NMOS 88的源极与第一基准电势VCP和第二基准电势VBL相连，所以能得到第一实施例的优点(a)、(b)和(c)。
[第六实施例]
图13表示本发明的第六实施例的DRAM的主电路。本实施例的部件的命名习惯与图3、5、7、9和11中的相同。
在第一至第五实施例中，第二触发信号SLPG的电位可以是第一基准电势VCP，也可以是第二基准电势VBL。然而在第六实施例中，引入了输出第三基准电势VX的电源产生电路90，并且第二触发信号SLPG的低电平是第三基准电势VX(它与第一基准电势VCP和第二基准电势VBL无关)。
象第一至第五实施例一样，第六实施例的DRAM具有存储单元矩阵20，均衡电路25，VCP产生电路23，VBL产生电路26，所有这些都和第一至第五实施例中的相同。检测电路100具有几乎与图1相同的结构。检测电路100与位线BL和BLB相连。在检测电路100中，位线BL和BLB通过传输门NMOS 101和102分别与检测放大器节点NA和NAB相连。此外，在检测电路100中的节点NA和NAB之间有两个检测放大器103和104。第一检测放大器103包括两个NMOS 103a和103b，它们的源极互连。第二检测放大器104包括两个PMOS 104a和104b，它们的源极也互连。
节点NA与NMOS 103a和PMOS 104a的漏极相连，并与NMOS103b和PMOS 104b的栅极相连。节点NAB与NMOS 103b和PMOS104b的漏极相连，并与NMOS 103a和PMOS 104a的栅极相连。NMOS 103a和103b的源极与NMOS 105的漏极相连，NMOS 105的源极与第一电源VSS相连。PMOS 104a和104b的源极与PMOS 106的漏极相连，PMOS 106的源极与第二电源VCC相连。
检测电路100具有触发信号产生电路，产生第一触发信号SLNG和第二触发信号SLPG。触发信号产生电路由第一反相器107和第二反相器108组成。反相器107的输入信号是检测开始信号SLNGB，它是一个控制信号，反相器107的输出信号是第一触发信号SLNG。反相器108的输入信号是第一触发信号SLNG，反相器108的输出信号是第二触发信号SLPG。第一和第二触发信号SLNG和SLPG是逻辑互补的。
反相器108包括PMOS 108a和NMOS 108b。PMOS 108a和NMOS 108b的栅极与触发信号SLNG相连，PMOS 108a和NMOS108b的漏极互连。PMOS 108a的源极与第二电源VCC相连。NMOS108b的源极与电源产生电路90提供的第三基准电势VX相连。反相器107的输出信号(第一触发信号SLNG)送至NMOS 105的栅极，而反相器108的输出信号(第二触发信号SLPG)送至PMOS 106的栅极。
图14是说明图13的电路的工作情况的波形图。如上所述，电源产生电路90引入到第六实施例的电路中，并且NMOS 108b的源极与第三基准电势VX相连。第三基准电势VX可以与第一基准电势VCP和第二基准电势VBL无关地改变。因此，第六实施例的DRAM电路可以实现对第三基准电势VX的适当的调节。第六实施例的DRAM电路可以得到第一实施例的优点(a)和(b)。
应注意的是，可以用许多其它电路来实现本发明，这就是说，本发明不限于上述实施例。
例如，存储单元矩阵20或均衡电路25的内部电路结构可以变成另一种形式，而不限于第一至第六实施例中所述的结构。
第四实施例中的检测电路60与第一基准电势VCP相连(不象第一实施例中是与第二基准电势VBL相连)。第一基准电势VCP可以象在第二和第三实施例中那样施加到检测电路40和50，同时得到相同的效果。
如上所述，对各个触发信号产生电路中的MOS晶体管36、46、56、66、86和106进行触发的第二触发信号的触发电平处于第一电源和第二电源之间的一半处。因此，输入是具有一半电势的第二触发信号的MOS晶体管的工作区与常规电路不同，常规电路的输入是第二电势。本发明的MOS晶体管的导通电阻比常规电路中的MOS晶体管的导通电阻要高。因此，对位线充电和放电时的峰值电流降低了，电源噪声也降低了，并且避免了对外围电路的工作容限的减小。

Claims (3)

1.一种动态随机存取存储器中的检测电路，其中多个存储器矩阵包括多个存储单元，多个存储器矩阵的每一个中的多个存储单元具有各自的数据，多个存储器矩阵共享由电源提供的一个电压，用于存取数据；所述检测电路包括：
检测装置，所述检测装置和存储单元相连，用于当存取存储单元中的数据时，检测从对应于该数据的存储单元流出的电流；
放大装置，所述放大装置和检测装置相连，用于形成对应于检测电流的特定电压；
第三晶体管，所述第三晶体管连接在电源和放大装置之间，允许用于形成特定电压的电流在电源和放大装置之间流动，其方式为该电流不会使施加到多个存储单元的电压下降，
其特征在于所述检测电路还包括第一晶体管和第二晶体管构成的反相器，第二晶体管的一个电极与一个电压产生电路相连，所述第三晶体管经所述第二晶体管接收来自所述电压产生电路产生的电压。
2.根据权利要求1的检测电路，还包括电压施加装置，用于向第三晶体管施加这样的电压，以便使第三晶体管能够调节流入放大装置的电流量。
3.根据权利要求2的检测电路，还包括缩短装置，用于缩短通过电压施加装置向第三晶体管施加电压所需的时间。
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