KR100338271B1 - 감지회로 - Google Patents

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가즈끼요 후꾸또메
아끼히로 히로따
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사와무라 시코
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Abstract

종래의 DRAM 회로는 감지 및 증폭 동작을 수행하는 동안, 전력 노이즈를 유발한다. 본 발명의 목적은 이러한 전력 노이즈를 감소시키는 것이다. 메모리 셀 어레이 (20) 의 메모리 셀 M1 이 비트선 BL 에 접속될 때 비트선 BL 과 BLB 사이에는 작은 전위차가 발생된다. 감지 개시 신호 SLNGB 가 "L" 레벨로 바뀔 때 감지 회로는 감지와 증폭을 시작한다. 인버터 (37) 는 NMOS (35) 에 "H" 레벨의 감지 활성화 신호 SLNG를 제공하고, 인버터 (38) 는 PMOS (36) 에 "L" 레벨의 감지 활성화 신호 SLPG를 제공한다. 감지 증폭기 (33, 34) 는 그후에 활성화되고, 비트선 BL 과 BLB 사이의 전위차는 증폭된다. 인버터 (38) 로부터 출력되는 감지 활성화 신호 SLPG 의 "L"레벨은 제 1 전원 전위 VSS 와 제 2 전원 전위 VCC 사이의 중간값으로 설정되고, PMOS (36) 의 전도 저항은 제 1 전원 전위 VSS 가 공급된 종래의 회로의 전원 전위보다 높다. 결과적으로, PMOS (36) 로 인한 전압 강하는 증가하고 전력 노이즈는 감소된다.

Description

감지 회로{SENSE CIRCUIT}
본 발명은 반되체 메모리에 접속된 한쌍의 비트선사이의 전위차를 감지하고 증폭시키는 감지 증폭기 회로에 관한 것이다.
도 1 은 다이나믹 랜덤 액세스 메모리(DRAM)용 종래의 메인 회로를 도시한다. 도면에 나타난 바와 같이, DRAM의 메모리 셀 어레이 (1) 내에는, 복수의 메모리 셀 Ml, M2 등이 있다. 각각의 메모리 셀은 핑행판 캐패시터 (3) 와 N 채널타입 금속 산화물 실리콘 반도체(NMOS)(2) 로 이루어진 동일한 구조를 갖는다. 캐패시터 (3) 의 하나의 전극은 NMOS (2) 의 소오스 전극에 접속되고, 캐패시터의 다른 전극은 셀 판 전위인 제 1 기준 전위 VCP 에 접속된다. 메모리 셀내의 NMOS (2) 의 드레인 및 게이트 전극은 각각 비트 선 BL 및 워드선 WLO 에 접속된다. 메모리 셀 M2 내의 NMOS (7) 의 드레인 및 게이트 전극은 각각 비트선 BLB 및 워드선 WL1 에 접속된다.
메모리 셀 어레이 (1) 로부터 출력된 비트선 BL 및 BLB 는 이퀼라이즈 회로(4) 에 접속된다. 이퀼라이즈 회로 (4) 는 비트선 BL 및 BLB 에 동일한 전위 레벨을 공급하기 위해 사용되고, 두 개의 NM0S (4a, 5b) 로 이루어져 있으며, 두 개의 NMOS (4a, 4b) 의 소오스 전극은 비트선을 프리차지하기 위해 제 2 기준 전위 VBL 에 접속되어 있다. NMOS (4a, 4b) 의 드레인 전극은 비트선 BL 및 BLB에 각각 접속되고 반면에, NMOS (4a 및 4b) 의 게이트 전극은 제어 신호 EQM에 접속된다. 제 1 기준 전위 VCP 와 제 2 전위 VBL 의 레벨은 제 1 전원 전위 VSS와 제 2 전원 전위 VCC 사이의 중간이다. VCP 및 VBL 은 VCP 발생 회로 (5)와 VBL 발생 회로 (6) 에 의해 각각 발생된다.
감지 회로 (1O) 는 비트선 BL 및 BLB 에 접속된다. 감지 회로에서, 비트 선 BL 및 BLB 는 전송 게이트인 NMOS (11, 12) 에 의해 감지 증폭기 노드 NA 및 NAB 에 각각 접속된다. 또한, NMOS (11, 12) 의 게이트 전극은 제어 신호 TG 에 접속된다. 제어 신호 TG 가 활성화될 때, NMOS 의 (11, 12) 는 턴온된다. 결과적으로, 노드 NA 및 NAB 는 NM0S (11, 12) 를 통해 비트선 BL 및 BLB 에 각각 접속된다.
노드 NA 와 NAB 사이에는 소오스 전극이 서로 접속되어 있는 두 개의 P 채널 타입 금속 산화물 실리콘 반도체 (PMOS) (13a, 13b) 로 이루어진 감지 증폭기 (13) 가 있다. 또한, 노드 NA 와 노드 NAB 사이에는 소오스 전극이 서로 접속되어 있는 NMOS (14a, 14b) 로 이루어진 제 2 감지 증폭기 (14) 가 접속되어 있다. 노드 NA 는 PMOS (13a) 와 NMOS (14a) 의 드레인 전극에 접속되어 있으며, PMOS (13b) 와 NMOS (14b) 의 게이트 전극에 접속되어 있다. 노드 NAB 는 PMOS(13b) 와 NMOS (14b) 의 드레인 전극에 접속되어 있고, PMOS (13a) 와 NMOS (14a) 의 게이트 전극에 접속되어 있다.
PMOS (13a, 13b) 의 소오스 전극은 PMOS (15) 의 드레인 전극에 접속되어 있고, PMOS (15) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속되어 있다.
NMOS (14a, 14b) 의 소오스 전극은 NMOS (16) 의 드레인 전극에 접속되고, NMOS (16) 의 소오스 전극은 제 1 전원 전위 VSS 에 접속된다. NMOS (16) 의 게이트 전극은 입력이 감지 개시 신호 SLNGB 인 인버터 (17) 의 출력 신호인 감지 증폭기 활성화 신호 SLNG 에 접속된다. PMOS (15) 의 게이트 전극은 또다른 감지 증폭기 활성화 신호에 접속되고, 상기 신호는 인버터 (18) 의 출력 신호이며, 인버터 (18) 의 입력 신호는 감지 신호 SLNG 이다. 두 개의 인버터 (17, 18) 의 전원 및 접지는 제 2 전원 전위 VCC 와 제 1 전원 전위 VSS 에 각각 접속되어, (인버터 (17, 18) 의) 출력 신호 레벨은 입력 신호 레벨에 따라, VCC 또는 VSS 중의 하나이다.
실제의 DRAM에서, 복수의 비트선 쌍은 메모리 셀 어레이 (1) 로부터 출력된다. 따라서, 복수의 감지 회로 (10) 는 대응하는 비트선 쌍에 접속된다. 그러나, PMOS (15), NMOS (16) 및, 인버터 (17, 18) 는 여러 감지 회로에 의해 분리될 수 있다.
도 2 는 도 1 의 회로의 동작을 나타내는 파형도를 도시한다. 종래의 DRAM 의 동작을 이제 도 2를 참조하여 설명한다.
제어 신호 EQM 이 "H" 레벨에서 "L" 레벨로 떨어질 때, 이퀼라이즈 회로 (4)에서 NMOS (4a, 4b) 는 턴오프되고, 비트선 (BL, BLB) 은 제 2 기준 전위 VBL 로부터 단락된다. 워드선 WL0 의 전위 레벨이 더 높은 전위 레벨 (VCC+Vt(메모리 셀 M1에서 NMOS (2) 의 한계 전압)+a(메모리 셀 M1에서 NMOS (2) 의 동작 이득))에 도달할 때, 메모리 셀 데이터에 의해 초래되는 작은 전위차는 비트선(BL, BLB) 에 출력된다. 부가적으로, 워드선 WL0 의 전위 레벨이 더 높은 전위 레벨 (VCC+Vt+a) 에 도달할 때, 제어 신호 TG 는 또한 (VCC+Vt+a) 까지 상승한다. 이는 NMOS (11, 12) 를 교대로 활성화시키고, 비트선 BL 및 BLB 는 노드 NA 및 NAB 에 각각 접속된다.
감지 동작은 감지 개시 신호 SLNGB 가 "H" 레벨에서 "L" 레벨로 떨어질 때 시작한다. 감지 개시 신호 SLNGB 가 "L" 로 떨어질 때, 인버터 (17) 는 감지 증폭기 활성화 신호 SLNG 는 "L" 레벨에서 "H" 레벨 (VCC) 로 상승하도록 하고, 감지 증폭기 활성화 신호 SLPG 는 "H" 레벨에서 "L" 레벨 (VSS) 로 떨어진다. 그러므로, PMOS (15) 와 NMOS (16) 는 모두 턴온되고, 감지 증폭기 (13, 14) 는 활성화된다. 비트선 BL 과 BLB 에 접속된 노드 NA 와 NAB 사이의 작은 전위차는 PMOS (15) 와 NMOS (16) 를 통해 각각 노드 NA 와 NAB를 충전하고 방전함으로서 바로 이전에 활성화된 감지 증폭기 (13, 14) 에 의해 감지되고 증폭된다.
그러나, 종래의 DRAM 회로는 다음의 문제점이 있다. 감지 회로 (1O) 가 동작할 때, (즉, 감지회로가 감지하고 증폭할 때), 비트선 BL 및 BLB 상의 충전 및 방전 전류에 의해 전력 노이즈가 발생된다. 또한, 전원에서의 전압 강하가 전원 전위 VSS 및 VCC를 NMOS (16) 와 PMOS (15) 에 각각 제공하는 전원 배선의 기생 저항으로 인하여 발생한다. 전원 노이즈는 외부 회로의 동작 이득을 감소시킨다.
그러므로, 본 발명의 목적은 전원 전압상의 날카로운 전압 강하를 발생시키지 않는 감지 회로를 제공하는 것이다.
도 1 은 종래의 DRAM 의 메인 회로.
도 2 는 종래의 회로의 동작을 나타내는 파형도.
도 3 은 본 발명의 실시예 1의 DRAM 의 메인 회로.
도 4 는 실시예 1 의 회로의 동작을 나타내는 파형도.
도 5 는 본 발멍의 실시예 2 의 DRAM 의 메인 회로.
도 6 은 실시예 2 의 회로의 동작을 나타내는 파형도.
도 7 은 본 발명의 실시예 3 의 DRAM 의 메인 회로.
도 8 은 실시예 3 의 회로의 동작을 나타내는 파형도.
도 9 는 본 발명의 실시예 4 의 DRAM 의 메인 회로.
도 10 은 실시예 4 의 회로의 동작을 나타내는 파형도.
도 11 은 본 발명의 실시예 5 의 DRAM 의 메인 회로.
도 12 는 실시예 5 의 회로의 동작을 나타내는 파형도.
도 13 은 본 발명의 실시예 6 의 DRAM 의 메인 회로.
도 14 는 실시예 6 의 회로의 동작을 나타내는 파형도.
*도면의 주요부분에 대한 부호의 설명
1, 20 : 메모리 셀 어레이 2, 7, 22 : NMOS
3 : 평행판 캐패시터4, 25 : 이퀼라이즈회로
5, 23 : VCP 발생 회로6, 26 : VBL 발생 회로
10, 30, 40, 60, 80, 100 : 감지 회로
13, 14, 33, 34, 43, 44, 53, 54, 63, 64, 83, 84, 103, 104 : 감지 증폭기
70 : 접속 회로 90 : 소오스 전위 발생 회로
본 발명의 일 태양에 따르면, 복수의 메모리 어레이는 복수의 메모리 셀을 포함하고, 각각의 복수의 메모리 셀 어레이내의 복수의 메모리 셀은 각각의 데이터조각을 가지며, 복수의 메모리 어레이는 데이터 조각의 액세스시 사용하는 전원에의해 인가되는 전압을 분배하는 다이나믹 랜덤 액세스 메모리내의 감지회로는, 상기 메모리 셀내의 데이터 조각의 액세싱시 데이터에 대응하는 메모리 셀외부로 흐르는 전류를 감지하기 위한 감지 수단; 감지된 회로에 대응하는 특정 전압을 증폭하기 위한 증폭 수단 및;전원과 증폭 수단사이의 전류가 복수의 메모리 셀에 인가되는 전압이 떨어지지 않도록 특정 전압의 발생을 위해 사용되는 전류가 전원과 증폭 수단사이에서 흐르도록 하기 위한 스위칭 수단을 포함한다.
이제, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
<실시예 1>
도 3 은 본 발명의 실시예 1 의 DRAM 의 메인 회로를 도시한다.
도 3 에 도시된 바와 같이, DRAM 의 메모리 셀 어레이 (20) 에는 Ml, M2 등으로 표시된 복수의 메모리 셀이 있다. 각각의 메모리 셀은 동일한 구조를 가지며, 평행판 캐패시터 (21) 와 NMOS (22) 로 구성되어 있다. 캐패시터 (21) 의 하나의 전극은 NMOS (22) 의 소오스 전극에 접속되고, 캐패시터의 다른 전극은 셀 판전위인 제 1 기준 전위 VCP 에 접속되어 있다. 이러한 게 1 기준 전위 VCP 의 레벨은 제 1 전원 전위 VSS 와 제 2 전원 전위 VCC 의 거의 중간이며, VCP 발생 회로 (23) 에 의해 발생된다.
도 3 에 도시된 메모리 셀 M1 내의 NMOS (22) 의 드레인 전극은 비트선 BL 에 접속되고, NMOS (22) 의 게이트 전극은 워드선 WLO 에 접속된다. 유사하게, 메모리 셀 M2 내의 NMOS (27) 의 드레인 전극은 비트선 BLB 에 접속되고, NMOS (27) 의 게이트 전극음 워드선 WL1 에 접속된다. 메모리 셀 어레이 (20) 로부터 출력된 비트선 BL 및 BLB 는 이퀼라이즈 회로 (25) 에 접속된다.
이퀼라이즈 회로 (25) 는 비트선 BL 및 BLB 에 동일한 전위 레벨을 공급하기 위해 사용되고, 소오스 전극이 비트선을 프리차지하기 위한 제 2 기준 전위 VBL 에 접속되어 있는 NM0S (25a, 25b) 로 이루어져 있다. NM0S (25a, 25b) 의 드레인 전극은 비트선 BL 및 BLB 에 각각 접속되고, NMOS (25a, 25b) 의 게이트 전극은 프리차지 제어 신호 EQM 에 접속된다. 제 2 기준 전위 VBL 의 레벨은 제 2 전원 전위 VCC 와 제 1 전원 전위 VSS 의 거의 중간이며, VBL 발생 회로 (26) 에 의해 발생된다. 감지 회로 (30) 는 비트선 BL 및 BLB 에 접속된다.
감지 회로 (30) 에서, 비트선 BL 및 BLB 는 전송 게이트인 NMOS (31, 32) 에 의해 각각 감지 증폭기 노드 NA 및 NAB 에 접속된다. 또한, NMOS (31, 32) 의 게이트 전극은 제어 신호 TG 에 접속된다. 제어 신호 TG 가 활성화될 때,NMOS (31, 32) 는 턴온된다. 결과적으로, 노드 NA 및 NAB 는 NMOS (31, 32) 를 통해 비트선 BL 및 BLB 에 각각 접속된다.
노드 NA 와 NAB 사이에는 소오스 전극이 서로 접속되어 있는 두 개의 NMOS (33a, 33b) 로 이루어진 감지 증폭기 (33) 가 접속된다. 또한, 노드 NA 와 NAB 사이에는 소오스 전극이 서로 접속되어 있는 두 개의 PMOS (34a, 34b) 로 이루어진 두 개의 감지 증폭기 (34) 가 접속된다. 노드 NA 는 NMOS (33a) 와 PMOS (34a) 의 드레인 전극들이 접속되어 있으며, NMOS (33b) 와 PMOS (34b) 의 게이트 전극에 접속되어 있다. 노드 NAB 는 NMOS (33b) 와 PMOS (34b) 의 드레인 전극에 접속되어 있으며, NMOS (33a) 와 PMOS (34a) 의 게이트 전극에 접속되어 있다.
NMOS (33a, 33b) 의 소오스 전극은 소오스 전극이 제 1 전원 전위 VSS 에 접속되어 있는 NMOS (35) 의 드레인 전극에 접속된다. PMOS (34a, 34b) 의 소오스 전극은 소오스 전극이 제 2 전원 전위 VCC 에 접속되어 있는 PMOS (36) 의 드레인 전극에 접속된다.
감지 회로 (30) 는 제 1 활성화 신호 SLNG 및 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생 회로를 갖는다. 활성화 신호 발생 회로는 제 1 인버터 (37) 와 제 2 인버터 (38) 로 이루어져 있다. 인버터 (37) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB 이며, 인버터 (37) 의 출력 신호는 제 1 활성화 신호 SLNG 이다. 인버터 (38) 의 입력 신호는 제 1 활성화 신호 SLNG 이며, 인버터 (38) 의 출력 신호는 게 2 활성화 신호 SLPG 이다. 제 1 및 제 2 활성화 신호 SLNG 및 SLPG 는 논리적으로 상보적이다.
인버터 (38) 는 PMOS (38a) 와 NMOS (38b) 로 이루어져 있다. PMOS (38a) 와 NMOS (38b) 의 게이트 전극은 활성화 신호 SLNG 에 접속되며, PMOS (38a) 와 NMOS (38b) 의 드레인 전극은 서로 접속된다. PMOS (38a) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다. NMOS (38b) 의 소오스 전극은 종래의 회로와 는 다르게, 제 2 기준 전위 VBL 에 접속된다. 인버터 (37) 의 출력 신호(제 1 활성화 신호 SLNG) 는 NMOS (35) 의 게이트에 제공되고 반면에, 인버터 (38) 의 출력 신호(제 2 활성화 신호 SLPG)는 PMOS (36) 의 게이트에 제공된다.
실제의 DRAM회로에서, 메모리 셀 어레이 (20) 로부터 출력되는 복수의 비트선 쌍과 그의 대응하는 비트선 쌍에 접속된 복수의 감지 회로 (30) 가 있지만 설명을 쉽게 하기 위해 하나의 감지 회로 (30) 만이 도 3 에 도시된다. 그러나, NMOS (35), PMOS (36) 및, 인버터 (37, 38) 는 많은 감지 회로로 분리될 수 있다.
도 4 는 도 3 의 회로의 동작을 나타내는 파형도를 도시한다. 실시예 1 회로 동작이 이제 도 4 를 참조로 설명된다.
제어 신호 EQM 이 "H" 레벨에서 "L" 레벨로 갈 때, 이퀼라이즈 회로 (25)에서 NMOS 의 (25a, 25b) 는 둘다 오프 상태가 되고, 비트선 BL 및 BLB 는 제 2 기준 전위 VBL 로부터 단락된다. 이제 워드선 WL0 의 전위가 더높은 전위 레벨 (VCC+Vt+a) 에 도달할 때, 메모리 셀 데이터에 의해 초래되는 작은 전위차가 비트선 BL 및 BLB 에 출력된다. 또한, 워드선 WL0 이 더 높은 전위 레벨 (VCC+Vt+a)에 도달할 때, 제어 신호 TG 는 (VCC+Vt+a) 까지 상승하고, NMOS (31, 32) 는 활성화된다. 결과적으로, 비트선 BL 및 BLB 는 노드 NA 및 NAB 에 각각접속된다.
감지 개시 신호 SLNGB 가 "H" 레벨에서 "L" 레벨로 떨어질 때 감지 동작이 시작된다. 감지 개시 신호 SLNGB 가 "L" 로 떨어질 때, 인버터 (37) 는 제 1활성화 신호 SLNG 가 "L" 레벨에서 "H" 레벨 (VCC) 로 상승하도록 한다. 결과적으로, NMOS (38b) 는 활성화되고 제 2 활성화 신호 SLPG 는 "H" 레벨에서 "L" 레벨로 떨어진다. 제 2 활성화 신호 SLPG 의 "L" 레벨은 NMOS (38b) 를 통해 이제 흐르는 제 2 기준 전위 VBL 이다.
그러므로, 입력이 활성화 신호 SLNG 의 "H" 레벨인 NMOS (35) 와, 입력이 활성화 신호 SLPG 의 "L" 레벨인 PMOS (36) 는 모두 턴온되고, 감지 증폭기 (33, 34) 는 활성화된다. 비트선 BL 과 BLB 에 접속된 노드 NA 와 NAB 사이의 작은 전위차가 PMOS (36) 와 NMOS (35) 를 통해 노드 NA 와 NAB를 각각 충전시키고 방전시킴으로서 활성화된 감지 증폭기 (33, 34) 에 의해 감지되고 증폭된다. 그후에, 비트선 BL 과 BLB 사이의 작은 전위차는 층분히 크게 되어 대응하는 메모리 셀에 의해 기억된다.
상기 설명된 바와 같이, 실시예 1 의 회로 구조의 중요한 양상은 인버터 (38) 의 출력인 제 2 활성화 신호 SLPG 의 "L" 레벨이 제 2 기준 전위 VBL(거의 (VSS+VCC)/2)이고, 이 제 2 기준 전위 VBL 이 PMOS (36) 의 게이트 전극에 제공된다는 것이다. 따라서, 하기의 이점 (a), (b) 및 (c) 가 얻어진다.
(a) 충전 및 방전시, PMOS (36) 의 전도 저항은 더 높고 PMOS (36) 의 전압 강하는 제 1 전원 전위 VSS 가 공급된 종래의 회로 [RCS1] 의 전압 강하보다 더 크다. 결과적으로, 전원 배선의 기생 저항에 의해 초래되는 전압 강하는 감소되고, 동작 특성 이득은 제 1 전원 전위 VSS 가 공급된 종래의 회로의 특성 이득보다 양호해진다.
(b) PMOS (36) 의 게이트 전위는 거의 (VSS+VCC)/2 인 제 2 기준 전위 VBL 이다. 드레인 전류 대 소오스 드레인 전압의 특성은 종래의 회로에서의 특성과 다르며, PMOS (36) 는 일정한 전류 소오스로서 동작한다. 그러므로, 비트선 BL 및 BLB 는 일정한 전류 소오스에 의해 충전되고 충전시의 피크 전류는 감소된다. 결과적으로, 전원 노이즈가 감소된다.
(c) PMOS (36) 는 비트선 쌍 BL 과 BLB 에 대한 프리차지 전위 레벨인 제 2 기준 전위 VBL 에 의해 활성화되기 때문에, PMOS (36) 가 노드 NA 및 NAB를 충전시키는 데에 걸리는 시간은 제 2 기준 전위 VBL 가 변화하더라도 일정하다.
PMOS(36) 는 비트선 BL 및 BLB 의 프리차지 전위에 따라 조절된 충전 전류를 선택한다. 예를 들면, 비트선 NA 의 프리차지된 전위가 (VSS+VCC)/2 보다 더 높은 δV(메모리 셀내의 전하가 비트선내의 전하로 재 분배되는 비트선들사이의 전위차)이면, 프리차지된 전자의 부피는 (VSS+VCC)/2 의 부피보다 작다. 한편, 제 2 활성화 신호 SLPG 의 "L" 레벨이 (VSS+VCC)/2 보다 높은 δ V 가 되면, 감지증폭기 (33) 에 대한 PMOS (36) 활성화 효과는 감소되고, 비트선 BL 에 대한 충전 전류는 감소된다. 결과적으로, 제 2 기준 전위 VBL 의 레벨이 어떻게 변화하던 지간에 충전 시간은 일정하다.
<실시예 2>
도 5 는 본 발명의 실시예 2 의 DRAM의 메인 회로를 도시한다. 편의상 도 5에서 도 3 의 소자와 같은 소자에는 같은 표시를 한다. 실시예 1 에서 처럼, 실시예 2 의 DRAM 회로는 메모리 셀 어레이 (20), 이퀼라이즈 회로 (25), VCP 발생 회로 (23), VBL 발생 회로 (26), 실시예 1 의 모든 소자 및, 도 3 의 회로와 다른 감지 회로 (40)를 갖는다.
감지 회로 (40) 는 비트선 BL 및 BLB 에 접속된다. 감지 회로 (40) 에서, 비트선 BL 및 BLB 는 전송 게이트인 NMOS (41, 42) 에 의해 감지 증폭기 노드 NA 와 NAB 에 각각 접속된다. 부가적으로, 감지 회로 (40) 내의 노드 NA 와 NAB 사이에는 두 개의 감지 증폭기 (43, 44) 가 있다.
제 1 감지 증폭기 (43) 는 소오스 전극이 서로 접속되어 있는 두 개의 NMOS (43a, 43b) 로 이루어져 있다. 제 2 감지 증폭기 (44) 는 소오스 전극이 또한 서로 접속되어 있는 두 개의 PMOS (44a, 44b) 로 이루어져 있다. 노드 NA 는 NMOS (43a) 와 PMOS (44a) 의 드레인 전극에 접속되고, NMOS (43b) 와 PMOS (44b) 의 게이트 전극에 접속된다. 노드 NAB 는 NMOS (43b) 와 PMOS (44b)의 드레인 전극에 접속되고, NMOS (43a) 와 PMOS (44a) 의 게이트 전극에 접속된다.
NM0S 의 (43a, 43b) 의 소오스 전극은 소오스 전극이 제 1 전원 전위 VSS 에 접속되어 있는 NMOS (45) 의 드레인 전극이 접속된다. PMOS (44a, 44b) 의 소오스 전극은 소오스 전극이 제 2 전원 전위 VCC 에 접속되어 있는 PMOS (46) 의 드레인 전극에 접속된다.
감지 증폭기 (40) 는 제 1 활성화 신호 SLNG 와 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생 회로를 갖는다. 활성화 신호 발생 회로는 제 1 인버터 (47) 와 제 2 인버터 (48) 로 이루어져 있다. 인버터 (47) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB 이며, 인버터 47 의 출력 신호는 제 2 활성화 신호 SLNG 이다. 인버터 (48) 의 입력 신호는 제 1 활성화 신호 SLNG 이고, 인버터 (48) 의 출력 신호는 제 2 활성화 신호 SLPG 이다. 제 1 활성화 신호 SLNG 와 제 2 활성화 신호 SLPG 는 논리적으로 상보적이다.
인버터 (48) 는 PMOS (48a, 48b) 로 이루어져 있다. PMOS (48a) 의 게이트 전극은 제 1 활성화 신호 SLNG 에 접속되어 있고, PMOS (48b) 의 게이트 전극은 감지 개시 신호 SLNGB. 에 접속된다. PMOS (48a) 와 PMOS (48b) 의 드레인 전극은 서로 접속된다. PMOS (48a)의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다. PMOS (48b) 의 소오스 전극은 제 2 기준 전위 VBL 에 접속된다. 인버터 (47) 의 출력 신호(제 1 활성화 신호 SLNG)는 NMOS (45) 의 게이트에 제공되고, 인버더 (48) 의 출력 신호(제 2 활성화 신호 SLPG)는 PMOS (46) 의 게이트에 제공된다.
실제의 DRAM 회로에서, 메모리 셀 어레이 (2O) 로부터 출력되는 복수의 비트선 쌍이 있으며, 따라서, 그의 대응하는 비트선쌍에 접속되는 복수의 감지 회로 (40) 가 있지만, 설명의 편의상 하나의 감지 회로 (40) 만을 도 3 에 도시한다. 그러나, NMOS (45), PMOS (46) 및, 인버터 (47, 48) 는 많은 감지 회로들에 의해 분리될 수 있다.
도 6 은 도 5 의 회로의 동작을 도시한 파헝도이다. 실시예 2 의 동작이이제 도 6 을 참조로 설명된다.
실시예 2 의 DRAM 동작은 실시예 1의 동작과 기본적으로 같다. 이퀼라이즈 회로 (25) 의 NMOS (25a, 25b) 는 프리차지 제어 신호 EQM 이 "L" 이 될 때 차단된다. 부가적으로, NMOS (41, 42) 는 턴온되고, 비트선 BL 및 BLB는 노드 NA와 NAB에 각각 접속된다. 상기 동작은 실시예 1 의 동작과 같다.
감지 개시 신호 SLNGB 가 "H" 에서 "L" 로 떨어질 때 감지 동작은 시작된다. 감지 개시 신호 SLNGB 가 "L" 로 떨어질 때, 제 1 활성화 신호 SLNG 는 인버터 (47) 에 의해 "L" 레벨에서 "H"레벨(VCC)로 상승하게 된다. 또한, PMOS (48b) 는 턴온되고, 제 2 활성화 신호 SLPG 는 "H" 레벨에서 "L" 레벨로 떨어진다. 제 2 활성화 신호 SLPG 의 "L" 레벨은 PMOS (48b) 를 지나 현재 흐르는 제 2 기준 전위 VBL이다.
그러므로, 입력이 활성화 신호 SLNG 의 "H" 레벨인 NMOS (45) 와, 입력이 활성화 신호 SLPG 의 "L" 레벨인 PMOS (46) 는 모두 턴온되고, 감지 증폭기 (43, 44) 는 활성화된다. 비트선 BL 과 BLB 에 접속된 노드 NA 와 NAB 사이의 작은 전위차는 PMOS (46) 와 NMOS (45) 를 통해 각각 노드 NA와 NAB를 충전시키고 방전시킴으로서 활성화된 감지 증폭기 (43, 44) 에 의해 감지되고 증폭된다. 그러므로, 비트선 BL 과 BLB 사이의 작은 전위차는 충분히 크게되어 대응하는 메모리 셀에 의해 기억된다.
상기 설명된 바와 같이, 실시예 2 의 회로 구조의 중요한 양상은 제 2 기준전위 VBL 로 설정되는 제 2 활성화 신호 SLPG 의 "L" 레벨이 PMOS (46) 의 게이트전극에 제공되는 것이다. 더욱이, 제 2 활성화 신호 SLPG 의 하강 시간은 종래의 회로의 하강 시간보다 하나의 인버터 스테이지가 더 빠르다. 이는 인버터 (48) 의 PMOS (48b) 가 (SLNG 에 의해서 보다 오히려) 감지 개시 신호 SLNGB 에 의해 활성화되기 때문이다.
<실시예 3>
도 7 은 본 발명의 실시예 3 의 DRAM 의 메인 회로를 도시한다. 편의상, 도 3, 도 5 및, 도 7 의 같은 소자에는 같은 표시를 부여한다. 실시예 1 및 실시예 2 에서와 마찬가지로, 실시예 3 의 DRAM 회로는 실시예 1 에서와 같은, 메모리 셀 어레이 (20), 이퀼라이즈 회로 (25), VCP 발생 회로 (23) 및, VBL 발생 회로 (26), 실시예 3 또는 도 5 에서와 다른, 감지 회로 (50) 를 갖는다.
감지 회로 (50) 는 비트선 BL 및 BLB 에 접속된다. 감지 회로 (50)에서, 비트선 BL 및 BLB 는 전송 게이트인 NMOS (51, 52) 에 의해 감지 증폭기 노드 NA 및 NAB 에 각각 접속된다. 부가적으로, 감지 회로 (50) 에서 노드 NA 와 NAB 사이에는 두 개의 감지 증폭기 (53, 54) 가 있다. 제 1 감지 증폭기 (53) 는 소오스 전극이 각각 접속되어 있는 두 개의 NMOS (53a, 53b) 로 이루어져 있다. 제 2 감지 증폭기 (54) 는 소오스 전극이 서로 접속되어 있는 두 개의 PMOS (54a, 54b) 로 이루어져 있다.
노드 NA 는 NMOS (53a) 및 PMOS (54a) 의 드레인 전극에 접속되어 있으며, NMOS (53a) 와 PMOS (54b) 의 게이트 전극에 접속되어 있다. 노드 NAB 는 NMOS (53b) 와 PMOS (54b) 의 드레인 전극에 접속되어 있으며, NMOS (53a) 와 PMOS(54a) 의 게이트 전극에 접속되어 있다. NM0S (53a, 53b) 의 소오스 전극은 소오스 전극이 제 1 전원 전위 VSS 에 접속되어 있는 NMOS (55) 의드레인 전극에 접속되어 있다. PMOS (54a, 54b) 의 소오스 전극은 소오스 전극이 제 2 전원 전위 VCC 에 접속되어 있는 PMOS (56) 의 드레인 전극에 접속되어 있다.
실시예 1 및 실시예 2 에서의 회로와 다른 감지 회로 (50) 는 제 1 활성화 신호 SLNG 및 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생회로를 갖는다. 활성화 신호 발생 회로는 제 1 인버터 (57) 와 제 2 인버터 (58) 로 이루어져 있다. 인버터 (57) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB 이며, 인버터)(57) 의 출력 신호는 제 1 활성화 신호 SLNG 이다. 인버터 (58) 의 입력 신호는 제 1 활성화 신호 SLNG 이며, 인버터 (58) 의 출력 신호는 제 2 활성화 신호 SLPG 이다. 제 1 활성화 신호 SLNG 와 제 2 활성화 신호 SLPG 는 논리적으로 상보적이다. 인버터 (58) 는 PMOS (58a), PMOS (58b) 및, NM0S (58c) 로 이루어져 있다.
PMOS (58a) 와 NMOS (58c) 의 게이트 전극은 제 1 활성화 신호 SLNG 에 접속되고, PMOS (58b) 의 게이트 전극은 감지 개시 신호 SLNGB 에 접속된다. PMOS (58a), PMOS (58b) 및, NMOS (58c) 의 드레인 전극은 서로 접속된다. PMOS (58a) 의 소오스 전극은 제 2 전원 전위 VCC에 접속된다. PMOS (58b) 및 NM0S (58c) 의 소오스 전극은 제 2 기준 전위 VBL 에 접속된다. 인버터 (57) 의 출력 신호(제 1 활성화 신호 SLNG)는 NMOS (55) 의 게이트에 제공되고, 인버터 (58) 의 출력 신호(제 2 활성화 신호 SLPG)는 PMOS (56) 의 게이트에 제공된다.
실제의 DRAM 회로에서는 복수의 비트선 쌍에 접속된 복수의 감지 회로가 있지만 설명을 쉽게 하기 위해 하나의 감지 회로 (50) 만을 도 7 에 도시한다.
도 8 은 도 7 의 회로 동작을 도시한 파형도이다. 이하, 도 7 의 회로의 동작을 도 8 을 참조하여 설명한다.
실시예 3 의 DRAM 동작은 제 1 및 제 2 실시예의 동작과 기본적으로 같다. 이퀼라이즈 회로에서 NMOS (25a, 25b) 는 프리차지 제어 신호 EQM 이 "L" 이 될때 차단된다. 부가적으로, NMOS (51, 52) 는 턴온되고, 비트선 BL 및 BLB 는 노드 NA 및 NAB 에 각각 접속된다. 상기 동작은 실시예 1 및 실시예 2 의 동작과 같다. 감지 동작은 감지 개시 신호 SLNGB 가 "H" 레벨에서 "L" 레벨로 떨어질 때 시작된다. 감지 개시 신호 SLNGB 가 "L" 가 될 때, 제 1 활성화 신호 SLNG 는 인버터 (57) 에 의해 "L" 레벨에서 "H" 레벨로 상승하게 된다. 또한, PMOS (58b)는 턴온되고, 제 2 활성화 신호 SLPG 는 "H" 레벨에서 "L" 레벨로 하강한다.
NMOS (58c) 도 또한 활성화되는데, 이는 인버터 (57) 의 전파 지연으로 인한 PMOS (58b) 의 활성화후에 발생한다. 활성화된 NM0S (58c) 는 제 2 활성화 신호 SLPG의 레벨을 안정화시킨후에, 제 2 활성화 신호 SLPG 의 "L" 레벨은 제 2 기준 전위레벨 VBL 로 고정된다.
그러므로, 입력이 활성화 신호 SLNG 의 "H"레벨인 NMOS (55) 와 입력이 활성화 신호 SLPG 의 "L" 레벨인 PMOS (56) 는 모두 턴온되고 감지 증폭기 (53, 54) 는 활성화된다. 비트선 BL 과 BLB 에 접속된 노드 NA 와 NAB 사이의 작은 전위차는 PMOS (56) 와 NMOS (55) 를 통해 각각 노드 NA 와 NAB를 방전시키고 충전시킴으로서 활성화된 감지 증폭기 (53, 54) 에 의해 감지되고 증폭된다. 그러므로, 비트선 BL 과 BLB 사이의 작은 전위차는 층분히 커져서 대응하는 메모리 셀에 의해 기억된다.
상기 설명된 바와 같이, 실시예 3 의 회로 구조의 중요한 양상은 제 2 기준 전위 VBL ((VSS+VCC)/2) 로 설정되는 제 2 활성화 신호 SLPG 의 "L" 레벨이 PMOS (56) 의 게이트 전극에 제공되는 것이다. 결과적으로, 실시예 1 및 실시예 2의 이점 (a)와 (b)가 또한 얻어진다. 부가적으로, 인버터 (58) 의 PMOS (58b) 가 감지 개시 신호 SLNGB 에 의해 활성화되기 때문에, 제 2 활성화 신호 SLPG 의 하강 시간은 종래의 회로의)하강 시간 보다 하나의 인버터 스테이지가 더 빠르다. 또한, 인버터 (58) 의 NMOS 트랜지스터 (58c) 는 제 2 활성화 신호 SLPG의 레벨을 안정화시키고, 제 2 활성화 신호 SLPG 의 "L" 레벨은 제 2 기준 전위 레벨 VBL 로 고정된다.
<실시예 4>
도 9 는 본 발명의 실시예 4 의 DRAM의 메인 회로이다. 편의상, 도 3, 도 5 및, 도 7 의 같은 소자에는 같은 표시를 부여한다. 그러나, 실시예 1에서 제 2 활성화 신호 SLPG 의 전위가 제 2 기준 전위 VBL 인데 반하여, 이 실시예에서 활성화 신호 (SLPG) 의 전위는 제 1 기준 전위 VCP 이다.
실시예 4 의 DRAM 회로는 메모리 셀 어레이 (20) 와, 이퀼라이즈 회로 (25) 와, VCP 발생 회로 (23) 와, VBL 발생 회로 (26) 및, 제 1 기준 전위 VCP 가 제공되는 감지 회로 (60) 로 구성된다.
도 3 의 감지 회로와 거의 같은 구조를 가진 감지 회로 (60) 는 비트선 BL과 BLB 에 접속된다. 감지 회로 (60) 에서, 비트선 BL 및 BLB 는 각각 전송 게이트인 NMOS (61, 62) 에 의해 감지 증폭기 노드 NA 멎 NAB에 접속된다. 또한, 감지 회로 (60)의 노드 NA 와 NAB 사이에는 두 개의 감지 증폭기 (63, 64) 가 있다. 제 1 감지 증폭기 (63) 는 소오스 전극이 서로 접속되어 있는 두 개의 NMOS (63a, 63b) 로 이루어져 있다. 제 2 감지 증폭기 (64) 는 소오스 전극이 서로 접속되어 있는 두 개의 PMOS (64a, 64b) 로 이루어져 있다. 노드 NA 는 NMOS (63a) 와 PMOS (64a) 의 드레인 전극에 점속되고, NMOS (63b) 와 PMOS (64b) 의 게이트 전극에 접속된다. 노드 NAB 는 NMOS (63a) 와 PMOS (64b) 의 드레인 전극에 접속되고, NMOS (63a) 와 PMOS (64a) 의 게이트 전극에 접속된다. NMOS의 (63a, 63b) 의 소오스 전극은 소오스 전극이 제 1 전원 전위 VSS에 접속된 NMOS (65) 의 드레인 전극에 접속된다. PMOS (64a, 64b) 의 소오스 전극은 소오스 전극이 제 2 전원 VCC 에 접속되어 있는 PMOS (66) 의 드레인 전극에 접속된다.
감지 회로 (60) 는 제 1 활성화 신호 SLNG 와 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생 회로를 갖는다. 활성화 신호 발생 회로는 제 1 인버터 (67) 와 제 2 인버터 (68)로 이루어져 있다. 인버터 (67) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB 이며, 인버터 (67) 의 출력 신호는 제 1 활성화 신호 SLNG이다. 인버터 (68) 의 입력 신호는 제 1 활성화 신호 SLNG 이며, 인버터 (68) 의 출력 신호는 제 2 활성화 신호 SLPG 이다. 제 1 활성화 신호 SLNG 와 제 2 활성화 신호 SLPG 는 논리적으로 상보적이다.
인버터 (68) 는 PMOS (68a) 와 NMOS (68b) 로 이루어져 있다. PMOS (68a) 와 NMOS (68b) 의 게이트 전극은 활성화 신호 SLNG 에 접속되고, PMOS (68a) 와 NMOS (68b) 의 드레인 전극은 서로 접속된다. PMOS (68a) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다. NMOS (68b) 의 소오스 전극은 제 1 기준 전위 VCP에 접속된다. 인버터 (67) 의 출력 신호(제 1 활성화 신호 SLNG)는 NMOS (65)의 게이트에 제공되고, 인버터 (68) 의 출력 신호(제 2 활성화 신호 SLPG)는 PMOS (66) 의 게이트에 제공된다.
도 10 은 도 9 의 회로 동작을 나타내는 파형도이다.
이 실시예에서, 인버터 (68) 의 NMOS (68b) 의 소오스 전극은 (제 2 기준 전위 VBL 대신에) 거의 (VSS+VCC)/2 인 제 1 기준 전위 VCP에 접속된다. 그러므로, 제 2 활성화 신호 SLPG의 전위는 도 4 의 전위와 같기 때문에, 이 회로의 동작은 실시예 1 에서 설명된 동작과 같다.
마지막으로, 실시예 4 의 회로 동작에서, NMOS (68) 의 소오스 전극은 제 1 기준 전위 VCP 에 접속되기 때문에, 이점 (a) 와 (b) 가 얻어지더라도, 실시예 1의 이점 (c) 은 얻어질 수 없다.
<실시예 5>
도 11 은 본 발명의 실시예 5 의 DRAM의 메인 회로를 도시한다. 편의상, 도 3, 도 5, 도 7 및 도 9 의 같은 소자에는 같은 표시를 부여한다. 실시예 4 에서, 제 1 기준 전위 VCP 또는 제 2 기준 전위 VBL 이 제 2 활성화 신호의 전위에 접속되든지 안되든지 전력 노이즈 감소가 성취될 수 있다는 것은 명백하다. 실시예 5 에서, 제 1 기준 전위 VCP와 제 2 기준 전위 VBL을 접속하는 접속 회로 (70) (예를 들면, 전송 게이트)가 설명된다.
그러나, 먼저 실시예 5 의 회로 구조가 설명된다. 이 회로는 실시예 1에서 실시예 4 의 회로에서와 같은, 메모리 셀 어레이 (20) 와, 이퀼라이즈 회로 (25) 와, VCP 발생 회로 (23) 및, VBL 발생 회로 (26) 를 갖는다. 접속 회로 (70) 는 제 1 기준 전위 VCP 와 제 2 기준 전위 VBL 을 접속시키는 데에 사용되며, 이는 접속 회로 (70) 가 활성화될 때 발생한다.
감지 회로 (80) 는 비트선 BL과 BLB에 접속된다. 감지 회로 (80)에서, 비트선 BL 과 BLB 는 전송 게이트인 NMOS (81, 82) 에 의해 감지 증폭기 노드 NA와 NAB에 각각 접속된다. 부가적으로, 감지 회로 (80) 에서의 노드 NA 와 NAB 사이에는 두 개의 감지 증폭기 (83, 84) 가 있다. 제 1 감지 증폭기 (83) 는 소오스 전극이 서로 접속되어 있는 두 개의 NMOS (83a, 83b) 로 구성된다. 제 2감지 증폭기는 소오스 전극이 서로 접속되어 있는 두 개의 PMOS (84a, 84b)로 이루어져 있다.
노드 NA는 싸OS (83a) 와 PMOS (84a) 의 드레인 전극에 접속되며, NMOS (83b) 와 PMOS (84b) 의 게이트 전극에 접속된다. 노드 NAB는 NMOS (83b) 와 PMOS (84b) 의 드레인 전극에 접속되며, NMOS(83a) 와 PMOS (84a)의 게이트 전극에 접속되어 있다. NMOS (83a, 83b)의 소오스 전극은 소오스 전극이 제 1 전원 전위 VSS 에 접속되어 있는 NMOS (85) 의 드레인 전극에 접속된다. PMOS (84a) 와 (84b) 의 소오스 전극은 소오스 전극이 제 2 전원 전위 VCC 에 접속되어 있는PMOS (86) 의 드레인 전극에 접속된다.
감지 회로 (80) 는 제 1 활성화 신호 SLNG와 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생 회로를 갖는다. 활성화 신호 발섕 회로는 제 1 인버터 (87) 와 제 2 인버터 (88) 로 이루어져 있다. 인버터 (87) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB이며, 인버터 (87) 의 출력 신호는 제 1 활성화 신호 SLNG이다. 인버터 (88) 의 입력 신호는 제 1 활성화 신호 SLNG 이며, 인버터 (88) 의 출력 신호는 제 2 활성화 신호 SLPG이다. 제 1 활성화 신호 SLNG와 제 2 활성화 신호 SLPG는 논리적으로 상보적이다.
인버터 (88) 는 PMOS (88a) 와 NMOS (88b) 로 이루어져 있다. PMOS (88a) 와 NMOS (88b) 의 게이트 전극은 활성화 신호 SLNG에 접속되고, PMOS (88a) 와 NMOS (88b) 의 드레인 전극은 함께 접속된다. PNIOS (88a) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다. NMOS (88b) 의 소오스 전극은 제 1 기준전위 VCP 와 제 2 기준 전위 VBL 에 접속된다. 인버터 (87) 의 출력 신호 (제1 활성화 신호 SLNG) 는 NMOS (85) 의 게이트에 제공되고, 인버터 (88) 의 출력 신호 (제 2 활성화 신호 SLPG) 는 PMOS (86) 의 게이트에 제공된다.
도 12 는 도 11 의 회로의 동작을 나타내는 파형도이다. 인버터 (88) 에서 NMOS (88b) 의 소오스 전극은 제 1 기준 전위 VCP와 제 2 기준 전위 VBL에 접속되고, 이들 둘은 거의 (VSS+VCC)/2이다. 그러므로, 제 2 활성화 신호 SLPG의 전위는 도 4 의 전위와 동일하기 때문에, 이 회로의 동작은 실시예 1의 동작과 같다.
실시예 5 의 회로 구조에서, NMOS (88) 의 소오스 전극은 제 1 및 제 2 기준 전위 VCP 및 VBL에 접속되기 때문에, 실시예 1의 이점 (a),(b) 및 (c)가 얻어진다.
<실시예 6>
도 13 은 본 발명의 실시예 6 의 DRAM 의 메인 회로를 도시한다. 편의상, 도 3, 도 5 및, 도 7, 도 9 및 도 11 의 같은 소자에는 같은 표시를 부여한다.
실시예 1에서 실시예 5까지에서, 제 2 활성화 신호 SLPG의 전위는 제 1 기준 전위 VCP 또는 제 2 기준 전위 VBL이다. 그러나, 실시예 6에서 제 3 기준 전위 VX를 출력하는 소오스 전위 발생 회로 (90) 가 소개되고, 제 2 활성화 신호 SLPG의 "L" 레벨은 (제 1 및 제 2 기준 전위 VCP 및 VBL 과 무관한) 제 3 기준 전위 VX이다.
실시예 1에서 실시예 5까지에서, 실시예 6 의 DRAM회로는, 이전의 실시예에서와 마찬가지로, 메모리 셀 어레이 (20) 와, 이퀼라이즈 회로 (25) 와, VCP 발생 회로 (23) 및, VBL 발생 회로 (26) 를 갖는다. 감지 회로 (10O) 는 도 1 에서 의 구조와 거의 같은 구조를 가지며, 비트선 BL과 BLB에 접속된다. 감지 회로 (100)에서, 비트선 BL과 BLB는 전송 게이트인 NMOS (101, 102) 에 의해 각각 감지 증폭기 노드 NA 및 NAB에 접속된다. 부가적으로, 감지 회로 (1OO) 에는 노드 NA와 NAB사이에 두개의 감지 증폭기 (103, 104) 가 있다. 제 1 감지 증폭기 (103) 는 두 개의 NMOS (103a, 103b) 로 이루어져 있으며, 소오스 전극 (103a, 103b) 들은 서로 접속되어 있으며, 제 2 감지 증폭기 (104) 는 두 개의 PMOS (104a , 104b) 로 이루어져 있으며, 소오스 전극 (104a, 104b) 들은 서로 접속되어 있다.노드 NA는 NMOS (103a) 와 PMOS (104a) 의 드레인 전극에 접속되며, MOS (103b) 와 PMOS (104b) 의 게이트 전극에 접속된다. 노드 NAB는 NMOS (103b) 와 PMOS(104b)의 게이트 전극에 접속되어 있다. 노드 NAB는 NMOS (103b) 와 PMOS (104b) 의 드레인 전극에 접속되어 있으며, NMOS (103a) 와 PMOS (104a) 의 게이트 전극에 접속된다. NMOS (103a, 103b) 의 소오스 전극은 NMOS (105) 의 드레인 전극에 접속되며, NMOS (105) 의 소오스 전극은 제 1 전원 전위 VSS에 접속된다.
PMOS (104a, 104b) 의 소오스 전극은 PMOS (106) 의 드레인 전극에 접속되고, PMOS (106) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다.
감지 회로 (100) 는 제 1 활성화 신호 SLNG와 제 2 활성화 신호 SLPG를 발생시키는 활성화 신호 발생 회로를 갖는다. 활성화 신호 발생 회로는 제 1 인버터 (107) 와 제 2 인버터 (108) 로 이루어져 있다. 인버터 (107) 의 입력 신호는 제어 신호들중의 하나인 감지 개시 신호 SLNGB이며, 인버터 (107) 의 출력 신호는 제 1 활성화 신호 SLNG이다. 인버터 (108) 의 입력 신호는 제 1 활성화 신호 SLNJG이며, 인버터 (108) 의 출력 신호는 제 2 활성화 신호 SLPG이다. 제 1 활성화 신호 SLNG와 제 2 활성화 신호 SLPG는 논리적으로 상보적이다.
인버터 (108) 는 PMOS (108a) 와 NM0S (108b) 로 이루어져 있다. PMOS (108a) 와 NMOS (108b) 의 게이트 전극은 활성화 신호 SLNG에 접속되며, PMOS (108a) 와 NMOS (108b) 의 드레인 전극은 서로 접속된다. PMOS (108a) 의 소오스 전극은 제 2 전원 전위 VCC 에 접속된다. NM0S (108b) 의 소오스 전극은 소오스 전위 발생 회로 (90) 에 의해 공급되는 제 3 기준 전위 VX에 접속된다.
인버터 (107) 의 출력 신호(제 1 활성화 신호 SLNG)는 NMOS (105) 의 게이트에 제공되고, 인버터 (108) 의 출력 신호(제 2 활성화 신호 SLPG)는 PMOS (106) 의 게이트에 제공된다.
도 14 는 도 13 의 회로의 동작을 나다내는 파형도이다. 이전에 설명된바와 같이, 소오스 전위 발생 회로 (90) 는 실시예 6의 회로에 소개되고, NMOS (108b) 의 소오스 전극은 제 3 기준 전위 VX에 접속된다. 제 3 기준 전위 VX는 제 1 및 제 2 기준 전위 VBL 및 VCP와 무관하게 변화될 수 있다. 그러므로, 실시예 6의 DRAM 회로는 제 3 기준 전위 레벨을 적절히 조절함으로서 실현될 수 있다. 실시예 6 의 DRAM 회로는 실시예 1의 이점 (a)와 (b)를 얻는다.
본 발명에 대해서, 많은 다른 회로 응용이 가능하다는 것에 주목해야 한다. 즉, 상기 설명된 실시예에 제한되어 실현되는 것은 아니다.
예로서, 메모리 셀 어레이 (20) 또는 이퀼라이즈 회로 (25) 의 내부 회로 구조는 또다른 회로 구조로 바퀼 수 있으므로, 실시예 1에서 실시예 6까지에 설명된 회로로 제한되지 않는다.
실시예 1 의 감지 회로 (30) 가 제 2 기준 전위 VBL에 접속되는 반면, 실시예 4 의 감지 회로 (60) 는 제 1 기준 전위 VCP에 접속된다. 제 1 기준 전위 VCP는 제 2 및 제 3 실시예에서 감지 회로 (40, 60) 에 마찬가지로 인가되며, 동일한 이점을 갖는다.
청구항 1에서 청구항 3까지에 기재된 바와 같이, 각각의 활성화 신호 발생회로에서 MOS 트랜지스터 (36, 46, 56, 66, 86 및 106) 를 활성화시키는 제 2 활성화신호의 활성 전위 레벨은 제 1 전원 전위와 제 2 전원 전위의 중간이다. 그러므로, 입력이 중간 전위 레벨을 가진 제 2 활성화 신호인 MOS 트랜지스터의 동작 영역은 입력이 제 2 전원 전위인 종래의 회로의 동작 영역과 다르다. 본 발명에서 M0S 트랜지스터의 전도 저항은 종래의 회로에서 M0S 트랜지스터의 전도 저항보다 높다. 걸과적으로, 비트선을 충전시키고 방전시킬 때, 피크 전류는 감소되고 전력 노이즈도 감소되며 주변 회로의 동작 이득 감소도 방지된다.

Claims (15)

  1. 메모리 셀의 전하를 감지하는 감지 증폭기;
    활성 전류의 레벨이 제어 신호의 값에 대응하도록, 감지 증폭기와 활성 전압을 감지 증폭기에 인가하는 활성 전압원 사이의 활성 전류 흐름을 제어 신호에 따라서 스위칭하며, 상기 활성 전압은 제 1 전압과 제 2 전압을 포함하는 스위칭 회로;및
    상기 제어 전압은 제 1 전압과 제 2 전압 사이의 거의 중간값인 제어 신호 출력 회로를 구비하고, 제어 신호를 스위칭 회로에 공급하고, 상기 제어 신호중 한 값은 제 1 전압과 제 2 전압 사이의 제어 전압이며,
    제 1 전압은 양의 활성 전위와 접지 전위중 하나이고, 제 2 전압은 양의 활성 전위와 접지 전위중 다른 하나인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    만약 제어 신호는 제 1 전압과 거의 같은 값을 가지면, 활성 전류가 차단되고, 만약 제어 신호가 제 2 전압과 거의 같은 값을 가지면, 활성 전류가 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 신호 출력 회로는 제 1 전압과 거의 같은 값을 가지는 제어 신호를 공급하는 제 1 트랜지스터 및 제어 전압을 공급하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    제 1 트랜지스터는 제 1 MOS 트랜지스터이고, 제 2 트랜지스터는 제 2 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    제 1 MOS 트랜지스터는 PMOS 디바이스 트랜지스터와 NMOS 디바이스 트랜지스터 중 하나이고, 제 2 MOS 트랜지스터는 PMOS 디바이스 트랜지스터와 NMOS 디바이스 트랜지스터 중의 다른 하나이며, 상기 제 1 및 제 2 트랜지스터는 스위칭 신호에 따라서 교대로 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 신호 출력 회로는
    제 1 전압과 거의 같은 값을 가지는 제어 신호를 공급하는 제 1 트랜지스터;
    제어 전압을 가지는 제어 신호를 발생시키는 제 2 트랜지스터;
    스위칭 신호를 수신하고 버퍼링하는 버퍼링 회로;및
    제 2 트랜지스터로부터 제어 신호를 수신하고 상기 제어 신호를 스위칭 회로에 공급하는 제 3 트랜지스터를 포함하고,
    버퍼링된 스위칭 신호에 따라서 제 1 및 제 2 트랜지스터는 교대로 턴온되며, 제 3 트랜지스터는 제 2 트랜지스터와 함께, 버퍼링되지 않은 스위칭 신호에 따라서 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    제 1 M0S 트랜지스터는 PMOS 트랜지스터와 NM0S 트랜지스터 중 하나이고,
    제 2 MOS 트랜지스터는 PMOS 트랜지스터와 NMOS 트랜지스터 중 하나이며,
    제 1 및 제 2 트랜지스터는, 제 1 트랜지스터에 인가되는 제 1 스위칭 신호와 제 2 트랜지스터에 인가되는 제 2 스위칭 신호에 따라서 교대로 턴온되며,
    제 2 스위칭 신호는 제 1 스위칭 신호의 역(inverse)인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 스위칭 회로는, 제어 신호가 인가되는 게이트를 가지는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    제어 신호 출력 회로에 의해 제공된 제어 신호외 값을 세트하기 위해, 기준 전압을 제어 신호 출력 회로에 제공하는 기준 전압 발생 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 기준 전압발생 회로는 프리차지 전압 발생 회로이고 또한 기준 전압은 메모리 셀에 접속된 비트 라인을 프리차지하는 프리차지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 기준 전압 발생 회로는 메모리 셀 전압 발생 회로이고, 또한 기준 전압은 메모리 셀을 충전하기 위한 메모리 셀 전압인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    메모리 셀에 접속된 비트 라인을 프리차지하기 위해 프리차지 전압을 발생시키고, 제어 신호 출력 회로에 의해 제공된 제어 신호의 값올 세트하기 위해 프리차지 전압을 제어 신호 출력 회로에 공급하는 프리차지 전압 발생 회로;
    메모리 셀을 충전하기 위해 메모리 셀 전압을 발생시키고, 제어 신호 출력 회로에 의해 제공된 제어 신호의 값을 세트하기 위해 메모리 셀 전압을 제어 신호 출력 회로에 공급하는 메모리 셀 전압 발생 회로;및
    프리차지 전압 발생 회로와 메모리 셀 전압 발생 회로를 함께 접속시키는 접속 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 접속 회로는, 접지 전위가 인가되는 게이트를 가지는 PMOS 트랜지스터 와 제 1 전압이 인가되는 게이트를 가지는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 데이터로서 그 안에 전하를 저장하는 메모리 셀;
    전하를 감지하는 감지 증폭기;
    활성 전류의 레벨이 제어 신호의 값에 대응하도록, 감지 증폭기와 활성 전압을 감지 증폭기에 인가하는 활성 전압원 사이의 활성 전류 흐름을 제어 신호에 따라서 스위칭하며, 상기 활성 전압은 제 1 전압과 제 2 전압을 포함하는 스위칭 회로;
    제어 전압은 제 1 전압과 제 2 전압 사이의 거의 중간값인 제어 신호 출력 회로를 구비하고 제어 신호를 스위칭 회로에 공급하고, 상기 제어 신호중 한 값은 제 1 전압과 제 2 전압 사이의 제어 전압이며,
    만일 제어 신호가 제 1 전압과 거의 같다면, 활성 전류의 레벨은 최대화되고, 만약 제어 신호가 제 2 전압과 거의 같다면, 활성 전류의 레벨은 최소화되고,
    상기 제 1 전압은 양의 활성 전위와 접지 전위중 하나이고, 제 2 전압은 양의 활성 전위와 접지 전위중 다른 하나인 것을 특징으로 하는 DRAM.
  15. 내부에 전하를 데이터로서 저장하기 위한 메모리 셀을 가지는 DRAM용 감지 회로에 있어서,
    전하를 감지하는 감지 증폭기;
    활성 전류의 레벨이 제어 신호의 값에 대응하도록, 감지 증폭기와 활성 전압을 감지 증폭기에 인가하는 활성 전압원 사이의 활성 전류 흐름을 제어 신호에 따라서 스위칭하며, 상기 활성 전압은 제 1 전압과 제 2 전압을 포함하는 스위칭 회로;
    제어 전압은 제 1 전압과 제 2 전압 사이의 거의 중간값인 제어 신호 출력 회로를 구비하고, 제어 신호를 스위칭 회로에 공급하고, 상기 제어 신호중 한 값은 제 1 전압과 제 2 전압 사이의 제어 전압이며,
    상기 제어 신호 출력 회로는 제 1 트랜지스터와 제 2 트랜지스터를 포함하며 상기 제 1 트랜지스터는, 활성 전류를 차단시키기 위해 제 1 전압과 거의 같은 값을 가지는 제어 신호를 발생시키고 제 2 트랜지스터는, 활성 전류를 인에이블시키기 위해 제 1 전압과 제 2 전압 사이의 값을 가지는 제어 신호를 교대로 발생시키고,
    상기 제 1 전압은 양의 활성 전위와 접지 전위중 하나이고, 제 2 전압은 양의 활성 전위와 접지 전위중 다른 하나인 것을 특징으로 하는 DRAM 용 감지 회로.
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