KR0166505B1 - 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 - Google Patents

분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 Download PDF

Info

Publication number
KR0166505B1
KR0166505B1 KR1019950025433A KR19950025433A KR0166505B1 KR 0166505 B1 KR0166505 B1 KR 0166505B1 KR 1019950025433 A KR1019950025433 A KR 1019950025433A KR 19950025433 A KR19950025433 A KR 19950025433A KR 0166505 B1 KR0166505 B1 KR 0166505B1
Authority
KR
South Korea
Prior art keywords
voltage
sense amplifier
internal
dram
supply
Prior art date
Application number
KR1019950025433A
Other languages
English (en)
Other versions
KR970012728A (ko
Inventor
서정원
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950025433A priority Critical patent/KR0166505B1/ko
Priority to US08/698,937 priority patent/US5814851A/en
Priority to GB9617259A priority patent/GB2304437B/en
Priority to TW085110124A priority patent/TW366498B/zh
Priority to JP8217599A priority patent/JP2942202B2/ja
Publication of KR970012728A publication Critical patent/KR970012728A/ko
Application granted granted Critical
Publication of KR0166505B1 publication Critical patent/KR0166505B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리에서 셀의 데이타를 감지 증폭하는 감지 증폭기를 갖는 디램(DRAM)에 관한 것으로, 특히 감지 증폭기에 사용되는 공급전압을 외부 공급전압원 및 내부 공급전압원으로부터 분리하여 사용하는 디램 및 감지 증폭기 어레이에 관한 것이다.
본 발명의 디램은 데이타를 저장하는 셀 캐패시터와, 벌크 전압으로 접지 전압이 인가되며 상기 셀 캐패시터를 비트라인에 선택적으로 접속시키기 위한 셀 트랜지스터를 구비한 메모리 셀과, 상기 메모리 셀로부터 비트라인에 실린 데이타를 감지 증폭하기 위한 감지 증폭기와, 상기 감지 증폭기를 구동 제어하기 위하여 고전압을 감지 증폭기에 공급하기 위한 고전압 공급수단과, 상기 고전압 공급수단으로부터 감지 증폭기로 공급되는 고전압을 절환하기 위한 제1절환수단과, 상기 감지 증폭기를 구동 제어하기 위하여 저전압을 감지 증폭기에 공급하기 위한 저전압 공급수단과, 상기 저전압 공급수단으로부터 감지 증폭기로 공급되는 저전압을 절환하기 위한 제2절환수단을 포함한다.

Description

분리된 다수의 내부 전원전압을 사용하는 디램 및 감지 증폭기 어레이
제1a도는 종래 디램의 셀 메모리의 회로로.
제1b도는 제1a도의 단면도.
제2도는 본 발명의 일실시예에 따른 디램의 파워라인의 개요도.
제3a도는 본 발명의 일실시예에 따른 셀 메모리와 감지 증폭기의 연결상태를 도시한 도면.
제3b도는 제3a도의 타이밍도.
제4도는 본 발명의 일실시예에 따른 감지 증폭기 어레이의 배치도.
제5a도는 본 발명의 일실시예에 따른 절환수단의 회로도.
제5b도는 제5a도에서 이용되는 제어신호의 타이밍도.
제6a도는 본 발명의 일실시예에 따른 감지 증폭기를 구동하기 위한 피형 모스트랜지스터의 회로도.
제6b도는 제6a도에 사용되는 제어신호의 타이밍도.
제7a도는 본 발명의 일실시예에 따른 감지 증폭기를 구동하기 위한 엔형 모스트랜지스터의 회로도.
제7b도는 제7a도에 사용되는 제어신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 셀 트랜지스터의 게이트 2,BL,/BL : 비트라인
3 : 셀 캐패시터의 전하 저장플레이트 4 : 캐패시터 플레이트
5 : 셀 캐패시터의 소스/드레인 6 : 실리콘 기판
11,31 : 메모리 셀 21 : 감지 증폭기(SA) 어레이
22,23,29 : 내부 전압생성기 32 : 감지 증폭기(SA)
41,42 : 전압 폴로워
43 : 감지 증폭기 어레이의 프리차지회로
WL : 워드선 Cs : 셀 캐패시터
Vpp : 부트스트래핑 전압
VBB: 메모리 셀이 형성되는 네가티브 전압(VBB그라운드)
Mc : 셀 트랜지스터
MPW1, MPW2: 감지 증폭기를 구동하는 피형 모스트랜지스터(PMOS)
MPW1, MPW2: 감지 증폭기를 구동하는 엔형 모스트랜지스터(NMOS)
본 발명은 반도체 메모리에서 셀의 데이타를 감지 증폭하는 감지 증폭기의 전원전압을 분리하여 사용하는 디램(Dynamic Random Access Memory:DRAM)에 관한 것으로, 특히 감지 증폭기에 사용되는 공급전압을 다른 주변회로에서 사용되는 전원 전압으로부터 분리하여 사용하는 디램 및 감지 증폭기 어레이에 관한 것이다.
메모리 제품은 집적화가 진행됨에 따라 스케일 다운된 트랜지스터를 사용하고 한 번에 액세스되는 셀의 수가 증가함에 따라 여러 가지 문제가 발생하고 있다. 그 중에서 대표적인 문제점으로 셀에 극 초미세 트랜지스터가 사용됨에 따라 임계전압(VT)이 스케일되어 서브 쓰레스홀드(Subthreshold) 누출전류가 증가한다. 따라서, 워드선(WL)이 턴 오프된 상태에서도 셀 캐패시터에 저장된 전하의 손실이 커져 리플레쉬 특성의 열화가 발생한다.
종래의 디램에서는 셀 트랜지스터의 서브 쓰레스홀드 누출전류를 감소시키기 위하여 기판 바이어서 발생기에 의하여 기판전압을 피 웰 바이어스전압(VBB)으로 가하여 셀 트랜지스터의 임계전압(VT)을 증가시킨다. 그러나 이 경우 셀 캐패시터(Cs)의 전하 저장 플레이트와 기판사이의 n+p 접합에 역 전기장이 증가하므로 리플레쉬 특성이 나빠지게 된다.
셀 트랜지스터(Mc)의 기판에 네가티브 웰 바이어스(VBB)를 가함으로써 본체 효과에 의하여 임계전압(VT)이 커지게 되고, 서브 쓰레스홀드 누출전류가 감소한다. 하지만 제1b도에서 알 수 있는 바와 같이 기판(6)의 전압이 VBB이면 셀 캐패시터(Cs)의 전하 저장 플레이트(3)와 기판(6) 사이의 n+p 접합에 최대 ｜VBB｜+'하이' 데이타 전압 크기의 역바이어스가 걸리게 되어 ｜VBB｜이 증가할수록 접합 누설전류가 증가하게 된다. 일반적으로 DRAM 셀의 데이타 유지시간은 접합 누설전류의 크기에 의하여 결정되므로 접합의 역 전기장을 줄이는 것이 리플레쉬 특성 향상에 중요하다.
다른 문제점으로는 상기한 것과 같이 동작하는 셀의 수에 비례하여 구동되는 감지 증폭기의 수가 증가하므로 파워라인에 유도되는 잡음이 매우 커지게 된다. 즉, 센싱 동작시 셀에 연결된 감지 증폭기 어레이는 동시에 구동되므로 순간적으로 많은 양의 전류가 흐르게 되고, 이로 인해 파워라인 노이즈를 유발하므로 다른 주변회로의 동작에 나쁜 영향을 미친다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위하여 셀의 리플레쉬 특성을 향상시키고 파워라인의 노이즈를 감소시키기 위하여 기판 바이어스 발생기를 사용하지 않는 디램 및 감지 증폭기 어레이를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명은 데이타를 저장하는 셀 캐패시터와, 벌크 전압으로 접지 전압이 인가되며 상기 셀 캐패시터를 비트라인에 선택적으로 접속시키기 위한 셀 트랜지스터를 구비한 메모리 셀과; 상기 메모리 셀로부터 비트라인에 실린 데이타를 감지 증폭하기 위한 감지 증폭기와, 상기 감지 증폭기를 구동 제어하기 위하여 고전압을 감지 증폭기에 공급하기 위한 고전압 공급수단과, 상기 고전압 공급수단으로부터 감지 증폭기로 공급되는 고전압을 절환하기 위한 제1절환 스위칭수단과, 상기 감지 증폭기를 구동 제어하기 위하여 저전압을 감지 증폭기에 공급하기 위한 저전압 공급수단과, 상기 저전압 공급수단으로부터 감지 증폭기로 공급되는 저전압을 절환하기 위한 제2절환 스위칭수단을 포함하는 것을 특징으로 하는 디램을 제공한다.
본 발명은 또한 대기 상태에는 제1피모스형 스위치가 동작하고 제2피모스형 스위치는 오프되어 감지 증폭기 어레이의 피모스형 트랜지스터가 형성된 엔형 웰 전압이 외부 공급전압이 되고, 대기상태에서 활성화상태로 전환되면 상기 대기상태와는 반대로 제1피모스형 스위치가 오프되고 제2피모스형 스위치는 턴 온되어 감지 증폭기 어레이의 피모스형 트랜지스터가 형성된 엔형 웰의 캐패시터에 저장된 포지티브 전하에 의하여 감지 증폭기 어레이의 피모스형 트랜지스터의 소스노드를 일시적으로 고전압 보다 높은 전압으로 과구동하는 것을 특징으로 하는 감지 증폭기 어레이를 제공한다.
본 발명은 또한 대기 상태에서는 제2엔모스형 스위치가 동작하고 제1엔모스형 스위치는 오프되어 감지 증폭기 어레이의 엔모스형 트랜지스터가 형성된 피형 웰 전압이 감지 증폭기의 저전압보다 낮은 전압이 되고, 대기상태에서 활성화상태로 전환되면 상기 대기상태와는 반대로 제2엔모스형 스위치가 오프되고 제1엔모스형 스위치는 턴 온되어 감지 증폭기 어레이의 엔모스형 트랜지스터가 형성된 피형 웰의 캐패시터에 저장된 네가티브 전하에 의하여 감지 증폭기 어레이의 엔모스형 트랜지스터의 소스노드를 일시적으로 저전압 보다 낮은 전압으로 과구동하는 것을 특징으로 하는 감지 증폭기 어레이를 제공한다.
이하, 본 발명을 첨부도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 디램의 파워라인의 개요도이다.
감지 증폭기 어레이와 비트라인 프리차지전압/캐패시터 플레이트전압 발생기는 제1내부 전압공급부와 제2내부 공급전압부를 파워라인으로 사용하고 워드선 구동기를 제외한 나머지 주변회로(28)는 종래의 내부 전압공급부와 그라운드(Vss)를 파워라인으로 사용한다. 본 발명의 파워라인 개요도에서는 내부 전압레벨이 3개 사용되고 경우에 따라서는 제1내부전압(V내부1)=외부전압(V외부) 또는 제1내부전압(V내부1)=종래의 내부전압(V내부)으로도 할 수 있다. 이와 같이 전압공급을 할 경우 센싱 동작시 순간적으로 많은 전류가 흐르는 감지 증폭기 어레이의 경우 분리된 파워라인을 사용하므로 타 회로에 대한 파워 라인 노이즈의 영향을 감소시킬 수 있다. 상기 각 공급 전압 레벨은
Vss≤V내부2≤V내부1≤V외부
이다.
본 발명의 디램은 데이타를 저장하는 셀 캐패시터(Cs)와, 벌크 전압으로 전지 전압(Vss)이 인가되며 상기 셀 캐패시터(Cs)를 비트라인에 선택적으로 접속시키기 위한 셀 트랜지스터를 구비한 메모리 셀(31)과; 상기 메모리 셀(31)로부터 비트라인에 실린 데이타를 감지 증폭하기 위한 감지 증폭기(32)와, 상기 감지 증폭기(32)를 구동 제어하기 위하여 고전압을 감지 증폭기에 공급하기 위한 제1내부 전압생성기(22)와, 상기 제1내부 전압생성기(22)으로부터 감지 증폭기(32)로 공급되는 고전압을 절환하기 위한 절환용 PMOS 트랜지스터(Mp)와, 상기 감지 증폭기(32)를 구동 제어하기 위하여 저전압을 감지 증폭기(32)에 공급하기 위한 제2내부 전압생성기(23)와, 상기 제2내부 전압생성기(23)으로부터 감지 증폭기(32)로 공급되는 저전압을 절환하기 위한 절환용 NMOS 트랜지스터(Mn)으로 이루어진다.
제3a도는 본 발명의 실시예에 따른 셀 메모리와 감지 증폭기의 연결상태를 도시한 도면이다. 셀 트랜지스터(Mc)의 기판 전압은 종래의 DRAM 셀에서 사용하는 소정의 네가티브 웰 전압(VBB)이 아닌 접지전압(Vss)가 되므로 셀 캐패시터(Cs)가 형성된 n+p 접합의 역바이어스를 거의 ｜VBB｜만큼 감소시킬 수 있어 접합 누설전류를 감소시킨다. 대기상태의 워드라인(WL)의 전압은 접지전압(Vss)이므로 최악의 경우에도 셀 트랜지스터(Mc)의 게이트(WL)와 소스사이에는 -V내부2만큼의 네가티브 바이어스가 걸리게 되므로 기판 전압이 VBB가 아닌 Vss인 경우에도 셀 트랜지스터(Mc)의 서브스레스홀드 누설전류를 충분하게 줄일 수 있다.
제3b도는 제3a도에 적용되는 감지 증폭기 어레이의 PMOS 트랜지스터들의 소스노드(SAP) 및 감지 증폭기 어레이의 NMOS 트랜지스터들의 소스노드(SAN)의 타이밍도이다. 워드라인(WL)이 Vss에서 Vpp로 활성화되면서 셀에서 비트라인(BL)으로 셀 데이타가 충분히 전달된 후, SAP 및 SAN은 비트라인 프리차지전압(VBLP)에서 각각 제1내부전압(V내부1) 및 제2내부전압(V내부2)으로 전이하여 센싱동작이 수행된다. 따라서 셀의 하이 데이타는 V내부1이고 로우 데이타는 V내부2가 된다.
제4도는 본 발명의 일실시예에 따른 감지 증폭기 어레이의 배치도이다. m개의 감지 증폭기(SAj)(여기서 1≤j≤m)는 워드라인(WL)이 Vpp로 활성화됨에 따라 비트라인(BLi)(여기서 1≤i≤m)에 전달된 셀 데이타 신호를 센싱하게 된다.
감지 증폭기 어레이(21)는 프리차지 제어신호(øPC)가 활성화되어 있는 상태에서 SAP 및 SAN 노드가 VbIp로 프리차지되어 있다고 øPC가 활성화된 후 SAP를 V내부1레벨로 구동하기 위한 제1제어신호(øP)가 활성화되면 PMOS(Mp)가 턴 온되어 SAP를 제1내부전압(V내부1) 레벨로 구동하고, 이와 마찬가지로 감지 증폭기 어레이(21)의 SAN을 제2내부전압(V내부2) 레벨로 구동하기 위한 제2제어신호(øN)가 활성화되면 NMOS(Mn)가 턴 온되어 SAN을 제2내부전압(V내부2) 레벨로 구동함으로써 감지 증폭기 어레이(21)를 구동시킨다.
이 때 제1내부전압 구동기(41)와 제2내부전압 구동기(42)는 각각 제1내부전압 생성기(22)와 제2내부전압 생성기(23)의 전압 레벨을 기준전압으로 제1내부 전압부(V내부1)와 제2내부 전압부(V내부2)의 전압 레벨이 기준전압과 같아지도록 구동한다.
제5a도는 본 발명의 일실시예에 따른 고전압공급수단 및 저전압 공급수단의 회로도이다. 상기 고전압 공급수단은 제1전원 공급부로부터 공급된 외부 공급전압(V외부)과 제2전원 공급부로부터 공급된 접지전압(Vss)을 조절하여 내부 고전압(V내부1)을 생성하기 위한 제1내부전압 생성기(22)와, 상기 제1내부전압 생성기(22)로부터 생성된 내부 고전압(V내부1)을 감지 증폭기(21)로 출력하기 위한 제1전압 폴로워로 이루어진 제1내부전압 구동기(41)로 구성되어 있다. 상기 저전압 공급수단은 제2전원 공급부로부터 공급된 외부 공급전압(V외부)과 제2전원 공급부로부터 공급된 접지전압(Vss)을 조절하여 내부 저전압(V내부2)을 생성하기 위한 제2내부전압 생성기(23)와, 상기 제2내부전압 생성기(23)로부터 생성된 내부 고전압(V내부2)을 감지 증폭기(21)로 출력하기 위한 제2전압 폴로워로 이루어진 제2내부전압 구동기(42)로 구성되어 있다.
제2도에 도시된 바와 같이 외부공급전압과 전지전압 사이의 레벨을 갖는 상기 제1내부전압(V내부1) 및 제2내부전압(V내부2)은 각각 제1 및 제2내부전압 생성기(22,23)에 의하여 제1전원공급부 및 제2전원공급부(도시안됨)으로부터 공급된 외부공급전압(V외부) 및 접지전압(Vss)을 적당히 조절 생성되어 내부전압 구동기인 제1 및 제1전압 폴로워(41,42)에 출력된다.
이에 상기 제1내부전압(V내부1) 및 제2전압(V내부2)이 제1 및 제2내부전압 구동기(41,42)에 의하여 각각 제1스위치인 PMOS(Mp)의 소스에, 제2스위치인 NMOS(MN)의 소스단에 인가된다.
한편 제5도에 도시된 바와 같이 제1제어신호(øP)와 제2제어신호(øN)의 하이 및 로우 전압레벨을 외부 공급전압(V외부) 및 접지전압(Vss)으로 설정되어 있으므로, 상기 제1제어신호(øP)의 보수 제어신호(/øP)와 제2제어신호(øN)의 보수 제어신호(/øN)가 제1 및 제2인버터(51,52)에 인가된다.
이에 따라 상기 제1전압폴로워(41)의 출력 제1내부전압(V내부1)과 제1인버터(51)의 출력 외부 공급전압(V외부)의 전위차에 의하여 제1절환용 PMOS(Mp)의 경우 게이트와 소스사이에 양의 전압(V외부-V내부10볼트)이, 상기 제2전압폴로워(42)의 출력 제2내부전압(V내부2)과 제2인버터(52)의 출력 접지전압(Vss)의 전위차에 의하여 제2절환용 NMOS(MN)의 경우 게이트와 소스사이에 음의 전압(Vss-V내부20볼트)이 걸리게 되어 서브쓰레스홀드 전류가 현저하게 감소하게 된다.
제5b도는 제5a도에 적용되는 제1제어신호(øP)와 제2제어신호(øN) 및 프리차지 제어신호(øPC)의 타이밍도로 각각 대기 및 활성화상태에서의 전압 레벨을 나타낸다. 즉 대기상태에 제1제어신호(øP) 및 프리차지 제어신호(øPC)의 전압레벨은 하이(V외부)이고 제2제어신호(øN)는 로우(Vss)이며, 이와는 반대는 활성화 상태에서는 제1제어신호(øP) 및 프리차지 제어신호(øPC)의 전압레벨은 로우(Vss)이고 제2제어신호(øN)는 하이(V외부)로 설정될 수 있다.
제6a도는 본 발명에 따른 감지 증폭기의 PMOS 트랜지스터가 형성되는 엔형 웰의 바이어스 회로도이고 제6b도는 제6a도에 사용되는 제어신호(ø동작)의 타이밍도이다. 제3제어신호(ø동작)의 전압 레벨이 제6b도에 나타낸 바와 같이 대기상태에서는 로우(논리값0)이고 활성화 상태에는 하이(논리값1)로 설정되어 있으므로, 먼저 대기상태에는 제2PMOS(MNW2)는 오프되고 제1PMOS(MNW1)이 동작하므로 엔 웰 전압(VNW)이 V외부로 되므로 본체 효과에 의하여 VT가 증가하여 쓰레스홀드 전류가 감소한다.
한편 대기상태에서 활성화상태로 전환되면 전압 레벨이 하이(논리값'1)인 제3제어신호(ø동작)에 의하여 제2PMOS(MNW2)는 턴 온되고 제1PMOS(MNW1)가 턴 오프되어 엔 웰 바이어스 노드와 제1내부전압부(V내부1)를 연결함으로써, 제1내부 전압 파워라인은 엔형 웰의 캐패시터와 제1내부전압부(V내부1)의 캐패시터 사이의 전압차에 의한 전하 공유로 제1내부전압부(V내부1)의 전압이 높아져 감지 증폭기의 PMOS 트랜지스터를 과구동하게 된다. 즉 센싱 동작시에 일시적으로 제1내부전압 파워라인은 엔 웰의 캐패시터에 저장된 포지티브 전하에 의하여 전압이 올라가므로 감지 증폭기의 고속 동작이 가능하다. 아울러 대기상태에 비하여 엔 웰 전압이 내려가서 엔형 웰에 형성된 PMOS 트랜지스터의 임계전압(VT)가 감소하므로 전체 디램의 동작속도를 빠르게 할 수 있다.
제7a도는 본 발명의 일실시예에 따른 감지 증폭기의 NMOS 트랜지스터가 형성된 피형 웰 바이어스 회로도이고 제7b는 제7a도에 사용되는 제어신호(ø동작)의 타이밍도이다. 제4제어신호(ø동작)의 전압 레벨이 제7b도에 나타낸 바와 같이 대기상태에는 로우(논리값0)이고 활성화 상태에는 하이(논리값1)로 설정되어 있으므로, 먼저 대기상태에는 제1NMOS(MNW1)는 오프되고 제2NMOS(MNW2)가 동작하므로 피 웰 전압(VPW)이 접지전압(Vss)으로 되므로 본체 효과에 의하여 임계전압(VT)이 증가하여 쓰레스홀드 전류가 감소한다.
한편 대기상태에서 활성화상태로 전환되면 전압 레벨이 하이(논리값1)인 제4제어신호(ø동작)에 의하여 제2NMOS(MPW2)는 오프되고 제1NMOS(MPW1)이 턴 온되어 피 웰 바이어스 노드와 제2내부전압부(V내부2)를 연결함으로써, 제2내부전압 파워라인은 피 웰의 캐패시터와 제2내부전압부(V내부2)의 캐패시터 사이의 전압차에 의한 전하 공유로 제2내부전압부(V내부2)의 전압이 일시적으로 낮아져 감지 증폭기의 NMOS 트랜지스터를 과구동하게 된다. 즉 센싱 동작시에 일시적으로 제2내부전압 파워라인은 NMOS 트랜지스터가 형성된 P 웰의 캐패시터와의 전압차에 의하여 전압이 내려가므로 감지 증폭기의 고속 동작이 가능하다. 아울러 대기상태에 비하여 피 웰 전압이 올라가므로 피형 웰에 형성된 NMOS 트랜지스터의 본체 효과의 감소에 의하여 임계전압(VT)가 작아지고 따라서 트랜지스터의 전류 구동 능력이 커지게 되어 전체 회로의 동작속도를 빠르게 할 수 있다.
상기한 본 발명의 실시예에서는 감지 증폭기를 구동하기 위한 내부전압을 단지 Vss≤V내부2≤V내부1≤V외부범위, 그리고 V내부2, V내부1을 사용하였으나 예를 들어 Vss≤V내부1≤V내부2≤V외부범위로 조절할 수 있으며, 제1내부전압(V내부1)=V외부또는 V내부1=V내부을 사용하여도 본 발명의 기본 정신을 벗어나지 않는 범위내에서 당업자가 용이하게 다수 변형할 수 있는 것이다.
상술한 바와 같이, 본 발명은 디램에 있어서, 셀 캐패시터의 전하 저장 플레이트와 기판사이의 n+p 접합에 역바이어스를 감소시켜 셀 리프레쉬 특성을 향상시키고, 네가티브 피 웰 바이어스 생성기가 필요없으며, 다른 주변회로가 연결되어 있는 파워라인(내부 전압공급부)과 감지 증폭기의 파워라인(제1 및 제2내부전압 공급부)이 분리되어 있으므로 다른 주변회로에 대한 파워라인 잡음의 영향을 감소시킬 수 있는 효과가 있다.

Claims (10)

  1. 데이타를 저장하는 셀 캐패시터와, 벌크 전압으로 접지 전압이 인가되며 상기 셀 캐패시터를 비트라인에 선택적으로 접속시키기 위한 셀 트랜지스터를 구비한 메모리 셀과, 상기 메모리 셀로부터 비트라인에 실린 데이타를 감지 증폭하기 위한 감지 증폭기와, 상기 감지 증폭기를 구동 제어하기 위하여 고전압을 감지 증폭기에 공급하기 위한 고전압 공급수단과, 상기 고전압 공급수단으로부터 감지 증폭기로 공급되는 고전압을 절환하기 위한 제1절환수단과, 상기 감지 증폭기를 구동 제어하기 위하여 저전압을 감지 증폭기에 공급하기 위한 저전압 공급수단과, 상기 저전압 공급수단으로부터 감지 증폭기로 공급되는 저전압을 절환하기 위한 제2절환수단을 포함하는 것을 특징으로 하는 디램.
  2. 제1항에 있어서, 상기 고전압 공급수단은 제1전원 공급부로부터 공급된 외부 공급전압과 제2전원 전압공급부로부터 공급된 접지 공급전압을 조절하여 내부 고전압을 생성하기 위한 제1내부전압 생성기를 포함하는 것을 특징으로 하는 디램.
  3. 제1항에 있어서, 상기 저전압 공급수단은 제1전원 공급부로부터 공급된 외부 공급전압과 제2전원 전압공급부로부터 공급된 접지 공급전압을 조절하여 내부 저전압을 생성하기 위한 제2내부전압 생성기를 포함하는 것을 특징으로 하는 디램.
  4. 제1항에 있어서, 상기 고전압 공급수단을 사용하지 않고 제1전원 공급부로부터 공급된 외부 공급전압을 대신 사용하는 것을 특징으로 하는 디램.
  5. 제1항에 있어서, 상기 고전압 공급수단을 사용하지 않고 내부 전압 공급부를 대신 사용하는 것을 특징으로 하는 디램.
  6. 제1항에 있어서, 벌크 전압으로 네가티브 전압을 사용하는 것을 특징으로 하는 디램.
  7. 제1항에 있어서, 상기 저전압 공급수단에서 출력되는 저전압의 전압레벨이 온도에 비례하는 것을 특징으로 하는 디램.
  8. 제1항에 있어서, 상기 외부 공급전압 및 접지전압을 파워라인으로 사용하는 제1 및 제2인버터와, 각각의 인버터에 의하여 생성된 제1 및 제2제어수단으로 조정되는 제1절환용 피모스형 트랜지스터 및 제2절환용 엔모스형 트랜지스터와, 감지증폭기 어레이의 피모스 소스노드와 엔모스 소스노드를 프리차지하는 프리차지회로를 더 구비하는 것을 특징으로 하는 디램.
  9. 대기상태에는 제1피모스형 스위치가 동작하고 제2피모스형 스위치는 오프되어 감지 증폭기 어레이의 피모스형 트랜지스터가 형성된 엔형 웰 전압이 외부 공급전압이 되고, 대기상태에서 활성화상태로 전환되면 상기 대기상태와는 반대로 제1피모스형 스위치가 오프되고 제2피모스형 스위치는 턴 온되어 감지 증폭기 어레이의 피모스형 트랜지스터가 형성된 엔형 웰의 캐패시터에 저장된 포지티브 전하에 의하여 감지 증폭기 어레이의 피모스형 트랜지스터의 소스노드를 일시적으로 고전압 보다 높은 전압으로 과구동하는 것을 특징으로 하는 감지 증폭기 어레이.
  10. 대기 상태에서는 제2엔모스형 스위치가 동작하고 제1엔모스형 스위치는 오프되어 감지 증폭기 어레이의 엔모스형 트랜지스터가 형성된 피형 웰 전압이 감지 증폭기의 저전압보다 낮은 전압이 되고, 대기상태에서 활성화상태로 전환되면 상기 대기상태와는 반대로 제2엔모스형 스위치가 오프되고 제1엔모스형 스위치는 턴 온되어 감지 증폭기 어레이의 엔모스형 트랜지스터가 형성된 피형 웰의 캐패시터에 저장된 네가티브 전하에 의하여 감지 증폭기 어레이의 엔모스형 트랜지스터의 소스노드를 일시적으로 저전압 보다 낮은 전압으로 과구동하는 것을 특징으로 하는 감지 증폭기 어레이.
KR1019950025433A 1995-08-18 1995-08-18 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 KR0166505B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950025433A KR0166505B1 (ko) 1995-08-18 1995-08-18 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이
US08/698,937 US5814851A (en) 1995-08-18 1996-08-16 Semiconductor memory device using a plurality of internal voltages
GB9617259A GB2304437B (en) 1995-08-18 1996-08-16 Semiconductor memory device using a plurality of internal voltages
TW085110124A TW366498B (en) 1995-08-18 1996-08-17 Semiconductor memory device using a plurality of internal voltage
JP8217599A JP2942202B2 (ja) 1995-08-18 1996-08-19 複数の内部電源電圧を用いる半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950025433A KR0166505B1 (ko) 1995-08-18 1995-08-18 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이

Publications (2)

Publication Number Publication Date
KR970012728A KR970012728A (ko) 1997-03-29
KR0166505B1 true KR0166505B1 (ko) 1999-02-01

Family

ID=19423740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950025433A KR0166505B1 (ko) 1995-08-18 1995-08-18 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이

Country Status (5)

Country Link
US (1) US5814851A (ko)
JP (1) JP2942202B2 (ko)
KR (1) KR0166505B1 (ko)
GB (1) GB2304437B (ko)
TW (1) TW366498B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3199987B2 (ja) 1995-08-31 2001-08-20 株式会社東芝 半導体集積回路装置およびその動作検証方法
KR100318327B1 (ko) * 1995-12-16 2002-04-22 구광시 에멀젼형 고분자응집제의 제조방법
US6058058A (en) * 1997-08-22 2000-05-02 Micron Technology, Inc. Memory device with a sense amplifier
KR100190366B1 (ko) * 1996-04-10 1999-06-01 김영환 반도체 메모리 장치 및 그 전원인가방법
JP3228154B2 (ja) * 1996-10-18 2001-11-12 日本電気株式会社 半導体記憶装置
US5920785A (en) * 1998-02-04 1999-07-06 Vanguard International Semiconductor Corporation Dram cell and array to store two-bit data having merged stack capacitor and trench capacitor
JP3690919B2 (ja) * 1998-07-16 2005-08-31 富士通株式会社 メモリデバイス
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
KR100558475B1 (ko) * 2003-04-16 2006-03-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법
US7372765B2 (en) * 2003-09-04 2008-05-13 United Memories, Inc. Power-gating system and method for integrated circuit devices
US7359277B2 (en) * 2003-09-04 2008-04-15 United Memories, Inc. High speed power-gating technique for integrated circuit devices incorporating a sleep mode of operation
US7248522B2 (en) * 2003-09-04 2007-07-24 United Memories, Inc. Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM)
US7180363B2 (en) * 2004-07-28 2007-02-20 United Memories, Inc. Powergating method and apparatus
KR100798764B1 (ko) * 2004-10-30 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 내부 전압 생성 방법
KR100610021B1 (ko) * 2005-01-14 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
US7362167B2 (en) 2005-09-29 2008-04-22 Hynix Semiconductor Inc. Voltage generator
US20070090385A1 (en) * 2005-10-21 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100914553B1 (ko) * 2006-06-21 2009-09-02 삼성전자주식회사 반도체 집적회로
KR100780623B1 (ko) 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성장치
US9916904B2 (en) * 2009-02-02 2018-03-13 Qualcomm Incorporated Reducing leakage current in a memory device
KR101090393B1 (ko) 2009-09-30 2011-12-07 주식회사 하이닉스반도체 테스트 회로, 이를 이용한 반도체 메모리 장치 및 테스트 방법
CN113205845A (zh) 2020-01-30 2021-08-03 台湾积体电路制造股份有限公司 电力控制系统
US11361810B2 (en) * 2020-01-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Power mode wake-up for memory on different power domains

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
JPH02246151A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式
JPH0831564B2 (ja) * 1990-06-22 1996-03-27 シャープ株式会社 半導体装置
US5229154A (en) * 1991-07-05 1993-07-20 Interstate Food Processing Corporation Process for preserving mashed potatoes in sealed containers
KR940003409B1 (ko) * 1991-07-31 1994-04-21 삼성전자 주식회사 반도체 메모리 장치의 센스앰프 제어회로
US5337270A (en) * 1991-08-26 1994-08-09 Nec Corporation Semiconductor dynamic memory
KR940004482Y1 (ko) * 1991-10-10 1994-07-04 금성일렉트론 주식회사 셑 플레이트 전압 초기 셑업회로
JPH0612896A (ja) * 1992-04-28 1994-01-21 Nec Corp 半導体記憶装置
JPH06103764A (ja) * 1992-09-17 1994-04-15 Fujitsu Ltd 集積回路
JP3302796B2 (ja) * 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
JPH0785664A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd ダイナミック型ｍｏｓメモリ
EP0722584B1 (en) * 1993-10-04 2001-06-13 Elonex I.P. Holdings Limited Method and apparatus for an optimized computer power supply system
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置

Also Published As

Publication number Publication date
TW366498B (en) 1999-08-11
US5814851A (en) 1998-09-29
JPH09106676A (ja) 1997-04-22
GB9617259D0 (en) 1996-09-25
KR970012728A (ko) 1997-03-29
GB2304437B (en) 2000-02-02
JP2942202B2 (ja) 1999-08-30
GB2304437A (en) 1997-03-19

Similar Documents

Publication Publication Date Title
KR0166505B1 (ko) 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이
US5581500A (en) Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current
US4775959A (en) Semiconductor integrated circuit device having back-bias voltage generator
US5970007A (en) Semiconductor integrated circuit device
US6535415B2 (en) Semiconductor device
US6477100B2 (en) Semiconductor memory device with over-driving sense amplifier
KR100373223B1 (ko) 반도체장치
US5654913A (en) Apparatus and method for extending data retention time of semiconductor storage circuit
KR950009234B1 (ko) 반도체 메모리장치의 비트라인 분리클럭 발생장치
EP0821364B1 (en) Sense circuit
US6021063A (en) Method and structure for improving data retention in a DRAM
US5754075A (en) Integrated circuits including power supply boosters and methods of operating same
US6320798B1 (en) Sense amplifier of semiconductor memory device
JPH05274876A (ja) 半導体記憶装置
JP2004199726A (ja) 半導体記憶装置
US5777934A (en) Semiconductor memory device with variable plate voltage generator
US5771198A (en) Source voltage generating circuit in semiconductor memory
KR100564418B1 (ko) Dram의 음전위 워드라인 전압 공급회로
GB2308706A (en) High speed sense amplifier for a semiconductor memory device
US5767737A (en) Methods and apparatus for charging a sense amplifier
KR19990015345A (ko) 긴 리프레쉬간격을 갖는 메모리셀 제어방법
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
JPH07296581A (ja) 半導体記憶装置
KR20030000724A (ko) 반도체 기억 장치
GB2313687A (en) Semiconductor memory including a peripheral circuit and voltage boosting circuits

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee