KR20030000724A

KR20030000724A - 반도체 기억 장치

Info

Publication number: KR20030000724A
Application number: KR1020010036802A
Authority: KR
Inventors: 이은숙
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-01-06

Abstract

반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서, 각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온시켜 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하여 플레이트 전위를 0.2~0.3V 상승시킨 후 워드라인 턴-온 명령 후 일정 시간까지 지속시킨 후 플레이트 전위를 내림으로써 센싱 시작시 플레이트 반대쪽에 있는 스토리지 노드 전위를 상승시켜 데이터의 센싱 마진을 증가시킬 수 있는 반도체 기억 장치에 관한 것이다.

Description

반도체 기억 장치{ SEMICONDUCTOR MEMORY DEVICE }

본 발명은 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서, 각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온시켜 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하여 플레이트 전위를 0.2~0.3V 상승시킨 후 워드라인 턴-온 명령 후 일정 시간까지 지속시킨 후 플레이트 전위를 내림으로써 센싱 시작시 플레이트 반대쪽에 있는 스토리지 노드 전위를 상승시켜 데이터의 센싱 마진을 증가시킬 수 있는 반도체 기억 장치에 관한 것이다.

디램은 파괴 셀(destructive cell)을 갖기 때문에 일정 시간마다 리프레시를 해주어야 한다. 셀은 도 1에 도시된 바와 같이 엔-모스 트랜지스터의 소오스(또는 드레인)가 비트라인과 셀 캡(cap)의 한쪽 노드에 연결된다. 데이터 유지구간에서비트라인은 프리차지 전압인 VBLP로 고정되어 있고, 이때 축전노드(storage node)인 SN은 Vint 또는 '0'의 값을 갖게되며,P형 기판(P-Substrate)은 VBB의 전압으로 SN에 연결된 트랜지스터의 N형 국부적 산화막(N-locos)과 역 바이어스가 걸려상기 SN이 Vint인 경우 역 바이어스에 의한 공핍 영역(depletion region) 증가가 있게되어 결국 데이터 유지구간에서의 SN값에 따른 접합누설전류(junction leakage current)는 달라지게 된다(온도가 상승하게 되면 트랜지스터의 턴-오프 전류의영향으로 인한 누설전류가 합쳐져서 셀 리프레시 특성은 더욱 나빠진다).

도 2는 종래 디램의 리프레시 회로를 보인 예시도로서, 이에 도시된 바와 같이 게이트를 비트라인 프리차지 인에이블신호입력단(이하 'BPD'라 함)에 공통으로 연결한 제1,2 엔-모스 트랜지스터(NM1)(NM2)의 드레인을 공통으로 연결하고, 상기드레인을 공통으로 VBLP에 연결하며, 상기 제1,2 엔-모스 트랜지스터(NM1)(NM2)의 소오스를 각각 비트라인(BL1)(BL2)에연결하고, 드레인을 상기 각 비트라인(BL1)(BL2)에 연결한 제3,4 엔-모스 트랜지스터(NM3)(NM4)의 소오스를 각각 제1,2커패시터(C1)(C2)의 일측에 연결하며, 상기 제3,4 엔-모스 트랜지스터(NM3)(NM4)의 게이트를 각각 워드라인(WL1)(WL2)에연결하고, 상기 제1,2 커패시터(C1)(C2)의 타측을 공통으로 셀 플레이트 전압(cell plate voltage)(이하 'VCP'라 함)에연결하여 구성한다.

이와 같이 구성한 종래 회로의 동작 과정을 첨부한 도 3을 참조하여 설명하면 다음과 같다.

도 3은 종래 리프레시 회로로 인가되는 각 전압의 타이밍도로써, 이에 도시된 바와 같이 리프레시 구간에서 선택된 워드라인(WL1)이 하이 데이터 전압으로 설정된 VDD보다 셀 문턱전압(VT)만큼 더 높은 전압(Vint + VT : VPP)으로 올라가면 제1커패시터(C1) 내에 저장된 데이터가 비트라인(BL1)에 전달되고, VBLP로 프리차지 되어있는 비트라인(BL2)과 함께 비트라인 센스앰프(이하 'BLSA'라 함)로 들어간다. 이후 상기 BLSA에서 증폭된 데이터는 제1 커패시터(C1) 내의 차지를 다시 충전시켜 리프레시를 하게된다. 이때, VBLP와 VCP는 고정값(fixedvalue)으로써,1/2Vint의 레벨을 갖게되며, 상기 VBLP는 워드라인이 디스에이블(disable) 되어있는 동안 비트라인(BL1, BL2)의 프리차지를 담당한다.

이와 같은 종래 기술에 의하면 리프레쉬 하는 일정 시간 동안 데이터를 유지하는데 어려움이 있으며, 플레이트 전위는 단지 셀 캐패시터의 한쪽 전극으로서 캐패시터 유전체의 스트레스를 줄이는 역할만 하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온시켜 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하여 플레이트 전위를 0.2~0.3V 상승시킨 후 워드라인 턴-온 명령 후 일정 시간까지 지속시킨 후 플레이트 전위를 내림으로써 센싱 시작시 플레이트 반대쪽에 있는 스토리지 노드 전위를 상승시켜 데이터의 센싱 마진을 증가시킬 수 있는 반도체 기억 장치를 제공하는 것이다.

도 1은 종래 디램 셀의 구조를 보인 도면이다.

도 2는 종래 디램의 리프레시 회로를 보인 도면이다.

도 3은 종래 리프레시 회로로 인가되는 각 전압의 타이밍도이다.

도4는 본 발명에 의한 디램 리프레쉬 회로를 나타낸 개략적인 도면이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 전압 발생부 11 : 셀 플레이트 전압 발생기

12 : 프리차지 전압 발생기 13 : 명령어 비교 레치부

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서, 각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온 하여 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하는 것을 특징으로 하는 반도체 기억 장치에 관한 것이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도4에 도시된 바와 같이 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기(11)와, 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며 ,외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기(12)로 구성되는 전압 발생부(10)와, 명령어를 받아 트랜지스터를 제어하는 명령어 비교 및 래치 회로부(13)로 구성된다.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

먼저, 라인 턴온 명령어인 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하여 플레이트 전위의 상승을 방지하는데 이때, 워드라인을 선택하고 챠지 쉐어링 할 때까지 센스 엠프를 동작시키는 신호를 딜레이 시키는 워드라인 딜레이 회로는 그대로 사용한다.

그 이후에 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온 하여 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하여 플레이트 전위를 0.2~0.3V 정도 올라가게 한다.

이와 같이 본 발명은 플레이트 전위를 워드라인 프리챠지 명령어에 동기하여 0.2~0.3V 상승 시킨 후 워드라인 턴-온 명령 후 일정 시간까지 지속시킨 후 플레이트 전위를 내림으로써 센싱 시작시 플레이트 반대쪽에 있는 스토리지 노드 전위를 상승시켜 데이터의 센싱 마진을 증가시킬 수 있다.

상기한 바와 같이 본 발명은 각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온시켜 Vcp1보다0.2~0.3V 정도 높은 Vcp2를 선택하도록 하여 플레이트 전위를 0.2~0.3V 상승시킨 후 워드라인 턴-온 명령 후 일정 시간까지 지속시킨 후 플레이트 전위를 내림으로써 센싱 시작시 플레이트 반대쪽에 있는 스토리지 노드 전위를 상승시켜 데이터의 센싱 마진을 증가시킬 수 있는 이점이 있다.

Claims

반도체 디램 소자의 셀 플레이트(Cell Plate)와 연결되고 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 셀 플레이트 전압 발생기와 ; 디램의 대기 동작시 비트라인(Bit Line)과 연결되어 비트라인의 초기 전위를 공급하며, 외부에서 전원전위가 인가되고 난 이후 일정 지연시간 이후에 동작을 시작하는 비트라인 프리차지 전압 발생기 ; 및 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하여 그 값을외부에 연결시켜 주는 센스 증폭기로 구성된 회로에 있어서,

각기 다른 레벨인 Vcp1과 Vcp2 전압을 발생하는 회로를 구성하여 액티브 명령어가 들어오면 일정 시간이 지난후에 Vcp1을 선택하게 하고, 워드라인을 선택하고 챠지 쉐어링 할 때까지 워드라인 딜레이 회로는 그대로 사용하며, 프리챠지 명령어가 입력이 되면 N2 트랜지스터를 턴온 하여 Vcp1보다 0.2~0.3V 정도 높은 Vcp2를 선택하도록 하는 것,

을 특징으로 하는 반도체 기억 장치.