KR20000070994A - 반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기 - Google Patents

반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기 Download PDF

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KR20000070994A
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마루야마아키라
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야스카와 히데아키
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Abstract

메모리 셀(1)은, MOS 트랜지스터(5)와 데이터 유지용량(7)을 갖는다. M0S 트랜지스터(5)의 2개의 입출력 전극의 한쪽은 비트라인(36)과 접속되며, 게이트 전극이 워드라인(37)에 접속된다. 데이터 유지용량(7)의 제1 전극(6)은 MOS 트랜지스터(5)의 다른쪽의 입출력 전극에 접속되고, 제2 전극(14)은 전위제어회로(40)에 접속된다. 전위제어어 회로(40)는, 메모리 셀(5)에 유지되는 데이터가 HIGH일 때에는, 그 데이터의 기입 및 판독 동작의 종료후에, 데이터 유지용량(7)의 제2 전극(14)의 전위를, 프리차지 전위(VCC/2)로부터 접지 전위(GND)로 변경제어한다. 전위제어 회로(40)는, 메모리 셀(5)에 유지되는 데이터가 LOW일 때에는, 그 데이터의 기입 및 판독 동작의 종료후에, 데이터 유지용량(7)의 제2 전극(14)의 전위를, 프리차지 전위(VCC/2)로부터 전원전위(VCC)로 변경 제어한다.

Description

반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기{Semiconductor memory device, semiconductor device, and electronic apparatus using the semiconductor device}
도 6은 종래의 DRAM의 메모리 셀 어레이를 도시하고 있다. 도 6에 있어서, 메모리 셀(1 내지 4)은, N형 MOS 트랜지스터(이하, NMOS 트랜지스터라고 칭한다, 5, 8, 10,12)와, 데이터 유지용량(7, 9, 11, 13)을 각각 구비하고 있다. 이들 메모리 셀(1 내지 4)에는, 비트라인(36, 37)과, 워드라인(38 내지 41)이 접속되어 있다. 셀 플레이트 전극(14)에는, 전원전위(VCC)의 반분의 전위(VCC/2)가 인가되어 있다. 센스 증폭기 회로(21)는 P형 MOS 트랜지스터(이하, PMOS 트랜지스터라고 칭한다, 22 내지 24)와, NMOS 트랜지스터(25 내지 27)를 갖는다. 프리차지 회로(32)는 PMOS 트랜지스터(33 내지 35)를 갖는다. 데이터 입력회로(30A)에는, 메모리 셀(1 내지 4)에 기입되는 데이터가 입력되고, 데이터 출력회로(30B)에서는 메모리 셀(1 내지 4)로부터 판독되며, 또한 센스 증폭기(21)에서 증폭된 데이터가 출력된다.
도 7은 도 6의 DRAM의 메모리 셀(1)로의 데이터 기입 동작을 도시하는 타이밍 챠트이다. 먼저, 메모리 셀(1)에 데이터를 기입하기 전에, 미리 신호(SPR)를 GND로 하고, 비트라인(36, 37)을 전위(VCC/2)에 프리차지해 둔다. 그 후, 워드라인(38)을 접지 전위(GND)로부터 고전위(VPP)로 하여, 트랜지스터(5)를 온시킨다.
이 때, 비트라인(36)의 전위는 데이터 유지용량(7)에 유지된 전하에 따라서 변화한다. 즉, 메모리 셀(1)에 HIGH의 데이터가 기입되어 있는 경우에는, 비트라인(36)의 전위는, 도 7의 실선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 높은 전위로 변화한다. 이 결과, 노드(6)의 전위는 도 7의 파선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 높은 전위로 변화한다. 메모리 셀(1)에 LOW의 데이터가 기입되어 있는 경우에는, 비트라인(36)의 전위는, 도 7의 파선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 낮은 전위로 변화한다. 이 결과, 노드(6)의 전위는, 도 7의 실선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 낮은 전위로 변화한다.
다음에, 데이터 입력회로(30)는, 데이터 입력신호에 기초하여, 비트라인(36)을 전원전위(VCC)(또는 접지 전위(GND))에 설정한다. 이 경우, 비트라인(37)은, 접지 전위(GND)(또는 전원전위(VCC))가 된다. 비트라인(36)이 전원전위(VCC)에 설정된 경우는, 데이터 유지용량(7)에 전원전위(VCC)의 전하(노드(6)의 전위가 VCC)가 유지된다. 이 때문에, 메모리 셀(1)에는 HIGH의 데이터가 기입된다. 비트라인(36)이 접지 전위(GND)에 설정된 경우는, 데이터 유지용량(7)에 접지 전위(GND)의 전하(노드(6)의 전위가 GND)가 유지된다. 이 때문에, 메모리 셀(1)에는 LOW의 데이터가 기입된다.
메모리 셀 트랜지스터(2 내지 4)에서는, 각각 워드라인(39 내지 41)이 접지 전위(GND)이기 때문에, 트랜지스터(8, 10, 12)를 오프로 해 두는 것으로, 기입 동작은 행해지지 않는다.
도 8은, 도 6의 DRAM의 메모리 셀(1)로부터 데이터를 판독 동작을 도시하는 타이밍 챠트이다. 도 8의 데이터 판독 동작중, 도 7의 데이터 기입 동작과 다른 점만 설명한다.
도 8에 도시하는 데이터 판독 동작에서는, 워드라인(38)의 전위가 접지 전위(GND)로부터 고전위(VPP)로 상승된 후에, 신호(SSA)가 접지 전위(GND)로부터 전원전위(VCC)로 상승된다. 이 때, 센스 증폭기(21)는, 비트라인(36)의 전위를 전원전위(VCC)(또는 접지 전위(GND))까지 증폭하여, 데이터를 판독한다. 이 경우, 비트라인(37)의 전위는 접지 전위(GND)(또는 전원전위(VCC))까지 증폭된다. 또한, 이와 동시에, 노드(6)의 전위도 전원 전위(VCC)(또는 접지 전위(GND))로 다시 되돌아가고, 리프레시 동작이 실시된다.
메모리 셀(2 내지 4)에서는, 각각 워드라인(39 내지 41)을 접지 전위(GND)로 하고, 트랜지스터(8, 10, 12)를 각각 오프로 해 두는 것으로, 데이터 판독 동작은 행해지지 않는다.
이 종래 기술에서는, 기입 및 판독 동작 종료후에는, 셀 플레이트 전극(14)의 전위는 VCC/2로 일정하고, 또한, 노드(6)의 전위가 전원전위(VCC) 또는 접지 전위(GND)이다. 이 때문에, 기입 후의 판독 동작에 있어서도, 연속된 판독 동작에 있어서도, 비트라인(36)의 전위 변화량이 작다.
여기서, 메모리 셀(1)의 용량을 Cmc로 하고, 비트라인(36)의 부하를 Cbl로 하면, 비트라인(36)의 전위 변화량(△V1)은 하기의 수학식 1 또는 수학식 2와 같게 된다.
또한, 상기 수학식 1중의 함수 f(Cmc, Cbl)는, 수학식 3과 같게 된다.
그런데, 비트라인(36)의 부하용량(Cbl)은, 이 비트라인(36)에 접속되는 메모리 셀수가 증가할수록 커지고, 이 경우, 수학식 1 내지 수학식 3으로부터 비트라인(36)의 전위 변화량(△V1)은 작아진다. 이것을 방지하기 위해서, 비트라인(36)을 도 6의 세로방향으로 분할하여, 1개당의 길이를 짧게 하는 수법도 있지만, 이것으로는 분할된 비트라인의 수에 비례하여 센스 증폭기(21)의 수도 증가하기 때문에, 반도체 장치 중에서의 반도체 기억장치의 면적이 증대하게 되어 버린다.
이렇게 비트라인(36)의 전위 변화량(△V1)이 작으면, 센스 증폭기(21)의 동작이 노이즈 등의 영향으로 인해 불안정하게 되는 문제가 있었다. 또한, 센스 증폭기(21)의 동작에 시간을 요하며, 고속의 메모리 액세스에 지장을 초래한다는 문제가 있었다. 또한, 종래 기술로써 전원전압을 낮게 하여 저소비 전력으로 하면, 비트라인의 전위 변화량(△V1)이 더욱 작아져 버리고, 사실상 저 전압 동작이 불가능하게 된다.
본 발명의 목적은, 센스 증폭기의 노이즈 마진을 향상하여, 센스 증폭기 동작의 고속화를 꾀할 수 있는 반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기를 제공하는 것에 있다.
본 발명의 다른 목적은, 소비전력을 감소시킬 수 있는 반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기를 제공하는 것에 있다.
본 발명은, DRAM(Dynamaic Random Access Memory) 등의 반도체 기억장치, 반도체 장치 및 그것을 사용한 전자기기에 관한 것으로, 특히 메모리 셀 트랜지스터의 셀 플레이트 전위의 제어에 관한 것이다.
도 1은 본 발명의 실시예에 관계되는 반도체 기억장치의 회로도이다.
도 2는 도 1의 반도체 기억장치에서의 데이터 기입 동작을 설명하기 위한 타이밍 챠트이다.
도 3은 도 1의 반도체 기억장치에서의 데이터 판독 동작을 설명하기 위한 타이밍 챠트이다.
도 4는 본 발명이 적용되는 반도체 구조의 한 예를 도시하는 개략단면도이다.
도 5는 본 발명이 적용되는 반도체 구조의 다른 한 예를 도시하는 개략단면도이다.
도 6은 종래의 반도체 기억장치의 회로도이다.
도 7은 도 6의 반도체 기억장치에서의 데이터 기입 동작을 설명하기 위한 타이밍 챠트이다.
도 8은 도 6의 반도체 기억장치에서의 데이터 판독 동작을 설명하기 위한 타이밍 챠트이다.
본 발명에 관계되는 반도체 기억장치는,
복수개의 워드라인과,
복수개의 비트라인 쌍과,
상기 복수개의 워드라인 및 상기 복수개의 비트라인 쌍의 각각에 각각 접속된 복수의 메모리 셀과,
복수의 전위제어회로와,
상기 복수의 메모리 셀로부터 상기 복수의 비트라인 쌍을 통하여 판독된 데이터를 증폭하여 출력하는 복수의 센스 증폭기를 가지며,
상기 복수의 메모리 셀의 각각은,
제어전극과 2개의 입출력 전극을 포함하고, 상기 제어전극이 상기 워드라인에 접속되며, 상기 입출력 전극의 한쪽이 상기 비트라인 쌍의 하나에 접속된 트랜지스터와,
제1, 제2 전극을 포함하여, 상기 제1 전극이 상기 트랜지스터의 다른쪽의 상기 입출력 전극에 접속되며, 상기 제2 전극이 상기 전위제어회로에 접속된 데이터 유지용량을 가지고,
상기 복수의 전위제어회로의 각각은, 상기 메모리 셀군 중의 하나의 상기 메모리 셀에 대한 데이터 기입 및 데이터 판독의 각 동작 종료시에, 상기 메모리 셀에 기억된 데이터에 기초하여, 상기 데이터 유지용량의 상기 제2 전극의 전위를 변경제어하는 것을 특징으로 한다.
본 발명에 의하면, 기입 및 판독 동작 종료후에, 전위제어회로에 의해, 메모리 셀의 데이터 유지용량의 제2 전극(셀 플레이트 전극이라고도 한다)의 전위를 변화시키고 있다. 이 결과, 데이터 유지용량의 제1 전극의 전위를 승압, 또는 강압시킬 수 있으며, 데이터 유지용량의 제1 전극의 전위가, 종래와 비교하여 높거나, 또는 낮아진다. 따라서, 기입 후의 판독 동작에 있어서도, 연속된 판독 동작에 있어서도, 비트라인 전위 변화량의 값이 커진다. 그 결과, 센스 증폭기의 노이즈 마진이 향상하고, 안정동작이 가능하게 된다. 또한, 센스 증폭기의 동작속도가 빠르게 되므로, 고속의 판독 동작이 가능하게 된다. 또한, 전원전위가 낮아지더라도 비트라인 전위 변화량이 확보되므로, 저전압 동작이 가능하게 된다.
또한, 데이터 유지용의 용량 전위가 종래 예와 비교하여 높거나, 또는 낮기 때문에 메모리 셀의 데이터 유지 특성을 개선할 수 있다.
복수의 전위제어회로의 각각은, 복수의 비트라인 쌍의 각각에 각각 공통으로 접속된 메모리 셀로 이루어지는 복수의 메모리 셀군에 대하여 1개 설치할 수 있다.
이렇게 하면, 전위제어회로를 비트라인 쌍에 대하여 1개만 설치하면 되므로, 반도체 기판상에서의 회로 패턴의 점유 면적의 증가도 억제된다.
전위제어회로는, 제2 전극의 전위가 변경된 후로서, 메모리 셀에 접속된 1개의 워드라인이 비선택 상태가 된 후에, 제2 전극의 전위를 변경전의 전위로 되돌려서 제어하는 것이 바람직하다.
이렇게 하면, 비트라인 쌍에 접속된 메모리 셀에 유지된 데이터치가 변경되는 일이 없다.
전위제어회로는, 메모리 셀에 유지된 데이터가 HIGH일 때에만, 상기 데이터 유지용량의 상기 제2 전극의 전위를 제어하도록 해도 된다.
데이터 판독 동작후의 리프레시 특성(유지특성)은 메모리 셀에 기입된 데이터가 HIGH일 때에 특히 엄격하기 때문이다.
전위제어회로는, 메모리 셀에 유지된 데이터가 HIGH일 때에 설정되는 상기 데이터 유지용량의 상기 제2 전극의 전위와, 상기 메모리 셀에 유지된 데이터가 LOW일 때에 설정되는 상기 데이터 유지용량의 상기 제2 전극의 전위를, 다르게 설정하여 제어할 수 있다. 이 경우, 전위제어회로는, 메모리 셀에 유지된 데이터가 HIGH일 때에는, 데이터 유지용량의 상기 제2 전극의 전위를, 소정의 전위보다도 낮게 한다. 또한, 전위제어회로는, 메모리 셀에 유지된 데이터가 LOW일 때에는, 데이터 유지용량의 제2 전극의 전위를, 소정의 전위보다도 높게 한다.
한 예로서, 메모리 셀에 유지되는 데이터가 HIGH일 때의 데이터 전위를 전원전위(VCC)로 하고, 메모리 셀에 유지되는 데이터가 LOW일 때의 데이터 전위를 접지 전위(GND)로 한다. 이 때, 전위제어회로는, 메모리 셀에 대하여 HIGH의 데이터의 기입 및 판독의 각 동작 종료시에, 데이터 유지용량의 상기 제2 전극의 전위를 상기 접지 전위(GND)에 설정하며, 그 이외일 때에는 상기 데이터 유지용량의 상기 제2 전극의 전위를 VCC/2에 설정한다.
또한, 상기의 조건에 있어서, 전위제어회로는, 메모리 셀에 대하여 LOW일 때의 데이터의 기입 및 판독의 각 동작 종료시에, 데이터 유지용량의 제2 전극의 전위를 전원전위(VCC)에 설정하고, 그 이외일 때에는 데이터 유지용량의 상기 제2 전극의 전위를 VCC/2에 설정한다. 이 때, 워드라인의 비선택시에, 워드라인에 접속된 트랜지스터의 제어단자에 공급되는 전위를, -VCC/2보다 낮은 전위로 설정한다. 이로써, 워드라인의 비선택시에, 그것에 접속된 메모리 셀의 트랜지스터가 부주의하게 온되는 일이 없어진다.
전위제어회로는,
메모리 셀에 대한 데이터 기입 및 데이터 판독의 각 동작 종료시에 액티브하게 되는 제어신호에 기초하여 스위칭되는 제1 스위칭 회로와, 상기 메모리 셀에 유지되는 데이터 전위에 기초하여 스위칭되는 제2 스위칭 회로를 포함할 수 있다. 제2 스위칭 회로는, 예를 들면 비트라인 쌍에 접속된다.
본 발명이 적용되는 반도체 구조로서, 2종류의 구조를 들 수 있다. 하나는, 적층 용량 소자(stacked Capacitor Cell) 구조이다. 이 구조에 의하면, 복수의 메모리 셀의 각각은, 데이터 유지용량의 상기 제1 전극, 제2 전극 및 그 사이의 절연층이 적층된다. 다른 하나는, 트렌치 용량소자(Trench Capacitor Cell) 구조이다. 이 구조에 의하면, 복수의 메모리 셀의 각각은, 데이터 유지용량의 제1 전극, 제2 전극 및 그 사이의 절연층이, 반도체 기판에 형성된 홈에 따라서 형성된다.
본 발명은 상술한 반도체 기억장치가 반도체 기판상에 형성되어 있는 반도체 장치 및 그것을 사용한 전자기기에도 적용할 수 있다.
(실시예 장치의 설명)
도 1은 본 발명에 관계되는 반도체 기억장치로서, DRAM의 메모리 셀 어레이의 실시예를 도시하고 있다. 도 1에 도시하는 부재 중, 도 6에 도시하는 부재와 동일 기능을 갖는 것에는 동일한 참조번호를 붙인다.
도 1에는, 메모리 셀 어레이 중의 4개의 메모리 셀(1 내지 4)이 도시되어 있다. 메모리 셀(1 내지 4)은, 워드라인(38 내지 41)에 각각 접속되어 있다. 또한, 메모리 셀(1, 3)은 비트라인(36)에 공통으로 접속되고, 메모리 셀(2, 4)은 비트라인(37)에 공통으로 접속되어 있다.
메모리 셀(1)은 NMOS 트랜지스터(5)와, 데이터 유지용량(7)을 갖고 있다. 마찬가지로, 메모리 셀(2 내지 4)은 각각, NM0S 트랜지스터(8, 10, 12)의 하나와, 데이터 유지용량(9, 11, 13)의 하나를 갖고 있다.
메모리 셀(1)을 예로 들어 그 구성을 설명하면, 이 메모리 셀(1)의 NMOS 트랜지스터(5)는, 게이트 전극(제어전극)과 드레인 및 소스 전극(2개의 입출력 전극)을 포함한다. 게이트 전극은 워드라인(38)에 접속되고, 드레인 및 소스 전극의 한쪽이 비트라인(36)에 접속되며, 다른쪽이 데이터 유지용량(7)의 제1 전극(도 1의 상측 전극)에 접속되어 있다. 또, 데이터 유지용량(7)의 제1 전극의 전위를, 노드(6)의 전위로서 뒤에 나타낸다. 또한, 데이터 유지용량(7, 9, 11, 13)의 각 제2 전극(셀 플레이트 전극)의 전위를, 노드(14)의 전위로서 뒤에 나타낸다.
메모리 셀(1 내지 4)에 공용되는 센스 증폭기 회로(21)는, PMOS 트랜지스터(22 내지 24) 및 NMOS 트랜지스터(25 내지 27)로 이루어진다. 또한, 비트라인(36, 37)쌍에 공용되는 프리차지 회로(32)는, PMOS 트랜지스터(33 내지 35)로 이루어진다. 비트라인(36, 37)은 버스 라인(31A, 31B)에 각각 접속되고, 이 버스 라인(31A, 31B)에는 데이터 입력회로(30A)와 데이터 출력회로(30B)가 접속되어 있다. 데이터 입력회로(30A)에는 데이터 입력신호가 입력되며, 데이터 출력회로(30B)로부터는 데이터 출력신호가 출력된다.
본 실시예의 특징적 구성으로서, 데이터 유지용량(7, 9, 11, 13)의 노드(14)의 전위를 설정하여 제어하기 위해서, 전위제어회로(40)가 설치되어 있다. 이 전위제어회로(40)는, 실질적으로 2개의 회로(40A, 40B)로 나누어진다. 전위제어회로(40A)는, 비트라인(36)에 접속된 2개의 메모리 셀(1, 3)의 노드(14)의 전위를 제어하는 것이다. 그리고, 이 전위제어회로(40A)는, 비트라인(36)에 접속된 메모리 셀군 중의 하나의 메모리 셀(1 또는 3)에 대한 데이터 기입 및 데이터 판독의 각 동작 종료시에, 메모리 셀(1 또는 3)에 기억된 데이터에 기초하여, 노드(14)의 전위를 제어한다. 마찬가지로, 전위제어회로(40B)는, 비트라인(37)에 접속된 2개의 메모리 셀(2, 4)의 노드(14)의 전위를 제어하는 것이다.
전위제어회로(40A)는, PMOS 트랜지스터(41, 42)와, NM0S 트랜지스터(45 내지 48)로 이루어진다. 전위제어회로(40B)는, PMOS 트랜지스터(43, 44)와, NMOS 트랜지스터(45, 46, 49, 50)로 이루어진다.
이하, 전위제어회로(40A)를 예로 들어 그 구성을 설명하면, PMOS 트랜지스터(41, 42)와, NMOS 트랜지스터(47, 48)는, VCC 단자와 접지와의 사이에 직렬로 접속되어 있다. 또한, NMOS 트랜지스터(45, 46)는, 노드(14)와, 일정한 셀 플레이트 전위에 설정된 라인(52)과의 사이에 직렬로 접속되어 있다. 또 본 실시예에서는, 라인(52)에는, 전원전위(VCC)의 반분의 전위(VCC/2)가 인가되어있다.
전위제어회로(40A)의 PMOS 트랜지스터(41)와 NMOS 트랜지스터(45, 48)는, 제1 제어신호(SCP1)에 의해 온, 오프제어되는 제1 스위칭 회로를 구성하고 있다. 즉, PMOS(41)의 게이트 전극에는, 제1 제어신호(SPC1)가 인버터(51A)에서 반전되어 입력된다. NMOS 트랜지스터(45)의 게이트 전극은 PMOS 트랜지스터(41)에 접속되어 있기 때문에, 이 NMOS 트랜지스터(45)도 제1 제어신호(SPC1)에 의해 온, 오프제어된다. NMOS 트랜지스터(48)의 게이트 전극에는, 제1 제어신호(SPC1)가 입력된다. 또, 전위제어회로(40B)에서는, 제1 제어신호(SPC1)와는 다른 타이밍으로 액티브하게 되는 제2 제어신호(SPC2)가 입력된다. 이 제2 제어신호(SPC2)를 반전하기 위해서 인버터(51B)가 설치되어 있다. NMOS 트랜지스터(46)는 전위제어회로(40A, 40B)로써 공용되어 있고, 이 NMOS 트랜지스터(46)는 제2 제어신호(SPC2)에 의해 온, 오프 제어된다.
전위제어회로(40A)의 PMOS 트랜지스터(42) 및 NMOS 트랜지스터(47)는, 그 게이트 전극이 비트라인(36)에 접속된다. 따라서, 이들 트랜지스터(42, 47)는, 메모리 셀(1)의 데이터 전위에 기초하여 온, 오프제어되는 제2 스위칭 회로를 구성하고 있다.
(기입 동작의 설명)
도 2는 도 1에 도시되는 DRAM에서의 기입 동작을 도시하는 타이밍 챠트이다. 우선, 메모리 셀(1)로의 데이터의 기입 동작에 앞서서, 프리차지 회로(32)에 입력되는 신호(SPR)는, 도 2에 도시되는 타이밍(t0)까지, 접지 전위(GND)에 설정되며, 비트라인(36, 37)을 VCC/2의 전위가 되도록 프리차지해 둔다. 그 후, 타이밍(t0)에서, 신호(SPR)가 전원전위(VCC)로 상승되고, 프리차지 동작이 종료된다.
메모리 셀(1)에 데이터를 기입하는 경우에는, 워드라인(38)의 전위를, 도 2에 도시하는 바와 같이, 저전위(VS)로부터 고전위(VPP)에 설정한다. 또, 본 실시예에서는 저전위(VS)로서, 접지 전위(GND)가 아니고, -VCC/2보다 낮은 음의 전위를 사용하고 있지만, 그 이유에 관해서는 후술한다.
워드라인(38)의 전위를, 도 2의 타이밍(t1)에서 고전위(VPP)로 하면, 트랜지스터(5)가 온된다. 이로써, 비트라인(36)의 전위는, 데이터 유지용량(7)에 유지된 전하에 따라서 변화한다. 즉, 메모리 셀(1)에 HIGH의 데이터가 기입되는 경우에는, 비트라인(36)의 전위는, 도 2의 파선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 높은 전위로 변화한다. 이 결과, 노드(6)의 전위는, 도 2의 파선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 높은 전위로 변화한다. 메모리 셀(1)에 LOW의 데이터가 기입되는 경우에는, 비트라인(36)의 전위는, 도 2의 실선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 낮은 전위로 변화한다. 이 결과, 노드(6)의 전위는, 도 2의 실선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 낮은 전위로 변화한다.
그 후, 도 2의 타이밍(t2)에서, 데이터 입력회로(30A)는, 데이터 입력신호에 기초하여, 비트라인(36)을 데이터 전위에 설정한다. 데이터가 HIGH일 때는, 비트라인(36)은 전원전위(VCC)에 설정되고, 데이터가 LOW일 때는, 비트라인(36)은 접지 전위(GND)에 설정된다.
비트라인(36)이 전원전위(VCC)에 설정된 경우에는, 메모리 셀(1)의 데이터 유지용량(7)에 전원전위(VCC)의 전하가 유지되고, 이로써, 메모리 셀(1)에 HIGH의 데이터가 기입되게 된다. 이 때문에, 노드(6)의 전위는 도 2의 실선으로 나타내는 바와 같이, 전원전위(VCC)로 변화한다. 한편, 비트라인(36)이 접지 전위(GND)에 설정된 경우에는, 메모리 셀(1)의 데이터 유지용량(7)에 접지 전위(GND)의 전하가 유지되며, 이로써, 메모리 셀(1)에 LOW의 데이터가 기입된 것으로 된다. 이 때문에, 노드(6)의 전위는 도 2의 파선으로 나타내는 바와 같이 접지 전위(GND)로 변화한다.
다음에, 워드라인(38)의 전위가 VPP인 동안의 타이밍(t3)에서, 제1 제어신호(SCP1)가, 접지 전위(GND)로부터 전원전위(VCC)로 상승된다. 이로써, PMOS 트랜지스터(41) 및 NMOS 트랜지스터(48)가 온되고, NM0S 트랜지스터(45)가 오프된다.
여기서, 메모리 셀(1)에 HIGH의 데이터가 기입된 경우에서는, PMOS 트랜지스터(42)가 오프되고, NMOS 트랜지스터(47)가 온된다. 이 때문에, 노드(14)는, NMOS 트랜지스터(47, 48)를 통하여 접지 전위(GND)와 도통되며, 도 2의 실선으로 나타내는 바와 같은 전위로 변화한다.
한편, 메모리 셀(1)에 LOW의 데이터가 기입된 경우에서는, PMOS 트랜지스터(42)가 온되고, NMOS 트랜지스터(47)가 오프된다. 이 때에도, 제1 제어신호(SCP1)가 HIGH 이므로, PMOS 트랜지스터(41) 및 NMOS 트랜지스터(48)가 온되며, NMOS 트랜지스터(45)가 오프되고 있다. 이 때문에, 노드(14)는, PMOS 트랜지스터(41, 42)를 통하여 전원전위(VCC)와 도통되며, 도 2의 파선으로 나타내는 바와 같은 전위로 변화한다.
그 후, 도 2의 타이밍(t4)에서 워드라인(38)이 저전위(VS)로 하강되고, 메모리 셀(1)의 NMOS 트랜지스터(5)가 오프된다.
그 후, 도 2의 타이밍(t5)에서 제1 제어신호(SCP1)가 접지 전위(GND)로 된다. 이 때, 도 2의 타이밍(t3)의 상태와 비교하면, PMOS 트랜지스터(41)가 온으로부터 오프로, NMOS 트랜지스터(45)가 오프로부터 온으로 각각 바뀌어지고, NMOS 트랜지스터(48)가 온으로부터 오프로 바뀌어진다. 이 결과, 노드(14)는, NMOS 트랜지스터(45, 46)를 통하여 라인(52)과 도통하고, 도 2에 도시하는 바와 같이 노드(14)의 전위는 VCC/2가 된다.
이 때, 노드(6)의 전위는, HIGH의 데이터가 메모리 셀(1)에 기입되는 경우에는, 데이터 유지용량(7)을 통하여 승압되고, 도 2의 실선으로 나타내는 바와 같이 VCC+VCC/2가 된다. 마찬가지로, 노드(6)의 전위는, LOW의 데이터가 메모리 셀(1)에 기입되어 있는 경우에는, 데이터 유지용량(7)을 통하여 강압되고, 도 2의 파선으로 나타내는 바와 같이 GND-VCC/2가 된다.
이와 같이 본 실시예에서는, HIGH의 데이터의 기입 동작 종료후에, 노드(6)의 전위를, 종래 예의 전위(VCC)와 비교하여 VCC/2분 높게 설정할 수 있다. 또는, LOW의 데이터의 기입 동작 종료후에, 노드(6)의 전위를 종래 예의 전위(VCC)와 비교하여 VCC/2분 낮게 할 수 있다.
이 다음, 프리차지 회로(32)에 입력되는 신호(SPR)가, 도 2에 도시하는 바와 같이, 전원전위(VCC)로부터 접지 전위(GND)로 하강되고, 메모리 셀(1)에 대한 데이터 기입을 위한 일련의 동작이 완료된다.
또, 도 2에 도시하는 바와 같이, 메모리 셀(1)에 데이터를 기입하기 위한 동작기간 중은, 워드라인(39 내지 41)의 전위를 저전위(VS)로 하고, NMOS 트랜지스터(8, 10, 12)를 오프시켜 두는 것으로, 메모리 셀(2 내지 4)에 대한 데이터 기입 동작은 행해지지 않는다.
또한, 메모리 셀(2, 3, 4)의 어느 한 데이터를 기입하는 경우에는, 워드라인(39, 40, 41)의 어느 하나와, 신호(SCP1, SPC2)의 어느 하나를 각각 상승하면, 메모리 셀(1)의 경우와 같은 순서로 데이터 기입 동작이 행해진다.
(판독 동작의 설명)
다음에, 도 1의 메모리 셀(1)에 대한 데이터 판독 동작을, 도 3을 참조하여 설명한다. 도 3은, 메모리 셀(1)에 대한 데이터 판독 동작의 타이밍 챠트이다.
메모리 셀(1)로부터 데이터를 판독하는 경우에도, 도 1에 도시하는 데이터 기입 동작과 마찬가지로, 타이밍(t0)에서 신호(SPC)의 전위가 접지 전위(GND)로부터 전원전위(VCC)로 상승되고, 그 후 타이밍(t1)에서 워드라인(38)의 전위를 저전위(VS)로부터 고전위(VPP)로 상승된다. 이러한 동작에 의해, 비트라인(36, 37)이 전위(VCC/2)에 프리차지되며, 그 후 NMOS 트랜지스터(5)가 온된다.
여기서, 본 실시예에서는, 타이밍(t1)보다 앞의 기간에서는, 워드라인(38)의 전위를, 접지 전위(GND)보다 VCC/2분만큼 낮은 전위에 설정하고 있는 이유는 하기와 같다. 즉, 상술한 데이터 기입 동작에서 메모리 셀(1)에 L0W의 데이터가 기입되는 경우에는, 노드(6)의 전위는 GND-VCC/2로 되어 있다. 이 때, 워드라인(38)의 전위를 종래와 같이 접지 전위(GND)에 설정해 두면, 타이밍(t1)보다도 앞서 NMOS 트랜지스터(5)가 온되어 버린다. 이 폐해를 방지하기 위해서, 본 실시예에서는 워드라인(38)의 저전위(VS)를 GND-VCC/2보다도 낮은 전위에 설정하고 있다.
타이밍(t1)에서 NMOS 트랜지스터(5)가 온되면, 비트라인(36)의 전위는, 데이터 유지용량(7)에 유지된 전하에 따라서 변화한다. 즉, 메모리 셀(1)에 HIGH의 데이터가 기입되어 있는 경우에는, 비트라인(36)의 전위는, 도 3의 실선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 높은 전위로 변화한다. 이 결과, 노드(6)의 전위는, 도 3의 실선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 높은 전위로 변화한다. 메모리 셀(1)에 LOW의 데이터가 기입되는 경우에는, 비트라인(36)의 전위는, 도 3의 파선으로 나타내는 바와 같이, 프리차지 전위(VCC/2)보다 △V1분 낮은 전위로 변화한다. 이 결과, 노드(6)의 전위는, 도 3의 파선으로 나타내는 바와 같이, 전위(VCC/2)보다 △V2분 낮은 전위로 변화한다.
그 후, 도 3의 타이밍(t2)에서, 신호(SSA)가 접지 전위(GND)에서 전원전위(VCC)로 상승된다. 이 때문에, 센스 증폭기(21)는, 신호(SSA)의 전위변화에 기초하여, 비트라인(36)의 전위를 증폭하여, 데이터를 판독한다. 즉, 메모리 셀(1)에 HIGH의 데이터가 기입되는 경우에는, 센스 증폭기(21)는, 도 3의 실선으로 나타내는 바와 같이, 비트라인(36)의 전위를 전원전위(VCC)까지 증폭하여 데이터를 판독한다. 메모리 셀(1)에 LOW의 데이터가 기입되는 경우에는, 센스 증폭기(21)는, 도 3의 파선으로 나타내는 바와 같이, 비트라인(36)의 전위를 접지 전위(GND)까지 증폭하여 데이터를 판독한다. 또 이 때, 센스 증폭기(21)는, 비트라인(37)의 전위를, 비트라인(36)과는 다르게 증폭시키고 있다.
이 타이밍(t2)에서는, 노드(6)의 전위도 변화한다. 즉, 메모리 셀에 HIGH의 데이터가 기입되어 있는 경우에는, 노드(6)의 전위는 도 3의 실선으로 나타내는 바와 같이 전원전위(VCC)로 변화한다. 메모리 셀(1)에 LOW의 데이터가 기입되어 있는 경우에는, 노드(6)의 전위는 도 3의 파선으로 나타내는 바와 같이 접지 전위(GND)로 변화한다. 이 동작이 리프레시 동작이라고 불린다.
이 다음, 워드라인(38)의 전위가 VPP인 동안의 타이밍(t3)에서, 제1 제어신호(SCP1)가, 접지 전위(GND)로부터 전원전위(VCC)로 상승된다. 이로써, PMOSW 트랜지스터(41) 및 NMOS 트랜지스터(48)가 온되고, NMOS 트랜지스터(45)가 오프된다.
여기서, 메모리 셀(1)에 HIGH의 데이터가 기입되어 있는 경우에서는, PMOS 트랜지스터(42)가 오프되고, NMOS 트랜지스터(47)가 온된다. 이 때문에, 노드(14)는, NMOS 트랜지스터(47, 48)를 통하여 접지 전위(GND)와 도통시켜, 도 3의 실선으로 나타내는 바와 같은 전위로 변화한다.
한편, 메모리 셀(1)에 LOW의 데이터가 기입되어 있는 경우에서는, PMOS 트랜지스터(42)가 온되고, NMOS 트랜지스터(47)가 오프된다. 이 때에도, 제1 제어신호(SCP1)가 HIGH 이므로, PMOS 트랜지스터(41) 및 NMOS 트랜지스터(48)가 온되며, NMOS 트랜지스터(45)가 오프되어 있다. 이 때문에, 노드(14)는, PMOS 트랜지스터(41, 42)를 통하여 전원전위(VCC)와 도통시켜, 도 3의 파선으로 나타내는 바와 같은 전위로 변화한다.
그 후, 도 3의 타이밍(t4)에서 워드라인(38)이 저전위(VS)로 하강되고, 메모리 셀의 NMOS 트랜지스터(5)가 오프된다.
그 후, 도 3의 타이밍(t5)에서 제1 제어신호(SCP1)가 접지 전위(GND)로 된다. 이 때, 도 3의 타이밍(t3)의 상태와 비교하면, PMOS 트랜지스터(41)가 온으로부터 오프로, NM0S 트랜지스터(45)가 오프로부터 온으로 각각 바뀌어지고, NMOS 트랜지스터(48)가 온으로부터 오프로 바뀌어진다. 이 결과, 노드(14)는, NMOS 트랜지스터(45, 46)를 통하여 라인(52)과 도통시키며, 도 3에 도시하는 바와 같이 노드(14)의 전위는 VCC/2가 된다.
이 때, 노드(6)의 전위는, HIGH의 데이터가 메모리 셀(1)에 기입되는 경우에는, 데이터 유지용량(7)을 통하여 승압되고, 도 3의 실선으로 나타내는 바와 같이 VCC+VCC/2가 된다. 마찬가지로, 노드(6)의 전위는, LOW의 데이터가 메모리 셀(1)에 기입되는 경우에는, 데이터 유지용량(7)을 통하여 강압되고, 도 3의 파선으로 나타내는 바와 같이 GND-VCC/2가 된다.
이와 같이 본 실시예에서는, HIGH의 데이터의 판독 동작 종료후에, 노드(6)의 전위를, 종래 예의 전위(VCC)와 비교하여 VCC/2분 높게 설정할 수 있다. 또는, LOW의 데이터의 판독 동작 종료후에, 노드(6)의 전위를 종래 예의 전위(VCC)와 비교하여 VCC/2분 낮게 할 수 있다.
이 다음, 프리차지 회로(32)에 입력되는 신호(SPR)가, 도 3에 도시하는 바와 같이, 전원전위(VCC)로부터 접지 전위(GND)에 하강되고, 메모리 셀(1)에 대한 데이터 판독을 위한 일련의 동작이 완료된다.
또, 도 3에 도시하는 바와 같이, 메모리 셀(1)에 데이터를 기입하기 위한 동작기간 중은, 워드라인(39 내지 41)의 전위를 저전위(VS)로 하고, NMOS 트랜지스터(8, 10, 12)를 오프시켜 두는 것으로, 메모리 셀(2 내지 4)에 대한 데이터 판독 동작은 행해지지 않는다.
또한, 메모리 셀(2, 3, 4)의 어느 하나에 데이터를 기입하는 경우에는, 워드라인(39, 40, 41)의 어느 하나와, 신호(SCP1, SPC2)의 어느 하나를 각각 상승하면, 메모리 셀(1)의 경우와 같은 순서로 데이터 판독 동작이 행해진다.
이상의 데이터 기입 동작 및 데이터 판독 동작시에서의, 각 트랜지스터(41, 42, 45, 47, 48)의 온/오프 상태와, 노드(14)의 전위상태는, 하기의 표 1과 같게 된다.
본 발명에 의하면, 데이터 기입 및 판독의 각 동작 종료후에, 노드(6)의 전위를 종래 예의 VCC/2와 비교하여 VCC/2만큼 높은 전원전위(VCC)로 하거나, 또는 VCC/2 만큼 낮은 접지 전위(GND)로 할 수 있다. 그 때문에, 기입 후의 판독 동작에 있어서도, 연속된 판독 동작에 있어서도, 비트라인 전위 변화량의 값이 커진다.
본 실시예에서는, 비트라인 전위 변화량(△V1)은 하기의 수학식 4 또는 수학식 5에 제시되는 바와 같게 된다.
수학식 4, 수학식 5를 종래 장치의 비트라인 전위 변화량(△V1)을 나타내는 수학식 1, 수학식 2와 비교하여 분명한 바와 같이, 본 실시예의 비트라인 전위 변화량(△V1)쪽이 종래보다도 2배 커짐을 알 수 있다.
그 결과, 센스 증폭기(21)의 노이즈 마진이 향상하여, 안정동작이 가능하게 된다. 또한, 센스 증폭기(21)의 동작 속도가 빨라지므로, 고속판독 동작이 가능하게 된다. 또한, 전원전압이 낮아지더라도, 비트라인 전위 변화량이 확보되기 때문에, 반도체 기억장치에서의 저전압 동작이 가능하게 된다.
여기서, 센스 증폭기(21)에서 데이터를 판독할 때의 전위의 편차 폭은, 노드(6)의 전위가 높으면 높을수록 커진다. 그리고, 데이터 판독 동작후의 리프레시 특성(유지특성)은, 메모리 셀(1)에 기입된 데이터가 HIGH일 때에 특히 엄격하다. 따라서, 데이터 기입 및 판독후에 노드(14)의 전위를 변경하는 제어는, 메모리 셀(1)에 HIGH의 데이터가 기입되고 있을 때만 실시하도록 해도 된다. 이렇게 하면, 전위제어회로(40A, 40B)내의 트랜지스터(41 내지 44)가 불필요하게 된다. 또한 이 경우의 효과로서는, 노드(6)의 데이터 전위가 높으면 높을수록, 센스 증폭기(21)의 노이즈 마진이 향상된다. 그리고, 이 경우에는, 워드라인에 설정되는 저전위(VS)는, 접지 전위(GND)로 하면 된다.
또한, 본 실시예에서는 전위제어회로(40)로의 입력으로서, 비트라인(36, 37)의 전위를 입력시켰지만, 여기에 한정되는 것은 아니다. 전위제어회로(40)는, 요는 메모리 셀에서 유지되는 데이터 전위가 입력되면 되고, 예를 들면, 기입 동작시에는 데이터 입력신호, 판독 동작시에는 데이터 출력신호가, 전위제어회로(40)에 각각 입력되어도 된다.
또, 본 실시예에서는 반도체 기억장치의 회로영역에 관해서만 설명하였지만, 반도체 기억장치를 포함하는 반도체 장치에 본 발명을 적용할 수 있는 것은 물론이다.
(반도체 구조의 설명)
도 4 및 도 5는, 본 발명이 적용되는 2종류의 반도체 구조를 도시하는 개략단면도이다. 도 4는 적층 용량 소자(stacked Capacitor Cell) 구조를 도시하고, 도 5는 트렌치 용량소자(Trench Capacitor Cell) 구조를 도시하고 있다.
도 4에 있어서, 이 반도체 장치는 예를 들면 P형 반도체 기판(100)상에, NMOS 트랜지스터(5)와 데이터 유지용량(7)으로 이루어지는 메모리 셀(1)이 형성되어 있다. 반도체 기판(100)에는, NMOS 트랜지스터(5)의 소스, 드레인이 되는 n+확산층(102, 104)과, 데이터 유지용량(7)의 제1 전극이 되는 반전층(106)과, 소자분리영역(108)이 형성되어 있다. 이 반도체 기판(100)상에는, 게이트 산화막을 겸하는 SiO2막(110)이 형성되어 있다. 이 SiO2막(110)상에는, 폴리실리콘층이 형성되고, 이 폴리실리콘층에 의해, 게이트 전극(112)과, 데이터 유지용량(7)의 제2 전극이 되는 전극층(114)이 형성된다.
따라서, 반전층(106)과, SiO2막(110)과, 전극층(114)에 의해, 데이터 유지용량(7)이 형성된다.
이 폴리실리콘층의 위에 절연층(116)이 형성되고, 또한 비트라인(36)에 접속되는 전극층(118)과, 워드라인(37)에 접속되는 전극층(120)이, 예를 들면 알루미늄 등의 금속층에 의해 형성된다.
여기서, 도 1에 도시하는 메모리 셀(1)을 구성하는 경우에는, 데이터 유지용량(7)의 제2 전극(노드(14))이 되는 전극층(114)은, 도 1에 도시하는 바와 같이, 비트라인 쌍(36, 37)에 접속된 다른 메모리 셀(2 내지 4)은 접속되지만, 다른 비트라인 쌍에 접속된 메모리 셀과는 절연분리되어 있다. 이 구조가, 종래 예인 도 6의 반도체 기억장치와는 다르다. 도 6에 도시되는 종래의 반도체 기억장치로서는, 모든 메모리 셀의 노드(14)는 공통으로 접속되고, 항상 VCC/2의 전압이 인가되기 때문이다.
도 5에 있어서도, P형 반도체 기판(100)상에, NMOS 트랜지스터(5)와 데이터 유지용량(7)으로 이루어지는 메모리 셀(1)이 형성되어 있다.
도 5의 구조가 도 4의 구조와 상이한 점은, 데이터 유지용량(7)을 트렌치(130)의 내부에 형성한 점이다. 이 데이터 유지용량(7)은, 트렌치(130)에 따라서 형성된 제1 전극이 되는 반전층(132)과, SiO2층(134)과, 그 위에 형성되어 제2 전극이 되는 전극층(136)을 구비하고 있다.
이 도 5의 구조에 있어서도, 데이터 유지용량(7)의 제2 전극(노드(14))이 되는 전극층(136)은, 도 1에 도시하는 바와 같이, 비트라인 쌍(36, 37)에 접속된 다른 메모리 셀(2 내지 4)과는 접속되지만, 다른 비트라인 쌍에 접속된 메모리 셀과는 절연분리되어 있다.
(전자기기의 설명)
본 발명의 반도체 기억장치를 포함하는 반도체 장치를 사용하여 전자기기를 구성하면, 저전압 동작이 가능하게 되는 점에서 우수하다. 따라서, 본 발명은, 반도체 기억장치를 메모리로서 사용하는 각종의 전자기기에 적용할 수 있고, 퍼스널 컴퓨터 등의 설치형에 적용할 수 있는 것 외에, 특히 노트북 컴퓨터, 휴대전화 등의 휴대용 전자기기에 적용한 경우, 전지의 소모를 감소시킬 수 있는 점에서 바람직하다.

Claims (16)

  1. 복수개의 워드라인과,
    복수개의 비트라인 쌍과,
    상기 복수개의 워드라인 및 상기 복수개의 비트라인 쌍의 각각에 각각 접속된 복수의 메모리 셀과,
    복수의 전위제어회로와,
    상기 복수의 메모리 셀로부터 상기 복수의 비트라인 쌍을 통하여 판독된 데이터를 증폭하여 출력하는 복수의 센스 증폭기를 가지며,
    상기 복수의 메모리 셀의 각각은,
    제어전극과 2개의 입출력 전극을 포함하며, 상기 제어전극이 상기 워드라인에 접속되고, 상기 입출력 전극의 한쪽이 상기 비트라인 쌍중 하나에 접속된 트랜지스터와,
    제1, 제2 전극을 포함하며, 상기 제1 전극이 상기 트랜지스터의 다른쪽의 상기 입출력 전극에 접속되고, 상기 제2 전극이 상기 전위제어회로에 접속된 데이터 유지용량을 가지며,
    상기 복수의 전위제어회로의 각각은, 상기 메모리 셀군 중의 하나의 상기 메모리 셀에 대한 데이터 기입 및 데이터 판독의 각 동작 종료시에, 상기 메모리 셀에 기억된 데이터에 기초하여, 상기 데이터 유지용량의 상기 제2 전극의 전위를 변경 제어하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 복수의 전위제어회로의 각각은, 상기 복수의 비트라인 쌍의 각각에 각각 공통으로 접속된 상기 메모리 셀로 이루어지는 복수의 메모리 셀군에 대하여 1개 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 전위제어회로는, 상기 제2 전극의 전위가 변경된 후로서, 상기 메모리 셀에 접속된 1개의 워드라인이 비선택 상태가 된 후에, 상기 제2 전극의 전위를 변경전의 전위로 되돌려 제어하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지된 데이터가 HIGH일 때에만, 상기 데이터 유지용량의 상기 제2 전극의 전위를 제어하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지된 데이터가 HIGH일 때에 설정되는 상기 데이터 유지용량의 상기 제2 전극의 전위와, 상기 메모리 셀에 유지된 데이터가 LOW일 때에 설정되는 상기 데이터 유지용량의 상기 제2 전극의 전위를, 다르게 설정 제어하는 것을 특징으로 하는 반도체 기억장치.
  6. 제4항 또는 제5항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지된 데이터가 HIGH일 때에는, 상기 데이터 유지용량의 상기 제2 전극의 전위를 소정의 전위보다도 낮게 하는 것을 특징으로 하는 반도체 기억장치.
  7. 제5항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지된 데이터가 LOW일 때에는, 상기 데이터 유지용량의 상기 제2 전극의 전위를 소정의 전위보다도 높게 하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지되는 데이터가 HIGH일 때의 데이터 전위를 전원전위(VCC)로 하고, 상기 메모리 셀에 유지되는 데이터가 LOW일 때의 데이터 전위를 접지 전위(GND)로 하였을 때, 상기 메모리 셀에 대하여 HIGH의 데이터의 기입 및 판독의 각 동작 종료시에, 상기 데이터 유지용량의 상기 제2 전극의 전위를 상기 접지 전위(GND)로 설정하며, 그 이외일 때에는 상기 데이터 유지용량의 상기 제2 전극의 전위를 VCC/2로 설정하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 유지되는 데이터가 HIGH일 때의 데이터 전위를 전원전위(VCC)로 하고, 상기 메모리 셀에 유지되는 데이터가 LOW일 때의 데이터 전위를 접지 전위(GND)로 하였을 때, 상기 메모리 셀에 대하여 LOW의 데이터의 기입 및 판독의 각 동작 종료시에, 상기 데이터 유지용량의 상기 제2 전극의 전위를 상기 전원전위(VCC)에 설정하고, 그 이외일 때에는 상기 데이터 유지용량의 상기 제2 전극의 전위를 VCC/2로 설정하는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 워드라인의 비선택시에, 상기 워드라인에 접속된 상기 트랜지스터의 상기 제어단자에 공급되는 전위를 -VCC/2보다 낮은 전위로 설정한 것을 특징으로 하는 반도체 기억장치.
  11. 제1항 내지 제10항중 어느 한 항에 있어서, 상기 전위제어회로는, 상기 메모리 셀에 대한 데이터 기입 및 데이터 판독의 각 동작 종료시에 액티브(active)가 되는 제어신호에 기초하여 스위칭되는 제1 스위칭 회로와,
    상기 메모리 셀에 유지되는 데이터 전위에 기초하여 스위칭되는 제2 스위칭 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제2 스위칭 회로는, 비트라인 쌍에 접속되는 것을 특징으로 하는 반도체 기억장치.
  13. 제1항 내지 제12항중 어느 한 항에 있어서, 상기 복수의 메모리 셀의 각각은, 상기 데이터 유지용량의 상기 제1 전극, 상기 제2 전극 및 그 사이의 절연층이 적층된 적층 용량 소자(stacked Capacitor Cell) 구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항 내지 제12항중 어느 한 항에 있어서, 상기 복수의 메모리 셀의 각각은, 상기 데이터 유지용량의 상기 제1 전극, 절연층 및 상기 제2 전극이, 반도체 기판에 형성된 홈에 따라서 형성된 트렌치 용량소자(Trench Capacitor Cell) 구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  15. 제1항 내지 제14항중 어느 한 항에 따른 반도체 기억장치가 반도체 기판상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 따른 반도체 장치를 갖는 것을 특징으로 하는 전자기기.
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