JPH0492285A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0492285A JPH0492285A JP2209897A JP20989790A JPH0492285A JP H0492285 A JPH0492285 A JP H0492285A JP 2209897 A JP2209897 A JP 2209897A JP 20989790 A JP20989790 A JP 20989790A JP H0492285 A JPH0492285 A JP H0492285A
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- 239000004065 semiconductor Substances 0.000 title description 10
- 230000015654 memory Effects 0.000 claims abstract description 40
- 230000004913 activation Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特にデータの書込み
、読圧しを対をなすビット線により行う構成の半導体メ
モリ回路に関する。
、読圧しを対をなすビット線により行う構成の半導体メ
モリ回路に関する。
〔従来の技術）
従来のこの種の半導体メモリ回路のブロック図を第４図
に示す。
に示す。
次にこの半導体メモリ回路のリフレッシュ時。
リード時、ライト時の動作について説明する。
ロウアドレスストローブ信号が低レベルとなって、その
立下がりエツジで行アドレス信号Ａ ＲＲが行アドレス
バツフア回路７に取り込まれ、行アドレスデコーダ８で
デコードされてワード線ＷＬのうちの１本が選択される
。
立下がりエツジで行アドレス信号Ａ ＲＲが行アドレス
バツフア回路７に取り込まれ、行アドレスデコーダ８で
デコードされてワード線ＷＬのうちの１本が選択される
。
選択されたワード線ＷＬに接続されているメモリセルの
情報がビット線対に伝達されるとこれをセンス増幅回路
３０のセンス増幅器で増幅する。
情報がビット線対に伝達されるとこれをセンス増幅回路
３０のセンス増幅器で増幅する。
こうしてリフレッシュ動作が行なわれる。
一方、列アドレス信号ＡＤ、は列７Ｆドレスッファ回路
９に取り込まれ、列アドレステコーダ２０でデコードさ
れ、センス増幅器のセルデータの増幅終了を待って列ア
ドレスデコーダ２０の出力のうちの１本を高レベルにす
る。これによってＹスイッチ回路４のうちの１組のスイ
ッチ用のトランジスタがオン状態になり、ビット線対上
のデータがＩ１０バス５Ａ、５Ｂに出力される。
９に取り込まれ、列アドレステコーダ２０でデコードさ
れ、センス増幅器のセルデータの増幅終了を待って列ア
ドレスデコーダ２０の出力のうちの１本を高レベルにす
る。これによってＹスイッチ回路４のうちの１組のスイ
ッチ用のトランジスタがオン状態になり、ビット線対上
のデータがＩ１０バス５Ａ、５Ｂに出力される。
リード時には、Ｉ１０バス５Ａ、５Ｂ上のデータを出力
増幅器２３で増幅し、出力バッファ回路２４を介して読
出しデータＤＴ、を出力する。
増幅器２３で増幅し、出力バッファ回路２４を介して読
出しデータＤＴ、を出力する。
ライト時は、ライトイネーブル信号ＷＥ及びカラムアド
レスストローブ信号ＣＡＳの両方が低レベルになると書
込みデータをＤ Ｔ ＋を入力バッファ回路２１で取り
込み、書込み増幅器２２を活性化してＩ１０バス５Ａ、
５Ｂを介してビット線対へ伝達し、このとき読出しデー
タと書込みデータが異なる場合はセンス増幅器で反転さ
せてメモリセルヘデータを書込む。
レスストローブ信号ＣＡＳの両方が低レベルになると書
込みデータをＤ Ｔ ＋を入力バッファ回路２１で取り
込み、書込み増幅器２２を活性化してＩ１０バス５Ａ、
５Ｂを介してビット線対へ伝達し、このとき読出しデー
タと書込みデータが異なる場合はセンス増幅器で反転さ
せてメモリセルヘデータを書込む。
ロウアドレスストローフ信号ＲＡＳが高レベルになると
、Ｙスイッチメ回路４が非接続状態となり、また出力増
幅器２３．書込み増幅器２２が非活性状態となり、更に
ワード線ＷＬが非選択状態となり、次いて゛センス増幅
回路３０が非活性化する。その後プリチャージ回路２を
イネーブルにし、各ビット線をＶ。ｃ／２ （Ｖｃｃは
電源電圧）にプリ路２．センス増幅回路３０及びＹスイ
ッチ回路４の回路図であり、第６図は各部信号のタイミ
ング図である。これら第５図、第６図によりリフレッシ
−動作について、さらに詳しく説明する。
、Ｙスイッチメ回路４が非接続状態となり、また出力増
幅器２３．書込み増幅器２２が非活性状態となり、更に
ワード線ＷＬが非選択状態となり、次いて゛センス増幅
回路３０が非活性化する。その後プリチャージ回路２を
イネーブルにし、各ビット線をＶ。ｃ／２ （Ｖｃｃは
電源電圧）にプリ路２．センス増幅回路３０及びＹスイ
ッチ回路４の回路図であり、第６図は各部信号のタイミ
ング図である。これら第５図、第６図によりリフレッシ
−動作について、さらに詳しく説明する。
ますロウアドレスストローブ信号ＲＡＳが低レベルにな
ると、プリチャージ信号φ、Ｄがディセーブルとなりピ
ッ）・線ＢＬＩ、ＢＬ２．〜．ＢＬ（ｍ−１）。
ると、プリチャージ信号φ、Ｄがディセーブルとなりピ
ッ）・線ＢＬＩ、ＢＬ２．〜．ＢＬ（ｍ−１）。
ＢＬｍはフローティング状態となる。その後ワード線Ｗ
ＬＩが選択されて高レベルになると、メモリセルＭＣ］
１ 、 ＭＣ（ｍ−１） １の容量素子Ｃ１に蓄えら
れていた電荷（情報量）がビット線ＢＬＩ。
ＬＩが選択されて高レベルになると、メモリセルＭＣ］
１ 、 ＭＣ（ｍ−１） １の容量素子Ｃ１に蓄えら
れていた電荷（情報量）がビット線ＢＬＩ。
ＢＬ（ｍ−１）に出力され、ビット線対（ＢＬＩ−ＢＬ
２）、 （ＢＬ（ｍ−１）−ＢＬｍ）間に微小差電位が
発生する。
２）、 （ＢＬ（ｍ−１）−ＢＬｍ）間に微小差電位が
発生する。
第６図ではメモリセルＭＣＩＩの容量素子ＣＩに高レベ
ルの情報が蓄えられる場合の波形を示す。
ルの情報が蓄えられる場合の波形を示す。
メモリセルＭＣＩＩの情報がビット線ＢＬＩに十分出力
されたころに活性化信号φ８１．φ、ＮはＶｃｃ／２の
プリチャージ状態からそれぞれＶ。０レベル、接地レベ
ルに遷移する。これによりビット線対（ＢＬＩ、ＢＬ２
）の微小差電位はセンス増幅器３で増幅され、メモリセ
ルＭＣＩＩは■。０レベルに再書込みされる。
されたころに活性化信号φ８１．φ、ＮはＶｃｃ／２の
プリチャージ状態からそれぞれＶ。０レベル、接地レベ
ルに遷移する。これによりビット線対（ＢＬＩ、ＢＬ２
）の微小差電位はセンス増幅器３で増幅され、メモリセ
ルＭＣＩＩは■。０レベルに再書込みされる。
ローアドレスストローブ信号ＲＡＳが高レベルになりワ
ード線ＷＬＩが非選択状態になるとセンス増幅器３は非
活性化される。その後プリチャージ信号φＰＤが高レベ
ルになると活性化信号φ８．。
ード線ＷＬＩが非選択状態になるとセンス増幅器３は非
活性化される。その後プリチャージ信号φＰＤが高レベ
ルになると活性化信号φ８．。
φ州及び全ビット線のレベルがＶｃｃ／２となる。
ここで、メモリセルＭＣＩＩ〜ＭＣｍｎの容量素子Ｃ１
，Ｃ２の電極のうちのビット線と接続しない方の電極は
、電源電圧■。０のバンプ対策等の理由により一般に■
。。／２に充電されているため、容量素子Ｃ１，Ｃ２の
電極間の差電位はそれぞれＶ ｃｃ ／ ２ 、または
−■。。／２となっている。また、これら電極は１つの
メモリセルアレイｌＡ内で全て接続されて互いに共有し
あった形となっている。
，Ｃ２の電極のうちのビット線と接続しない方の電極は
、電源電圧■。０のバンプ対策等の理由により一般に■
。。／２に充電されているため、容量素子Ｃ１，Ｃ２の
電極間の差電位はそれぞれＶ ｃｃ ／ ２ 、または
−■。。／２となっている。また、これら電極は１つの
メモリセルアレイｌＡ内で全て接続されて互いに共有し
あった形となっている。
Ｃ発明が解決しようとする課題〕
上述した従来の半導体メモリ回路は、セル共通電極１１
Ａが常に■。ｏ／２に保たれ、メモリセルＭＣ１１〜Ｍ
Ｃｍｎの容量素子Ｃ１，Ｃ２に蓄えられる情報の電位は
■。。レベル、または接地レベルとなっているので、近
年のメモリセルアレイの高集積化、高密度化によりメモ
リセルの容量値が減少したり、ビット線の容量が増大し
たりする傾向の中では、ワード線選択時にビット線対に
伝達されるメモリセルアレイのデータの電位が高温時な
どによって十分でない場合があり、センス増幅器３の誤
動作が発生するなど、安定したセンス増幅動作が得られ
ないという欠点がある。
Ａが常に■。ｏ／２に保たれ、メモリセルＭＣ１１〜Ｍ
Ｃｍｎの容量素子Ｃ１，Ｃ２に蓄えられる情報の電位は
■。。レベル、または接地レベルとなっているので、近
年のメモリセルアレイの高集積化、高密度化によりメモ
リセルの容量値が減少したり、ビット線の容量が増大し
たりする傾向の中では、ワード線選択時にビット線対に
伝達されるメモリセルアレイのデータの電位が高温時な
どによって十分でない場合があり、センス増幅器３の誤
動作が発生するなど、安定したセンス増幅動作が得られ
ないという欠点がある。
本発明の目的は、メモリセルに蓄えられる情報の電位を
十分得ることができ、センス増幅器により、誤動作のな
い安定したセンス増幅動作を得ることができる半導体メ
モリ回路を提供することにある。
十分得ることができ、センス増幅器により、誤動作のな
い安定したセンス増幅動作を得ることができる半導体メ
モリ回路を提供することにある。
本発明の半導体メモリ回路は、第」及び第２のビット線
をそれぞれ備えた複数のビット線対と、複数のワード線
と、ソース、ドレインの一方を対応する前記ビット線対
の第１のビット線と接続しヒ ゲートを前記ワード線の１つ欠接続する第１のトランジ
スタ及び一端をこの第１のトランジスタのソース、ドレ
インの他方と接続する第１の容量素子をそれぞれ備えた
複数の第１のメモリ七ノーソース、ドレインの一方を対
応する前記ビット線対の第２のビット線と接続しゲート
を前記第１のトランジスタのゲートが接続されたワード
線とは異なるワード線と接続する第２のトランジスタ及
び一端をこの第２のトランジスタのソース、ドレインの
他方と接続する第２の容量素子をそれぞれ備えた複数の
第２のメモリ七ノペ並びに前記第１及び第２の容量素子
の他端を前記各ビット線対ごとにそれぞれ接続する複数
のセル共通電極を含むメモリセルアレイと、活性化信号
により活性化し前記各ビット線対間の信号をそれぞれ増
幅する複数のセンス増幅器と、前記第１のメモリセルが
選択されて対応するビット線対の第１のビット線にこの
第１のメモリセルの記憶情報が伝達され対応する前記セ
ンス増幅器によりこのビット線対間の信号が増幅された
とき対応する前記セル共通電極のレベルをこのビット線
対の第２のビット線のレベルとし、前記第２のメモリセ
ルが選択されて対応するビット線対の第２のビット線に
この第２のメモリセルの記憶情報が伝達され対応する前
記センス増幅器によりこのビット線対間の信号が増幅さ
れたとき対応する前記セル共通電極のレベルをこのビッ
ト線対の第１のビット線のレベルとするセル共通電極制
御回路とを有している。
をそれぞれ備えた複数のビット線対と、複数のワード線
と、ソース、ドレインの一方を対応する前記ビット線対
の第１のビット線と接続しヒ ゲートを前記ワード線の１つ欠接続する第１のトランジ
スタ及び一端をこの第１のトランジスタのソース、ドレ
インの他方と接続する第１の容量素子をそれぞれ備えた
複数の第１のメモリ七ノーソース、ドレインの一方を対
応する前記ビット線対の第２のビット線と接続しゲート
を前記第１のトランジスタのゲートが接続されたワード
線とは異なるワード線と接続する第２のトランジスタ及
び一端をこの第２のトランジスタのソース、ドレインの
他方と接続する第２の容量素子をそれぞれ備えた複数の
第２のメモリ七ノペ並びに前記第１及び第２の容量素子
の他端を前記各ビット線対ごとにそれぞれ接続する複数
のセル共通電極を含むメモリセルアレイと、活性化信号
により活性化し前記各ビット線対間の信号をそれぞれ増
幅する複数のセンス増幅器と、前記第１のメモリセルが
選択されて対応するビット線対の第１のビット線にこの
第１のメモリセルの記憶情報が伝達され対応する前記セ
ンス増幅器によりこのビット線対間の信号が増幅された
とき対応する前記セル共通電極のレベルをこのビット線
対の第２のビット線のレベルとし、前記第２のメモリセ
ルが選択されて対応するビット線対の第２のビット線に
この第２のメモリセルの記憶情報が伝達され対応する前
記センス増幅器によりこのビット線対間の信号が増幅さ
れたとき対応する前記セル共通電極のレベルをこのビッ
ト線対の第１のビット線のレベルとするセル共通電極制
御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１及び第２のビット線（ＢＬＩ。
ＢＬ２）をそれぞれ備えた複数のビット線対（以下ビッ
ト線対（ＢＬＩ、ＢＬ２）と記す）と、複数のワード線
（ＷＬ １ 、 ＷＬ ２）と、ソース、ドレインの一
方を対応するビット線対（ＢＬＩ、ＢＬ２）の第１のビ
ット線ＢＬＩと接続しゲートをワード線ＷＬＩと接続す
る第１のトランジスタＱ１及び一端をこの第１のトラン
ジスタＱ１のソース、ドレインの他方と接続する第Ｉの
容量素子Ｃ１をそれぞれ備えた複数の第１のメモリセル
ＭＣＩＩ、ソース、ドレインの一方を対応するビット線
対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ２と接続し
ゲートを第１のトランジスタＱｌのゲートが接続された
ワード線ＷＬＩとは異なるワード線ＷＬ２と接続する第
２のトランジスタＱ２及び一端をこの第２のトランジス
タＱ２のソース、ドレインの他方と接続する第２の容量
素子Ｃ２をそｈぞれ備えた複数の第２のメモリセルＭＣ
２１、並びに第１及び第２の容量素子Ｃ１，Ｃ２の他端
を各ビット線対（ＢＬＩ、ＥＬ２）ごとにそれぞれ接続
する複数のセル共通電極１１を含むメモリセルアレイ１
と、活性化信号φＳＰ＋ φＳＮにより活性化し各ビッ
ト線対（ＢＬＩ、ＢＬ２）間の信号をそれぞれ増幅する
複数のセンス増幅器３と、トランジスタＱ６１〜Ｑ６３
及び論理ゲートＧ６１を備え、第１のメモリセルＭＣＩ
Ｉが選択されて対応するビット線対（ＢＬＩ、ＢＬ２）
の第１のビット線ＢＬＩにこの第１のメモリセルＭＣＩ
Ｉの記憶情報が伝達され対応するセンス増幅器３により
このビット線対（ＢＬＩ、ＢＬ２）間の信号が増幅され
たとき対応するセル共通電極１１のレベルをこのビット
線対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ２のレベ
ルとし、第２のメモリセルＭＣ２１が選択されて対応す
るビット線対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ
２にこの第２のメモリセルＭＣ２１の記憶情報が伝達さ
れ対応するセンス増幅器３によりこのビット線対（ＢＬ
１ 、 ＢＬ ２）間の信号が増幅されたとき対応す
るセル共通電極１１のレベルをこのビット線対（ＢＬＩ
、ＢＬ２）の第１のビット線ＢＬＩのレベルとするセル
共通電極制御回路６と、プリチャージ回路２．Ｙスイッ
チ回路４及びＩ１０バス５Ａ、５Ｂとを有する構成とな
っている。
ト線対（ＢＬＩ、ＢＬ２）と記す）と、複数のワード線
（ＷＬ １ 、 ＷＬ ２）と、ソース、ドレインの一
方を対応するビット線対（ＢＬＩ、ＢＬ２）の第１のビ
ット線ＢＬＩと接続しゲートをワード線ＷＬＩと接続す
る第１のトランジスタＱ１及び一端をこの第１のトラン
ジスタＱ１のソース、ドレインの他方と接続する第Ｉの
容量素子Ｃ１をそれぞれ備えた複数の第１のメモリセル
ＭＣＩＩ、ソース、ドレインの一方を対応するビット線
対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ２と接続し
ゲートを第１のトランジスタＱｌのゲートが接続された
ワード線ＷＬＩとは異なるワード線ＷＬ２と接続する第
２のトランジスタＱ２及び一端をこの第２のトランジス
タＱ２のソース、ドレインの他方と接続する第２の容量
素子Ｃ２をそｈぞれ備えた複数の第２のメモリセルＭＣ
２１、並びに第１及び第２の容量素子Ｃ１，Ｃ２の他端
を各ビット線対（ＢＬＩ、ＥＬ２）ごとにそれぞれ接続
する複数のセル共通電極１１を含むメモリセルアレイ１
と、活性化信号φＳＰ＋ φＳＮにより活性化し各ビッ
ト線対（ＢＬＩ、ＢＬ２）間の信号をそれぞれ増幅する
複数のセンス増幅器３と、トランジスタＱ６１〜Ｑ６３
及び論理ゲートＧ６１を備え、第１のメモリセルＭＣＩ
Ｉが選択されて対応するビット線対（ＢＬＩ、ＢＬ２）
の第１のビット線ＢＬＩにこの第１のメモリセルＭＣＩ
Ｉの記憶情報が伝達され対応するセンス増幅器３により
このビット線対（ＢＬＩ、ＢＬ２）間の信号が増幅され
たとき対応するセル共通電極１１のレベルをこのビット
線対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ２のレベ
ルとし、第２のメモリセルＭＣ２１が選択されて対応す
るビット線対（ＢＬＩ、ＢＬ２）の第２のビット線ＢＬ
２にこの第２のメモリセルＭＣ２１の記憶情報が伝達さ
れ対応するセンス増幅器３によりこのビット線対（ＢＬ
１ 、 ＢＬ ２）間の信号が増幅されたとき対応す
るセル共通電極１１のレベルをこのビット線対（ＢＬＩ
、ＢＬ２）の第１のビット線ＢＬＩのレベルとするセル
共通電極制御回路６と、プリチャージ回路２．Ｙスイッ
チ回路４及びＩ１０バス５Ａ、５Ｂとを有する構成とな
っている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
ワード線ＷＬＩが選択されてメモリセルＭＣＩＩに蓄え
られた情報をセンス増幅器３で増幅するまでは従来例と
同様に動作する。
られた情報をセンス増幅器３で増幅するまでは従来例と
同様に動作する。
今、メモリセルＭＣＩＩのデータが高レベルであったと
すると、ビット線対（ＢＬＩ、ＢＬ２）の電位はセンス
増幅器３で増幅されてビット線ＢＬＩはＶＣＣレベルに
ビット線ＢＬ２は接地レベルになる。
すると、ビット線対（ＢＬＩ、ＢＬ２）の電位はセンス
増幅器３で増幅されてビット線ＢＬＩはＶＣＣレベルに
ビット線ＢＬ２は接地レベルになる。
ここで制御信号φ。２を高レベルにする。制御信号φ。
１．φ。２の何九を高レベルにするかはワード線ＷＬＩ
、ＷＬ２の何れを選択するかによって決定される。
、ＷＬ２の何れを選択するかによって決定される。
すると、トランジスタＱ６３はオフ、トランジスタＱ６
１はオフのままでトランジスタＱ６２がオン状態になり
、セル共通電極１１のレベルはセンス増幅器３によって
Ｖ。ｏ／２からビット線ＢＬ２と同一の接地レベルに駆
動される。
１はオフのままでトランジスタＱ６２がオン状態になり
、セル共通電極１１のレベルはセンス増幅器３によって
Ｖ。ｏ／２からビット線ＢＬ２と同一の接地レベルに駆
動される。
この状態でメモリセルＭＣＩＩの容量素子ＣＩのトラン
ジスタＱｌ側の電極（Ｎｃ）はＶ。。レベルになり、セ
ル共通電極１１側の電極は接地レベルとなっているので
、容量素子ＣＩの電極間の差電位は１ｖｃｃｌになる。
ジスタＱｌ側の電極（Ｎｃ）はＶ。。レベルになり、セ
ル共通電極１１側の電極は接地レベルとなっているので
、容量素子ＣＩの電極間の差電位は１ｖｃｃｌになる。
その後ワード線ＷＬＩが非選択状態になり制御信号φ。
、が低レベルになってトランジスタＱ６２がオフ、トラ
ンジスタＱ６３がオンになると、セル共通電極１１のレ
ベルはＶ。Ｃ／２に戻される。
ンジスタＱ６３がオンになると、セル共通電極１１のレ
ベルはＶ。Ｃ／２に戻される。
この時、トランジスタＱ１はオフしており、容量素子Ｃ
１はビット線ＢＬＩと切離されているので、セル共通電
極１１が接地レベルからＶ。Ｃ／２レベルになると、容
量素子Ｃ１とトランジスタＱ１との接続点Ｎ。の電位は
Ｖ。Ｃレベルから（Ｖｃｃ十Ｖ ｃｃ ／ ２ ）のレ
ベルに遷移する。
１はビット線ＢＬＩと切離されているので、セル共通電
極１１が接地レベルからＶ。Ｃ／２レベルになると、容
量素子Ｃ１とトランジスタＱ１との接続点Ｎ。の電位は
Ｖ。Ｃレベルから（Ｖｃｃ十Ｖ ｃｃ ／ ２ ）のレ
ベルに遷移する。
従って、次にワード線ＷＬＩが選択された時、容量素子
Ｃ１の電位は（Ｖ ｃｃ 十Ｖ ｃ。／２）となってい
るため、従来例の■。Ｃレベルに比べて十分大きな電位
の情報がビット線ＢＬＩに出力されることになる。
Ｃ１の電位は（Ｖ ｃｃ 十Ｖ ｃ。／２）となってい
るため、従来例の■。Ｃレベルに比べて十分大きな電位
の情報がビット線ＢＬＩに出力されることになる。
ワード線ＷＬ２が選択された場合には、制御信号φ。１
が高レベルになってトランジスタＱ６１がオンとなり、
同様の動作が行なわれる。例えば、ＭＣ２１に低レベル
の情報が蓄えられている場合には、ビット線ＢＬＩは高
レベル（ｖｃｃレベル）となっているので、セル共通電
極１１はＶ。０レベルに駆動され、セル共通電極１１が
Ｖ。、／２レベルに戻ったとき容量素子Ｃ２とトランジ
スタＱ２との接続点Ｎｃのレベルは（接地電位−Ｖ。ｏ
／２）のレベルになる。
が高レベルになってトランジスタＱ６１がオンとなり、
同様の動作が行なわれる。例えば、ＭＣ２１に低レベル
の情報が蓄えられている場合には、ビット線ＢＬＩは高
レベル（ｖｃｃレベル）となっているので、セル共通電
極１１はＶ。０レベルに駆動され、セル共通電極１１が
Ｖ。、／２レベルに戻ったとき容量素子Ｃ２とトランジ
スタＱ２との接続点Ｎｃのレベルは（接地電位−Ｖ。ｏ
／２）のレベルになる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、制御信号φ。ｌ ＋ ２ ｎｒ φ。
２゜■で活性化制御され、ビット線ＢＬＩ、ＢＬ２の信
号を反転するクロックドインバータ６１．６２によりセ
ル共通電極１１のレベルを制御するようにしたもので、
基本的な機能及び効果は第１の実施例と同様である。
号を反転するクロックドインバータ６１．６２によりセ
ル共通電極１１のレベルを制御するようにしたもので、
基本的な機能及び効果は第１の実施例と同様である。
この実施例においては、セル共通電極１１がクロックド
インバータ６１．６２で駆動されるので、第１の実施例
に比ベセンス増幅器３の負担を軽減することができると
いう利点がある。
インバータ６１．６２で駆動されるので、第１の実施例
に比ベセンス増幅器３の負担を軽減することができると
いう利点がある。
以上説明したように本発明は、各メモリセルの容量素子
のビット線と接続されない側の電極を各ビット線対ごと
に共通接続し、選択されたメモリセルのデータがセンス
増幅器で増幅されたとき、共通接続された容量素子の電
極を、この選択されたメモリセルに接続するビット線と
対をなすヒツト線のレベルにする構成とすることにより
、容量素子に蓄えられる情報のレベルを従来例より大き
くすることができるので、誤動作のない安定したセンス
増幅動作を得ることができる効果がある。
のビット線と接続されない側の電極を各ビット線対ごと
に共通接続し、選択されたメモリセルのデータがセンス
増幅器で増幅されたとき、共通接続された容量素子の電
極を、この選択されたメモリセルに接続するビット線と
対をなすヒツト線のレベルにする構成とすることにより
、容量素子に蓄えられる情報のレベルを従来例より大き
くすることができるので、誤動作のない安定したセンス
増幅動作を得ることができる効果がある。
第１図及び第２図はそれぞ九本発明の第１の実施例の回
路図及びこの実施例の動作を説明するための各部信号の
タイミング図、第３図は本発明の第２の実施例を示す回
路図、第４図及び第５図はそれぞれ従来の半導体メモリ
回路のブロック図及び回路図、第６図は第４図及び第５
図に示された半導体メモリ回路の動作を説明するための
各部信号のタイミング図である。 １、ＩＡ・・・・・・メモリセルアレイ、２・・・・・
・プリチャージ回路、３・・・・・・センス増幅器、４
・・・・・・Ｙスイッチ回路、５Ａ、５Ｂ・・・・・・
Ｉ１０バス、６，６Ａ・・・・セル共通電極制御回路、
７・・・・・行アドレスバツフア回路、８・・・・・・
行アドレスデコーダ、９・・・・・・列アドレスバッフ
ァ回路、１０・・・・・・制御部、１１゜ｌＩＡ・・・
・・・セル共通！極、２０・・・・・・列アドレステコ
ーダ、２工・・・・・・入力バッファ回路、２２・・・
・・・書込み増幅器、２３・・・・・・出力増幅器、２
４・・・・・・出力バッファ回路、３０・・・・・・セ
ンス増幅回路、６１゜６２・・・・・・クロックドイン
バータ、ＢＬＩ、ＢＬ２゜ＢＬ（ｍ−１）、ＢＬｍ−ビ
ット線、ＣＩ、Ｃ２・・・・・容量素子、Ｇ６１・・・
・・・論理ゲート、ＭＣＩＩ。 ＭＣ２１，ＭＣ２ｎ、ＭＣ（ｒｎ−１）１．ＭＣｍｎ・
−・・・メモリセル、Ｑｌ、Ｇ２．Ｑ２］〜Ｑ２３．Ｇ
４１゜ワード線。
路図及びこの実施例の動作を説明するための各部信号の
タイミング図、第３図は本発明の第２の実施例を示す回
路図、第４図及び第５図はそれぞれ従来の半導体メモリ
回路のブロック図及び回路図、第６図は第４図及び第５
図に示された半導体メモリ回路の動作を説明するための
各部信号のタイミング図である。 １、ＩＡ・・・・・・メモリセルアレイ、２・・・・・
・プリチャージ回路、３・・・・・・センス増幅器、４
・・・・・・Ｙスイッチ回路、５Ａ、５Ｂ・・・・・・
Ｉ１０バス、６，６Ａ・・・・セル共通電極制御回路、
７・・・・・行アドレスバツフア回路、８・・・・・・
行アドレスデコーダ、９・・・・・・列アドレスバッフ
ァ回路、１０・・・・・・制御部、１１゜ｌＩＡ・・・
・・・セル共通！極、２０・・・・・・列アドレステコ
ーダ、２工・・・・・・入力バッファ回路、２２・・・
・・・書込み増幅器、２３・・・・・・出力増幅器、２
４・・・・・・出力バッファ回路、３０・・・・・・セ
ンス増幅回路、６１゜６２・・・・・・クロックドイン
バータ、ＢＬＩ、ＢＬ２゜ＢＬ（ｍ−１）、ＢＬｍ−ビ
ット線、ＣＩ、Ｃ２・・・・・容量素子、Ｇ６１・・・
・・・論理ゲート、ＭＣＩＩ。 ＭＣ２１，ＭＣ２ｎ、ＭＣ（ｒｎ−１）１．ＭＣｍｎ・
−・・・メモリセル、Ｑｌ、Ｇ２．Ｑ２］〜Ｑ２３．Ｇ
４１゜ワード線。
Claims (1)
- 第１及び第２のビット線をそれぞれ備えた複数のビッ
ト線対と、複数のワード線と、ソース、ドレインの一方
を対応する前記ビット線対の第１のビット線と接続しゲ
ートを前記ワード線の１つと接続する第１のトランジス
タ及び一端をこの第１のトランジスタのソース、ドレイ
ンの他方と接続する第１の容量素子をそれぞれ備えた複
数の第１のメモリセル、ソース、ドレインの一方を対応
する前記ビット線対の第２のビット線と接続しゲートを
前記第１のトランジスタのゲートが接続されたワード線
とは異なるワード線と接続する第２のトランジスタ及び
一端をこの第２のトランジスタのソース、ドレインの他
方と接続する第２の容量素子をそれぞれ備えた複数の第
２のメモリセル、並びに前記第１及び第２の容量素子の
他端を前記各ビット線対ごとにそれぞれ接続する複数の
セル共通電極を含むメモリセルアレイと、活性化信号に
より活性化し前記各ビット線対間の信号をそれぞれ増幅
する複数のセンス増幅器と、前記第１のメモリセルが選
択されて対応するビット線対の第１のビット線にこの第
１のメモリセルの記憶情報が伝達され対応する前記セン
ス増幅器によりこのビット線対間の信号が増幅されたと
き対応する前記セル共通電極のレベルをこのビット線対
の第２のビット線のレベルとし、前記第２のメモリセル
が選択されて対応するビット線対の第２のビット線にこ
の第２のメモリセルの記憶情報が伝達され対応する前記
センス増幅器によりこのビット線対間の信号が増幅され
たとき対応する前記セル共通電極のレベルをこのビット
線対の第１のビット線のレベルとするセル共通電極制御
回路とを有することを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209897A JPH0492285A (ja) | 1990-08-08 | 1990-08-08 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209897A JPH0492285A (ja) | 1990-08-08 | 1990-08-08 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492285A true JPH0492285A (ja) | 1992-03-25 |
Family
ID=16580457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209897A Pending JPH0492285A (ja) | 1990-08-08 | 1990-08-08 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030325A1 (fr) * | 1997-12-11 | 1999-06-17 | Seiko Epson Corporation | Memoire a semiconducteurs, dispositif a semiconducteurs et appareil electronique utilisant ledit dispositif a semiconducteurs |
-
1990
- 1990-08-08 JP JP2209897A patent/JPH0492285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030325A1 (fr) * | 1997-12-11 | 1999-06-17 | Seiko Epson Corporation | Memoire a semiconducteurs, dispositif a semiconducteurs et appareil electronique utilisant ledit dispositif a semiconducteurs |
| US6178121B1 (en) | 1997-12-11 | 2001-01-23 | Seiko Epson Corporation | Semiconductor memory device, semiconductor device, and electronic apparatus using the semiconductor device |
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