JPH117773A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH117773A
JPH117773A JP16150397A JP16150397A JPH117773A JP H117773 A JPH117773 A JP H117773A JP 16150397 A JP16150397 A JP 16150397A JP 16150397 A JP16150397 A JP 16150397A JP H117773 A JPH117773 A JP H117773A
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JP16150397A
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Toru Ueda
亨 上田
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 ビット線の本数を低減でき、メモリ面積の縮
小および消費電力の低減が図れるマルチポート半導体記
憶装置を実現する。 【解決手段】 書き込みおよび読み出しは一対のビット
線ＢＬ１，ＢＬ２を共用し、書き込み時に書き込みデー
タに応じてビット線ＢＬ１，ＢＬ２のレベルを設定し、
書き込みポートＷＰＴを介して記憶ノードＮ１，Ｎ２の
レベルを設定し、ラッチ回路により保持させる。読み出
し時に、記憶ノードＮ１，Ｎ２のレベルに応じて、読み
出しポートＲＰＴ１，ＲＰＴ２を介してビット線ＢＬ
１，ＢＬ２のレベルを設定し、センスアンプによりビッ
ト線のレベルに応じた読み出しデータを出力するので、
ビット線の共有によりビット線の本数を低減でき、メモ
リの面積の縮小および消費電力の低減を実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の書き込みと
読み出しポートを有する、いわゆるマルチポート半導体
記憶装置に関するものである。
【０００２】
【従来の技術】複数の書き込みおよび読み出しポートを
有するマルチポートメモリセルの一例を図６に示してい
る。図示のように、本例のマルチポートメモリセルは、
トランジスタＴＷＬ１，ＴＷＬ２，ＴＷＲ１，ＴＷＲ２
からなる書き込みポート、トランジスタＴＲ１１，ＴＲ
１２からなる読み出しポートＲＰＴ１およびトランジス
タＴＲ２１，ＴＲ２２からなる読み出しポートＲＰＴ２
を有する１書き込み２読み出しメモリセルである。
【０００３】書き込みポートにおいて、トランジスタＴ
ＷＬ１，ＴＷＲ１のゲートは書き込みワード線ＷＬＷに
共通に接続され、ドレインはそれぞれノードＮ１，Ｎ２
に接続されている。トランジスタＴＷＬ２，ＴＷＲ２の
ゲートはそれぞれ書き込みビット線ＢＬＷ１，ＢＬＷ２
に接続され、ドレインはそれぞれトランジスタＴＷＬ
１，ＴＷＬ２のソースに接続されている。トランジスタ
ＴＷＬ２，ＴＷＲ２のソースは共に接地されている。
【０００４】書き込み時に、書き込みワード線ＷＬＷが
デコーダにより活性化され、例えば、ハイレベルに保持
される。これに応じてトランジスタＴＷＬ１，ＴＷＲ１
がオン（導通）状態に設定される。書き込みビット線Ｂ
ＬＷ１，ＢＬＷ２の電位に応じてトランジスタＴＷＬ
２，ＴＷＲ２のオン／オフ状態が制御され、ノードＮ
１，Ｎ２がそれに応じてハイレベルまたはローレベルに
それぞれ設定される。書き込み動作によって設定された
記憶ノードＮ１，Ｎ２のレベルがラッチ回路により保持
され、次回の書き込み動作により書き換えられるまでそ
の状態が保持される。
【０００５】読み出しポートＲＰＴ１において、トラン
ジスタＴＲ１１のゲートは読み出しワード線ＷＬＲ１に
接続され、一方の拡散層は読み出しビット線ＢＬＲ１に
接続され、他方の拡散層はトランジスタＴＲ１２の一方
の拡散層に接続されている。トランジスタＴＲ１２のゲ
ートはノードＮ１に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ１により、読み出しワー
ド線ＷＬＲ１の読み出しパルス信号に応じて、ノードＮ
１のレベルに応じた信号が読み出しビット線ＢＬＲ１に
読み出される。
【０００６】読み出しポートＲＰＴ２において、トラン
ジスタＴＲ２１のゲートは読み出しワード線ＷＬＲ２に
接続され、一方の拡散層は読み出しビット線ＢＬＲ２に
接続され、他方の拡散層はトランジスタＴＲ２２の一方
の拡散層に接続されている。トランジスタＴＲ２２のゲ
ートはノードＮ２に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ２により、読み出しワー
ド線ＷＬＲ１の読み出しパルス信号に応じて、ノードＮ
２のレベルに応じた信号が読み出しビット線ＢＬＲ１に
読み出される。
【０００７】図６に示すメモリセルに、一本の書き込み
ワード線ＷＬＷ、二本の読み出しワード線ＷＬＲ１，Ｗ
ＬＲ２、二本の書き込みビット線ＢＬＷ１，ＢＬＷ２お
よび二本の読み出しビット線ＢＬＲ１，ＢＬＲ２がそれ
ぞれ接続されている。図７は図６に示すメモリセルによ
り構成されたマルチポート記憶装置におけるメモリセル
ＭＣ、書き込み回路４、読み出し回路２および読み出し
回路３の構成を示している。
【０００８】図７に示すように、書き込みビット線ＢＬ
Ｗ１，ＢＬＷ２、読み出しビット線ＢＬＲ１，ＢＬＲ２
はそれぞれカラム選択回路１を介して、書き込み回路
４、読み出し回路２および読み出し回路３に接続されて
いる。カラム選択回路１は、トランスファゲートＴＧＲ
１，ＴＧＲ２，ＴＧＷ１，ＴＧＷ２により構成されてい
る。なお、これらのトランスファゲートは、図示しない
カラムデコーダにより制御される。カラムデコーダは、
カラムアドレス信号に応じて、トランスファゲートのオ
ン／オフ状態を設定する。
【０００９】読み出し回路２は、ｐＭＯＳトランジスタ
ＰＴ１とインバータＩＮＶＲ１により構成され、ｐＭＯ
ＳトランジスタＰＴ１の拡散層は、それぞれ電源電圧Ｖ
DDの供給線およびトランスファゲートＴＧＲ１に接続さ
れ、ゲートはプリチャージ制御信号Ｐｒの入力端子に接
続されている。インバータＩＮＶＲ１の入力端子はトラ
ンスファゲートＴＧＲ１に接続され、出力端子は読み出
しデータＤO1の出力端子に接続されている。読み出し回
路３は、ｐＭＯＳトランジスタＰＴ２とインバータＩＮ
ＶＲ２により構成され、ｐＭＯＳトランジスタＰＴ２の
拡散層は、それぞれ電源電圧ＶDDの供給線およびトラン
スファゲートＴＧＲ２に接続され、ゲートはプリチャー
ジ制御信号Ｐｒの入力端子に接続されている。インバー
タＩＮＶＲ２の入力端子はトランスファゲートＴＧＲ２
に接続され、出力端子は読み出しデータＤO2の出力端子
に接続されている。
【００１０】書き込み回路４は、バッファＢＵＦ１，Ｂ
ＵＦ２およびインバータＩＮＶＷにより構成され、バッ
ファＢＵＦ１の入力端子は書き込みデータＤINの入力端
子に接続され、出力端子はトランスファゲートＴＧＷ１
に接続されている。インバータＩＮＶＷの入力端子は書
き込みデータＤINの入力端子に接続され、出力端子はバ
ッファＢＵＦ２の入力端子に接続され、バッファＢＵＦ
２の出力端子は、トランスファゲートＴＧＷ２に接続さ
れている。
【００１１】書き込み時に、書き込みデータＤINは書き
込み回路４を介して書き込みビット線ＢＬＷ１，ＢＬＷ
２に入力される。さらにこのとき、カラム選択回路１の
トランスファゲートＴＧＷ１，ＴＧＷ２がカラムデコー
ダによりオン状態に設定されるので、書き込みデータＤ
INは書き込みポートＷＰＴに入力される。書き込みワー
ド線ＷＬＷに印加された書き込みパルス信号に応じて、
書き込みビット線ＢＬＷ１，ＢＬＷ２上のデータがメモ
リセルＭＣに書き込まれる。この書き込み動作により、
書き込みデータＤINに応じて記憶ノードＮ１，Ｎ２のレ
ベルが設定され、ラッチ回路により保持される。
【００１２】読み出し時に、まず、プリチャージ制御信
号Ｐｒがローレベルに保持される。これに応じて、読み
出し回路２，３におけるｐＭＯＳトランジスタＰＴ１，
ＰＴ２がオン状態に保持されるので、読み出しビット線
ＢＬＲ１，ＢＬＲ２はともにプリチャージされ、例え
ば、電源電圧ＶDDレベルに保持される。プリチャージ
後、読み出しワード線ＷＬＲ１および読み出しワード線
ＷＬＲ２に印加された読み出しパルス信号に応じて、メ
モリセルＭＣの記憶ノードＮ１，Ｎ２のレベルに応じた
信号が読み出しポートＲＰＴ１，ＲＰＴ２によりそれぞ
れ読み出しビット線ＢＬＲ１，ＢＬＲ２に読み出され
る。例えば、ノードＮ１がハイレベル、Ｎ２がローレベ
ルに保持されているとき、読み出しポートＲＰＴ１にお
いて、トランジスタＴＲ１２がオン状態に保持されるの
で、読み出しビット線ＢＬＲ１がディスチャージされ、
例えば、接地電位ＧＮＤに保持される。一方、読み出し
ポートＲＰＴ２において、トランジスタＴＲ２２がオフ
（非導通）状態に保持されているので、読み出しビット
線ＢＬＲ２がプリチャージ後の電位に保持される。
【００１３】さらにこのとき、カラムデコーダにより、
カラム選択回路１のトランスファゲートＴＧＲ１または
ＴＧＲ２がオン状態に設定されので、読み出しビット線
ＢＬＲ１，ＢＬＲ２上の信号が読み出し回路２または読
み出し回路３に転送され、これらの読み出し回路によ
り、それぞれデータＤO1またはＤO2として読み出され
る。読み出しにおいて、読み出しポートＲＰＴ１，ＲＰ
Ｔ２が同時に、または別々に動作することができる。
【００１４】図８は半導体記憶装置の全体の構成を示す
回路図である。同図に示すように、半導体記憶装置はロ
ーデコーダ１０，２０，３０、メモリアレイ４０、コン
トロール回路５０、カラムデコーダ６０，７０、カラム
選択回路８０、センスアンプ９０、出力回路１００、カ
ラム選択回路１１０、センスアンプ１２０、出力回路１
３０および書き込み回路１４０により構成されている。
【００１５】ローデコーダ１０は、リードアドレス（読
み出しアドレス）ＲＡＤＲ１を受けて、それに応じて読
み出しワード線ＷＬＲ１１，ＷＬＲ２１，…，ＷＬＲＮ
１を選択して、選択したワード線を活性化する、例え
ば、ハイレベルに保持する。ローデコーダ３０は、リー
ドアドレスＲＡＤＲ２を受けて、それに応じて読み出し
ワード線ＷＬＲ１２，ＷＬＲ２２，…，ＷＬＲＮ２を選
択して、選択したワード線を活性化する。ローデコーダ
２０は、ライトアドレス（書き込みアドレス）ＷＡＤＲ
を受けて、それに応じて書き込みワード線ＷＬＷ１，Ｗ
ＬＷ２，…，ＷＬＷＮを選択して、選択したワード線を
活性化する。
【００１６】メモリアレイ４０は、例えば、Ｍ×Ｎ個の
メモリセルＭＣ11，…，ＭＣ1M，ＭＣ21，…，ＭＣ2M，
ＭＣN1，…，ＭＣNMにより構成されており、これらのメ
モリセルは、図示のように行列状に配置され、各メモリ
セルに読み出しワード線、書き込みワード線、読み出し
ビット線および書き込みビット線がそれぞれ接続されて
いる。なお、メモリセルＭＣ11，…，ＭＣ1M，ＭＣ21，
…，ＭＣ2M，…，ＭＣN1，…，ＭＣNMの構成は、例え
ば、図６に示すメモリセルと同じ構成を持つ。
【００１７】コントロール回路５０は、外部から入力さ
れたリード信号ＲＤおよびライト信号ＷＲに応じてセン
スアンプ９０，１２０および書き込み回路１４０にそれ
ぞれ読み出しイネーブル信号ＲＥＮＢ１，ＲＥＮＢ２お
よび書き込みイネーブル信号ＷＥＮＢを出力する。
【００１８】カラムデコーダ６０（ＣＬＤ１）は、リー
ドアドレスＲＡＤＲ１を受けて、それに応じてカラム選
択回路８０を制御する。例えば、カラムデコーダ６０
は、リードアドレス信号ＲＡＤＲ１のカラムアドレスに
応じて、カラム選択回路８０の中のトランスファゲート
を選択して、選択したトランスファゲートをオン状態に
設定する。カラムデコーダ７０（ＣＬＤ２）は、ライト
アドレスＷＡＤＲを受けて、それに応じてカラム選択回
路１１０を制御する。例えば、カラムデコーダ７０は、
ライトアドレス信号ＷＡＤＲのカラムアドレスに応じ
て、カラム選択回路１１０の中のトランスファゲートを
選択して、選択したトランスファゲートをオン状態に設
定する。
【００１９】カラム選択回路８０により選択した信号
は、センスアンプ９０により検出され、検出結果は出力
回路１００を介して、読み出しデータＤＯ１として外部
に出力される。同様に、カラム選択回路１１０により選
択した信号は、センスアンプ１２０により検出され、検
出結果は出力回路１３０を介して、読み出しデータＤＯ
２として外部に出力される。
【００２０】書き込みデータＤＩＮは、書き込み回路１
４０を介して入力され、さらにカラム選択回路１１０に
より選択され、選択したデータが所定のメモリセルに入
力され、それに記憶される。
【００２１】図８の半導体記憶装置において、書き込み
時に、書き込みアドレス信号ＷＡＤＲに応じてローデコ
ーダ２０により、書き込みワード線ＷＬＷ１，ＷＬＷ
２，…，ＷＬＷＮの内、所定のワード線が選択され、活
性化される。カラムデコーダ７０により、カラム選択回
路１１０が制御され、その内所定のトランスファゲート
がオン状態に設定されるので、書き込み回路１４０を通
して入力した書き込みデータＤＩＮがカラム選択回路１
１０により選択され、さらにローデコーダ２０により選
択したメモリセルに書き込まれる。
【００２２】読み出し時に、読み出しアドレス信号ＲＡ
ＤＲ１またはＲＡＤＲ２に応じて、ローデコーダ１０あ
たは３０により、読み出しワード線ＷＬＲ１１，ＷＬＲ
２１，…，ＷＬＲＮ１から所定のワード線が選択され、
活性化される。または読み出しワード線ＷＬＲ１２，Ｗ
ＬＲ２２，…，ＷＬＲＮ２から所定のワード線が選択さ
れ、活性化される。
【００２３】選択した読み出しワード線に接続されてい
るメモリセルの記憶データがそれ読み出しポートによ
り、読み出しビット線にそれぞれ読み出される。さらに
カラム選択回路８０により選択され、読み出しデータＤ
Ｏ１，ＤＯ２として、外部に出力される。
【００２４】
【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置では、１ビットあたりに必要なビッ
ト線は、書き込みビット線２本と読み出しビット線２本
の計４本である。従ってＮワード×Ｍビットのメモリア
レイを構成する場合には、４Ｍ本のビット線が必要であ
り、読み出しビット線を多く、それによりメモリアレイ
の面積が大きくなるという不利益がある。また、ビット
線の本数が大きくなるに連れて、書き込み、読み出し時
のデータセットおよびプリチャージに伴い、消費電流が
大きくなる。
【００２５】上述したメモリセルの構造においては、読
み出しポートを構成する２つのｎＭＯＳトランジスタお
よび読み出しワード線、ビット線を複数設けられば、読
み出しポート数を容易に増加できるが、読み出しポート
数をＫをした場合に、必要なビット線数が（Ｋ＋２）×
Ｍ本となり、ビット線数の大幅な増加は避けられない。
【００２６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ビット線の本数およびメモリの
面積を低減でき、消費電力を低減できるマルチポート半
導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、メモリセルに接続され
た少なくとも一つの書き込みポートと一つの読み出しポ
ートとを有する半導体記憶装置であって、書き込み時に
書き込みデータに応じた電位に設定され、上記書き込み
ポートを介して上記設定電位に応じたデータを上記メモ
リセルに保持させ、読み出し時に読み出しポートを介し
て上記メモリセルの保持データに応じた電位に設定され
る共有ビット線を有する。
【００２８】また、本発明では、好適には上記メモリセ
ルは第１と第２の記憶ノードをそれぞれ異なるレベルに
保持するラッチ回路を有し、書き込み時に上記共有ビッ
ト線の電位に応じて上記第１および第２のノードのレベ
ルが設定され、上記ラッチ回路により保持され、読み出
し時に上記第１および第２のノードのレベルに応じて上
記共有ビット線の電位が設定される。
【００２９】また、本発明では、第１と第２のノードを
異なるレベルに保持するラッチ回路と、第１のワード線
と、第２のワード線と、上記第１および第２のワード線
と交差して配線されているビット線と、ゲートが上記第
１のワード線に接続されている第１のトランジスタと、
ゲートが上記ビット線に接続されている第２のトランジ
スタと、ゲートが上記第２のワード線に接続されている
第３のトランジスタと、ゲートが上記第１のノードに接
続されている第４のトランジスタとを有し、上記第１と
第２のトランジスタは、上記第１のノードを基準電位間
に直列に接続して書き込みポートを形成し、上記第３と
第４のトランジスタは、上記ビット線と上記基準電位間
に直列に接続して読み出しポートを形成している。
【００３０】さらに、本発明では、好適には上記ビット
線と平行に配線されている第２のビット線と、ゲートが
上記第１のワード線に接続されている第５のトランジス
タと、ゲートが上記第２のビット線に接続されている第
６のトランジスタとを有し上記第５および第６のトラン
ジスタは上記第２のノードと上記基準電位間に直列に接
続されている。
【００３１】本発明によれば、マルチポート半導体記憶
装置において、書き込みビット線および読み出しビット
線を共有させることによって、ビット線本数の低減が図
れる。例えば、半導体記憶装置のメモリセルにおいて
は、ラッチ回路によりレベルが保持されている第１と第
２のノードに、書き込みポートおよび読み出しポートを
介して共有ビット線が接続されている。
【００３２】書き込み時に、書き込みデータに応じて共
有ビット線電位が設定され、書き込みポートによりメモ
リセルの第１および第２のノードの電位が設定され、ラ
ッチ回路により設定した電位が保持される。一方、読み
出し時に、読み出しポートにより、メモリセルの第１お
よび第２のノードの電位に応じて共有ビット線の電位が
設定され、さらに例えば、センスアンプにより共有ビッ
ト線の電位が検出され、検出結果に応じてメモリセルの
記憶データが読み出される。このように、書き込みと読
み出しビット線を共有することにより、メモリアレイに
おけるビット線の本数を低減することができ、メモリチ
ップ面積の縮小および消費電力の低減を実現できる。
【００３３】
【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図であり、メモリセルの構造
を示す回路図である。図示のように、本実施形態のメモ
リセルは、１書き込みポート、２読み出しポートのマル
チポートメモリセルである。書き込みポートＷＰＴはト
ランジスタＴＷＬ１，ＴＷＲ１，ＴＷＬ２，ＴＷＲ２に
より構成され、読み出しポートＲＰＴ１は、トランジス
タＴＲ１１，ＴＲ１２により構成され、読み出しポート
ＲＰＴ２はトランジスタＴＲ２１，ＴＲ２２により構成
されている。図示のように、本実施形態のメモリセルに
おいて、書き込みビット線と読み出しビット線はビット
線ＢＬ１，ＢＬ２からなるビット線対を共有する。
【００３４】書き込みポートＷＰＴにおいて、トランジ
スタＴＷＬ１，ＴＷＲ１のゲートは書き込みワード線Ｗ
ＬＷに共通に接続され、ドレインはそれぞれノードＮ
１，Ｎ２に接続されている。トランジスタＴＷＬ２，Ｔ
ＷＲ２のゲートはそれぞれビット線ＢＬ１，ＢＬ２に接
続され、ドレインはそれぞれトランジスタＴＷＬ１，Ｔ
ＷＬ２のソースに接続されている。トランジスタＴＷＬ
２，ＴＷＲ２のソースは共に接地されている。
【００３５】読み出しポートＲＰＴ１において、トラン
ジスタＴＲ１１のゲートは読み出しワード線ＷＬＲ１に
接続され、一方の拡散層はビット線ＢＬ１に接続され、
他方の拡散層はトランジスタＴＲ１２の一方の拡散層に
接続されている。トランジスタＴＲ１２のゲートはノー
ドＮ１に接続され、他方の拡散層は接地されている。読
み出しポートＲＰＴ２において、トランジスタＴＲ２１
のゲートは読み出しワード線ＷＬＲ２に接続され、一方
の拡散層はット線ＢＬ２に接続され、他方の拡散層はト
ランジスタＴＲ２２の一方の拡散層に接続されている。
トランジスタＴＲ２２のゲートはノードＮ２に接続さ
れ、他方の拡散層は接地されている。
【００３６】図２は、図１に示すマルチポートメモリセ
ルの書き込みおよび読み出し動作を示す波形図である。
以下、図１および図２を参照しつつ、本実施形態のメモ
リセルの動作について説明する。
【００３７】図２（ａ）は、メモリセルの書き込み動作
を示している。書き込み時に、書き込みデータに応じて
ビット線ＢＬ１，ＢＬ２のレベルがそれぞれ設定され
る。図示のように、例えば、ビット線ＢＬ１がハイレベ
ル、ビット線ＢＬ２がローレベルにそれぞれ設定された
後、時間ｔ1 において書き込みワード線ＷＬＷに、例え
ば、ローデコーダによりハイレベルの書き込みパルスが
印加される。これに応じて、書き込みポートＷＰＴにお
いて、トランジスタＴＷＬ１，ＴＷＲ１がともにオン状
態に保持される。また、ビット線ＢＬ１，ＢＬ２の電位
に応じて、トランジスタＴＷＬ２がオン状態、トランジ
スタＴＷＲ２がオフ状態にそれぞれ設定されているの
で、ノードＮ１がディスチャージされ、ローレベル、例
えば、接地電位ＧＮＤに保持され、ラッチ回路により、
ノードＮ２はハイレベル、例えば、電源電圧ＶDDレベル
に保持される。書き込み動作の後、書き込みワード線Ｗ
ＬＷがローレベルに保持され、メモリセルにおいて、ノ
ードＮ１とＮ２はラッチ回路によりそれぞれローレベル
とハイレベルに保持される。
【００３８】書き込み後、例えば、書き込みデータに応
じてビット線ＢＬ１，ＢＬ２のレベルが再設定される。
図示のように、例えば、ビット線ＢＬ１がローレベル、
ビット線ＢＬ２がハイレベルにそれぞれ保持された後、
時間ｔ2 において、例えば、ローデコーダによりハイレ
ベルの書き込みパルスが書き込みワード線ＷＬＷに印加
される。これに応じて、トランジスタＴＷＬ１，ＴＷＲ
１がともにオン状態に保持される。また、ビット線ＢＬ
１，ＢＬ２の電位に応じて、トランジスタＴＷＬ２がオ
フ状態、トランジスタＴＷＲ２がオン状態にそれぞれ設
定されているので、ノードＮ２がディスチャージされ、
ローレベルに保持され、ラッチ回路により、ノードＮ２
はハイレベルに保持される。
【００３９】読み出し動作時の波形は、同図（ｂ）に示
している。図示のように、読み出しビット線ＢＬ２は読
み出しの前に、所定の電位レベル、例えば、ハイレベル
にプリチャージされる。時間ｔ1 において、例えば、ロ
ーデコーダにより読み出しワード線ＷＬＲ２にハイレベ
ルの読み出しパルスが印加される。これに応じて、メモ
リセルの読み出しポートＲＰＴ２において、トランジス
タＴＲ２１がオン状態に保持される。また、ノードＮ２
がハイレベルに保持されているので、トランジスタＴＲ
２２もオン状態に設定され、ビット線ＢＬ２はディスチ
ャージされ、接地電位ＧＮＤレベルに保持される。な
お、ビット線ＢＬ２の電位は、例えば、センスアンプに
より検出され、検出結果に応じて例えば、図示のよう
に、ハイレベルの読み出しデータＤ02が出力される。
【００４０】時間ｔ2 において、ローデコーダにより読
み出しワード線ＷＬＲ２にハイレベルの読み出しパルス
が印加される。これに応じて、メモリセルの読み出しポ
ートＲＰＴ２において、トランジスタＴＲ２１がオン状
態に保持される。また、ノードＮ２がローレベルに保持
されているので、トランジスタＴＲ２２がオフ状態に設
定され、ビット線ＢＬ２はプリチャージ状態のハイレベ
ルに保持される。ビット線ＢＬ２の電位は、センスアン
プにより検出され、検出結果に応じて例えば、図示のよ
うに、ローレベルの読み出しデータＤ02が出力される。
【００４１】図３は図１に示すメモリセルにより構成さ
れたマルチポートメモリの一部分の構成を示す回路図で
ある。図示のように、メモリセルＭＣａは、図１に示す
メモリセルと同じ構成を有する。ビット線ＢＬ１，ＢＬ
２がカラム選択回路１ａを介して、読み出し回路２ａに
それぞれ接続され、さらに、切り替え回路５を介して書
き込み回路４にも接続されている。
【００４２】カラム選択回路１ａは、図示のように、ト
ランスファゲートＴＧ１，ＴＧ２により構成されてい
る。これらのトランスファゲートは、図示のように、例
えば、ドレインが共通に接続し、ゲートがそれぞれカラ
ム信号線ＣＬ１，ＣＬ２およびその反転信号線／ＣＬ
１，／ＣＬ２に接続されているｎＭＯＳトランジスタと
ｐＭＯＳトランジスタにより構成されている。カラム信
号線ＣＬ１，ＣＬ２およびその反転信号線／ＣＬ１，／
ＣＬ２は、例えば、図示しないカラムデコーダに接続さ
れている。カラムデコーダにより、入力したカラムアド
レス信号に応じてそれぞれのカラム信号線またはその反
転信号線のレベルが設定されるので、トランスファゲー
トＴＧ１，ＴＧ２のオン／オフ状態が設定される。
【００４３】読み出し回路２ａは、ｐＭＯＳトランジス
タＰＴ１，ＰＴ２、インバータＩＮＶＲ１，ＩＮＶＲ
２，ＩＮＶＲ３により構成されている。図示のように、
ｐＭＯＳトランジスタＰＴ１の拡散層はそれぞれ電源電
圧ＶDDの供給線およびトランスファゲートＴＧ１に接続
され、インバータＩＮＶＲ１の入力端子はトランスファ
ゲートＴＧ１に接続され、出力端子はインバータＩＮＶ
Ｒ２の入力端子に接続され、インバータＩＮＶＲ２の出
力端子は読み出しデータＤO1の出力端子に接続されてい
る。ｐＭＯＳトランジスタＰＴ２の拡散層は、それぞれ
電源電圧ＶDDの供給線およびトランスファゲートＴＧ２
に接続され、ゲートはプリチャージ制御信号Ｐｒの入力
端子に接続されている。インバータＩＮＶＲ３の入力端
子はトランスファゲートＴＧ２に接続され、出力端子は
読み出しデータＤO2の出力端子に接続されている。読み
出し時に、読み出し回路２ａは、ビット線ＢＬ１，ＢＬ
２のレベルに応じて読み出しデータＤO1，ＤO2を出力す
る。
【００４４】書き込み回路４は、バッファＢＵＦ１，Ｂ
ＵＦ２およびインバータＩＮＶＷにより構成されてい
る。バッファＢＵＦ１の入力端子は書き込みデータＤIN
の入力端子に接続され、出力端子は切り替え回路５のト
ランスファゲートＴＧ３に接続されている。インバータ
ＩＮＶＷの入力端子は書き込みデータＤINの入力端子に
接続され、出力端子はバッファＢＵＦ２の入力端子に接
続され、バッファＢＵＦ２の出力端子は、切り替え回路
５のトランスファゲートＴＧ４に接続されている。
【００４５】切り替え回路５は、トランスファゲートＴ
Ｇ３，ＴＧ４およびインバータＩＮＶＳにより構成され
ている。インバータＩＮＶＳの入力端子は、切り替え制
御信号Ｓ１の入力端子に接続されている。出力端子はト
ランスファゲートＴＧ３，ＴＧ４にそれぞれ接続されて
いる。トランスファゲートＴＧ３，ＴＧ４は切り替え制
御信号Ｓ１およびその反転信号に応じてオン／オフ状態
が制御される。このように構成された切り替え回路５
は、読み出し／書き込み動作を示す切り替え制御信号Ｓ
１に応じて切り替え動作を行う。例えば、読み出し時に
切り替え制御信号Ｓ１に応じて書き込み回路４とビット
線ＢＬ１，ＢＬ２とを切り離し、書き込み時に切り替え
制御信号Ｓ１に応じて、書き込み回路４とビット線ＢＬ
１，ＢＬ２に接続する。
【００４６】このように構成されたマルチポートメモリ
において、書き込み時に、切り替え回路５により書き込
み回路４がビット線ＢＬ１，ＢＬ２と接続され、書き込
みデータＤINに応じてこれらのビット線の電位がそれぞ
れ設定される。そして、書き込みワード線ＷＬＷに書き
込みパルスが印加されたとき、カラム選択回路により選
択されたビット線ＢＬ１，ＢＬ２のデータに応じて、メ
モリセルＭＣａの記憶ノードＮ１，Ｎ２のレベルが設定
される。書き込み後、ノードＮ１，Ｎ２のレベルはラッ
チ回路により保持され、次回の書き込みで書き換えられ
るまでその状態が保持される。
【００４７】読み出し時に、切り替え回路５により、書
き込み回路はビット線ＢＬ１，ＢＬ２から切り離され
る。読み出しワード線ＷＬＲ１または読み出しワード線
ＷＬＲ２に印加された読み出しパルスに応じて、ノード
Ｎ１またはＮ２のレベルに基づきビット線ＢＬ１，ＢＬ
２のレベルがそれぞれ設定される。さらにカラム選択回
路１ａにより選択されたビット線ＢＬ１，ＢＬ２の信号
が読み出し回路２ａに入力され、読み出し回路２ａによ
り、読み出しデータＤO1，ＤO2が出力される。なお、読
み出しデータＤO1，ＤO2は互いに反転する論理レベルの
信号となる。
【００４８】図４は図３に示すマルチポートメモリの書
き込みおよび読み出し動作を示す波形図である。以下、
図３および図４を参照しつつ、書き込みおよび読み出し
動作について詳細に説明する。時間ｔ1 において、書き
込みワード線ＷＬＷに書き込みパルスが印加される。な
お、このとき、切り替え制御信号Ｓ１がハイレベルに保
持されているので、書き込み回路４はビット線ＢＬ１，
ＢＬ２に接続されている。書き込みデータＤINに応じ
て、ビット線ＢＬ１，ＢＬ２のレベルが設定される。図
示のように、書き込みＤINがハイレベルのため、ビット
線ＢＬ１がハイレベル、ＢＬ２がローレベルにそれぞれ
設定される。
【００４９】カラム選択回路１ａにより、ビット線ＢＬ
１，ＢＬ２が選択されたとすると、ワード線ＷＬＷに書
き込みパルスが印加されている間に、書き込みポートＷ
ＰＴにより、ビット線ＢＬ１，ＢＬ２のレベルに応じて
ノードＮ１，Ｎ２のレベルがそれぞれ設定される。図示
のように、ビット線ＢＬ１，ＢＬ２がそれぞれハイレベ
ル、ローレベルに保持されているので、ノードＮ１，Ｎ
２がそれぞれローレベル、ハイレベルに保持される。書
き込み終了後、書き込みワード線ＷＬＷがローレベルに
保持され、メモリセルＭＣａに書き込まれたデータがラ
ッチ回路により保持される。
【００５０】次に、時間ｔ2 において、読み出しワード
線ＷＬＲ１，ＷＬＲ２に読み出しパルスがそれぞれ印加
され、メモリセルＭＣａに対して読み出し動作が行われ
る。このとき、切り替え制御信号Ｓ１がローレベルに保
持されているので、切り替え回路５により、書き込み回
路４がビット線ＢＬ１，ＢＬ２から切り離される。
【００５１】読み出し前に、ビット線ＢＬ１，ＢＬ２が
それぞれ所定のレベルにプリチャージされている。例え
ば、図示のように、ビット線ＢＬ１，ＢＬ２はそれぞれ
電源電圧ＶDDレベルにプリチャージされている。読み出
しワード線ＷＬＲ１，ＷＬＲ２が活性化されている間
に、メモリセルＭＣａのノードＮ１，Ｎ２のレベルに応
じて、読み出しポートによりビット線ＢＬ１，ＢＬ２の
レベルがそれぞれ設定される。図示のように、ノードＮ
１，Ｎ２がそれぞれローレベル、ハイレベルに保持され
ており、これに応じてビット線ＢＬ１がプリチャージレ
ベル、即ちハイレベルに保持され、ビット線ＢＬ２がデ
ィスチャージされ、ローレベルに保持される。
【００５２】カラム選択回路１ａにより、例えば、ビッ
ト線ＢＬ１，ＢＬ２が選択されたとすると、これらのビ
ット線の信号が読み出し回路２ａに入力される。読み出
し回路２ａにより、読み出しデータＤO1，ＤO2が出力さ
れる。図示のように、読み出し回路２ａにより、ハイレ
ベルの読み出しデータＤO1とローレベルの読み出しデー
タＤO2がそれぞれ出力される。
【００５３】時間ｔ3 において、書き込みワード線ＷＬ
Ｗに次の書き込みパルスが印加され、メモリセルＭＣａ
に対して書き込みが行われる。なお、今回の書き込み動
作は前回の書き込みとほぼ同様であるが、ただし、今回
の書き込みデータＤINは、図示のようにローレベルに保
持されているので、これに応じて書き込みの結果、ノー
ドＮ１がハイレベル、ノードＮ２がローレベルにそれぞ
れ保持されている。
【００５４】次に、時間ｔ4 において、読み出しワード
線ＷＬＲ１，ＷＬＲ２に読み出しパルスがそれぞれ印加
される。これに応じてメモリセルＭＣａに対して読み出
し動作が行われる。なお、今回の読み出し動作は、時間
ｔ2 における前回の読み出し動作とほぼ同じであるが、
今回の読み出しでは、ノードＮ１，Ｎ２がそれぞれハイ
レベル、ローレベルに保持されているので、読み出しの
結果、ローレベルの読み出しデータＤO1とハイレベルの
読み出しデータＤO2がそれぞれ出力される。
【００５５】なお、図４に示すように、読み出し期間に
おいて、読み出しパルスの立ち上がり直後に、ビット線
ＢＬ１，ＢＬ２のレベルが不安定な状態にあるので、読
み出し開始直後に、読み出しデータＤO1，ＤO2が無効で
ある。
【００５６】図５は本実施形５のメモリセルにより構成
された半導体記憶装置の一構成例を示している。図示の
ように、本例の半導体記憶装置はローデコーダ１０，２
０，３０、メモリアレイ４０、コントロール回路５０
ａ、カラムデコーダ６０，７０、カラム選択回路８０
ａ、センスアンプ９０、出力回路１００、カラム選択回
路１１０ａ、切り替え回路１５０および書き込み回路１
４０により構成されている。
【００５７】ローデコーダ１０は、リードアドレス（読
み出しアドレス）ＲＡＤＲ１を受けて、それに応じて読
み出しワード線ＷＬＲ１１，ＷＬＲ２１，…，ＷＬＲＮ
１を選択して、選択したワード線を活性化する、例え
ば、ハイレベルに保持する。ローデコーダ３０は、リー
ドアドレスＲＡＤＲ２を受けて、それに応じて読み出し
ワード線ＷＬＲ１２，ＷＬＲ２２，…，ＷＬＲＮ２を選
択して、選択したワード線を活性化する。ローデコーダ
２０は、ライトアドレス（書き込みアドレス）ＷＡＤＲ
を受けて、それに応じて書き込みワード線ＷＬＷ１，Ｗ
ＬＷ２，…，ＷＬＷＮを選択して、選択したワード線を
活性化する。
【００５８】メモリアレイ４０は、例えば、Ｍ×Ｎ個の
メモリセルＭＣａ11，…，ＭＣａ1M，ＭＣａ21，…，Ｍ
Ｃａ2M，ＭＣａN1，…，ＭＣａNMにより構成されてお
り、これらのメモリセルは、図示のように行列状に配置
され、各メモリセルに読み出しワード線、書き込みワー
ド線、読み出しビット線および書き込みビット線がそれ
ぞれ接続されている。なお、メモリセルＭＣａ11，…，
ＭＣａ1M，ＭＣａ21，…，ＭＣａ2M，…，ＭＣａN1，
…，ＭＣａNMの構成は、例えば、図１に示す本実施形態
のメモリセルと同じ構成を持つ。
【００５９】コントロール回路５０ａは、外部から入力
されたリード信号ＲＤおよびライト信号ＷＲに応じてセ
ンスアンプ９０、切り替え回路１５０および書き込み回
路１４０にそれぞれ読み出しイネーブル信号ＲＥＮＢ、
切り替え制御信号Ｓ１および書き込みイネーブル信号Ｗ
ＥＮＢを出力する。
【００６０】カラムデコーダ６０（ＣＬＤ１）は、リー
ドアドレスＲＡＤＲ１を受けて、それに応じてカラム選
択回路８０ａを制御する。例えば、カラムデコーダ６０
は、リードアドレス信号ＲＡＤＲ１のカラムアドレスに
応じて、カラム選択回路８０ａの中のトランスファゲー
トを選択して、選択したトランスファゲートをオン状態
に設定する。カラムデコーダ７０（ＣＬＤ２）は、ライ
トアドレスＷＡＤＲを受けて、それに応じてカラム選択
回路１１０ａを制御する。例えば、カラムデコーダ７０
は、ライトアドレス信号ＷＡＤＲのカラムアドレスに応
じて、カラム選択回路１１０ａの中のトランスファゲー
トを選択して、選択したトランスファゲートをオン状態
に設定する。
【００６１】カラム選択回路８０ａ、カラムデコーダ６
０からのカラム選択信号に応じて所定のビット線を選択
して、選択したビット線の読み出しデータをセンスアン
プ９０に出力する。読み出し時に、カラム選択回路８０
ａにより選択した読み出しデータは、センスアンプ９０
により検出され、検出結果は出力回路１００を介して、
読み出しデータＤＯ１，ＤＯ２として外部に出力され
る。
【００６２】書き込みデータＤＩＮは書き込み回路１４
０を介して切り替え回路１５０に入力される。切り替え
回路１４０は、コントロール回路５０ａからの切り替え
制御信号Ｓ１に応じて、切り替え動作を行う。読み出し
時に、書き込み回路１４０とカラム選択回路１１０ａを
切り返し、書き込み時に書き込み回路１４０とカラム選
択回路１１０ａを接続する。
【００６３】カラム選択回路１１０ａは、カラムデコー
ダ７０からのカラム選択信号に応じて所定のビット線を
選択して、選択したビット線に切り替え回路１５０から
の書き込みデータを入力する。書き込み時に、カラム選
択回路１１０ａにより選択した書き込みデータは、ビッ
ト線に出力され、これに応じて選択されたメモリセルに
書き込まれる。
【００６４】書き込み時に、書き込みデータＤＩＮが書
き込み回路１４０を介して切り替え回路１５０に入力さ
れ、さらにカラム選択回路１１０ａにより選択され、選
択した書き込みデータがビット線に入力され、選択した
メモリセルに書き込まれる。
【００６５】読み出し時に、選択したメモリセルの記憶
データがビット線に読み出しされ、カラム選択回路８０
ａにより所定のビット線の読み出しデータが選択され、
センスアンプ９０に入力される。センスアンプ９０によ
り、読み出しデータが検出され、検出結果は出力回路１
００を介して、読み出しデータＤＯ１，ＤＯ２として外
部に出力される。
【００６６】図５に示す半導体記憶装置において、メモ
リアレイ４０ａに配線されたビット線の数は、図８に示
す従来のメモリアレイ４０に較べて低減されている。各
メモリセルに、書き込みと読み出しにおいて共有する一
対のビット線からなるビット線対が接続されているのみ
であるので、Ｎワード×Ｍビットのメモリ装置を構成す
る場合には、２Ｍ本のビット線が必要であり、図８に示
す従来のメモリ装置に較べて、ビット線本数がほぼ半減
される。
【００６７】また、本例のメモリ装置においては、読み
出しポート数が増えたとき、読み出しポート数分だけの
ビット線増加で済む。さらに、本例のメモリ装置におい
ては、読み出し時に、読み出し直前に書き込み動作があ
ったとすると、どちらかのビット線は既にプリチャージ
状態になっており、読み出し動作時にプリチャージ動作
が一つ削減できる。または逆に読み出し動作が発生し
て、ビット線がローレベルに引き込まれないデータがあ
り、且つその次に発生する書き込み動作でそのビット線
をハイレベルにする書き込みであった場合は、ビット線
をハイレベルにする動作を省くことができ、消費電流の
低減が図れる。
【００６８】以上説明したように、本実施形態によれ
ば、書き込みおよび読み出しは一対のビット線ＢＬ１，
ＢＬ２を共用し、書き込み時に書き込みデータに応じて
ビット線ＢＬ１，ＢＬ２のレベルを設定し、書き込みポ
ートＷＰＴにより記憶ノードＮ１，Ｎ２のレベルを設定
し、読み出し時に、記憶ノードＮ１，Ｎ２のレベルに応
じて、読み出しポートＲＰＴ１，ＲＰＴ２により、ビッ
ト線ＢＬ１，ＢＬ２のレベルを設定し、センスアンプに
よりビット線のレベルに応じて読み出しデータを出力す
るので、書き込みおよび読み出しビット線の共有により
ビット線の数を低減でき、メモリの面積の縮小を実現で
き、消費電力の低減を実現できる。
【００６９】また、本発明は上述した実施形態に限定さ
れるものではなく、例えば、図５に示す回路において、
書き込みおよび読み出し動作は一つのカラム選択回路を
共用することもできる。また、従来の半導体記憶装置に
おける殆どの回路が利用できるので、回路設計上の変更
が少なくて済む。
【００７０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ビット線数を低減することができ、半
導体記憶装置の面積の縮小および消費電力の低減を実現
できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るマルチポート半導体記憶装置の一
実施形態を示す回路図である。
【図２】本発明のマルチポートメモリセルの動作を示す
波形図である。
【図３】本発明のマルチポートメモリの部分回路図であ
る。
【図４】図３の部分回路の動作を示す波形図である。
【図５】本発明のマルチポート半導体記憶装置の構成図
である。
【図６】従来のマルチポートメモリセルの一例を示す回
路図である。
【図７】従来のマルチポートメモリの部分回路図であ
る。
【図８】従来のマルチポート半導体記憶装置の構成図で
ある。
【符号の説明】
１，１ａ…カラム選択回路、２，２ａ，３…読み出し回
路、４…書き込み回路、５…切り替え回路、ＭＣ，ＭＣ
ａ…メモリセル、１０，２０，３０…ローデコーダ、４
０，４０ａ…メモリアレイ、５０，５０ａ…コントロー
ル回路、６０，７０…カラムデコーダ、８０，８０ａ，
１１０，１１０ａ…カラム選択回路、９０，１２０…セ
ンスアンプ、１００，１３０…出力回路、１４０…書き
込み回路、１５０…切り替え回路、ＷＬＲ１１，ＷＬＲ
２１，…，ＷＬＲＮ１，ＷＬＲ１２，ＷＬＲ２２，…，
ＷＬＲＮ２…読み出しワード線、ＷＬＷ１，ＷＬＷ２，
…，ＷＬＷＮ…書き込みワード線、ＭＣ11，…，Ｍ
Ｃ1M，ＭＣ21，…，ＭＣ2M，ＭＣN1，…，ＭＣNM，ＭＣ
ａ11，…，ＭＣａ1M，ＭＣａ21，…，ＭＣａ2M，ＭＣａ
N1，…，ＭＣａNM…メモリセル、ＢＬＲ１１，ＢＬＲ１
２，…，ＢＬＲＭ１，ＢＬＲＭ２…読み出しビット線、
ＢＬＷ１１，ＢＬＷ１２，…，ＢＬＷＭ１，ＢＬＷＭ２
…書き込みワード線、ＢＬ１１，ＢＬ１２，…，ＢＬＭ
１，ＢＬＭ２…共有ビット線、ＬＲＶCC…電源電圧、Ｇ
ＮＤ…接地電位。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】メモリセルに接続された少なくとも一つの
    書き込みポートと一つの読み出しポートとを有する半導
    体記憶装置であって、 書き込み時に書き込みデータに応じた電位に設定され、
    上記書き込みポートを介して上記設定電位に応じたデー
    タを上記メモリセルに保持させ、読み出し時に読み出し
    ポートを介して上記メモリセルの保持データに応じた電
    位に設定される共有ビット線を有する半導体記憶装置。
  2. 【請求項２】上記メモリセルは、第１と第２の記憶ノー
    ドをそれぞれ異なるレベルに保持するラッチ回路を有
    し、 書き込み時に上記共有ビット線の電位に応じて上記第１
    および第２のノードのレベルが設定され、上記ラッチ回
    路により保持され、 読み出し時に上記第１および第２のノードのレベルに応
    じて上記共有ビット線の電位が設定される請求項１記載
    の半導体記憶装置。
  3. 【請求項３】書き込み時に所定のレベルに保持されてい
    る書き込みワード線を有し、 上記書き込みポートは、ゲートが上記書き込みワード線
    に接続されている第１のトランジスタと、 ゲートが上記共有ビット線に接続されている第２のトラ
    ンジスタとを有し、 上記第１および第２のトランジスタは、上記メモリセル
    の第１のノードと基準電位間に直列に接続されている請
    求項１記載の半導体記憶装置。
  4. 【請求項４】読み出し時に所定のレベルに保持されてい
    る読み出しワード線を有し、 上記読み出しポートは、ゲートが上記読み出しワード線
    に接続されている第３のトランジスタと、 ゲートが上記第１のノードに接続されている第４のトラ
    ンジスタとを有し、 上記第３および第４のトランジスタは、上記共有ビット
    線と上記基準電位間に直列に接続されている請求項１記
    載の半導体記憶装置。
  5. 【請求項５】第１と第２のノードを異なるレベルに保持
    するラッチ回路と、 第１のワード線と、 第２のワード線と、 上記第１および第２のワード線と交差して配線されてい
    るビット線と、 ゲートが上記第１のワード線に接続されている第１のト
    ランジスタと、 ゲートが上記ビット線に接続されている第２のトランジ
    スタと、 ゲートが上記第２のワード線に接続されている第３のト
    ランジスタと、 ゲートが上記第１のノードに接続されている第４のトラ
    ンジスタとを有し、 上記第１と第２のトランジスタは、上記第１のノードと
    基準電位間に直列に接続して書き込みポートを形成し、 上記第３と第４のトランジスタは、上記ビット線と上記
    基準電位間に直列に接続して読み出しポートを形成して
    いる半導体記憶装置。
  6. 【請求項６】上記ビット線と平行に配線されている第２
    のビット線と、 ゲートが上記第１のワード線に接続されている第５のト
    ランジスタと、 ゲートが上記第２のビット線に接続されている第６のト
    ランジスタとを有し、 上記第５および第６のトランジスタは上記第２のノード
    と上記基準電位間に直列に接続されている請求項５記載
    の半導体記憶装置。
  7. 【請求項７】第３のワード線と、 ゲートが上記第３のワード線に接続されている第７のト
    ランジスタと、 ゲートが上記第２のノードに接続されている第８のトラ
    ンジスタとを有し、 上記第７および第８のトランジスタは、上記第２のビッ
    ト線と上記基準電位間に直列に接続して第２の読み出し
    ポートを形成している請求項６記載の半導体記憶装置。
  8. 【請求項８】上記ラッチ回路は、入力端子が上記第１の
    ノードに接続され、出力端子が上記第２のノードに接続
    されている第１のインバータと、 入力端子が上記第２のノードに接続され、出力端子が上
    記第１のノードに接続されている第２のインバータとを
    有する請求項５記載の半導体記憶装置。
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