JPH04324189A

JPH04324189A - マルチポ−トメモリ装置

Info

Publication number: JPH04324189A
Application number: JP3094106A
Authority: JP
Inventors: Kiyoji Ueno; 上野　喜代治
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-04-24
Filing date: 1991-04-24
Publication date: 1992-11-13
Also published as: US5260908A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチポ−トメモリ装
置に係わり、特にラッチ回路からのデ−タの抽出方法を
改良したマルチポ−トメモリ装置に関する。

【０００２】

【従来の技術】近年、マイクロプロセッサ等において、
高性能化の要求が大きくなって来ている。この要求を満
たす一つの手段として、演算の並列実行による、演算速
度の高速化がある。このような演算の並列実行をコスト
パフォ−マンス良く実現するには、マルチポ−トメモリ
装置が必要となる。

【０００３】マルチポ−トメモリ装置とは、同じまたは
異なるワ−ドのデ−タを複数の読み出しポ−トで並列に
読み出せ、また、同じまたは異なるワ−ドのデ−タを複
数の書き込みポ−トから書き込めるものである。

【０００４】従来例として、読み出し／書き込み共通の
１ポ−トのスタティック型ＲＡＭのメモリセルを図５に
示す。図５において、参照符号Ｇ１、Ｇ２はそれぞれ、
トランスファゲ−トトランジスタである。ラッチ回路１
０がラッチしているデ−タの読み出し／書き込みは、ま
ずワ−ド線ＷＬを選択し、トランスファゲ−トトランジ
スタＧ１、Ｇ２をオン・オフさせ、ビット線ＢＴＬ、Ｂ
ＴＬ−（−は反転信号を表す）とラッチ回路とを電気的
に接続し、ラッチ回路１０のデ−タをＢＴＬ、ＢＴＬ−
に伝えることにより行われる。さらに、この技術の延長
としてのマルチポ−ト化されたメモリセルを図６に併せ
て示す。図６に示すように、複数のトランスファゲ−ト
トランジスタＧ１〜Ｇ３が、ラッチ回路１０を構成する
２つのインバ−タ出力にそれぞれ接続されている。デ−
タの読み出し／書き込みは１ポ−トのメモリセルと同様
に、ワ−ド線Ｗ１〜Ｗ３を選択し、Ｇ１〜Ｇ６をオン・
オフさせ、ビット線Ｂ１〜Ｂ３、Ｂ１−〜Ｂ３−と、ラ
ッチ回路１０とを電気的に接続することにより行う。

【０００５】しかし、上記構成のマルチポ−ト化された
メモリセルでは、一つのセルから、複数のポ−トにより
同時にデ−タを読み出した時、セル内の電位が非常に不
安定になる。例えば図６に示すノ−ドＪ１に注目すると
、ノ−ドＪ１の電位が“Ｈ”で、かつビット線Ｂ１〜Ｂ
３の電位が“Ｌ”である時、ワ−ド線Ｗ１〜Ｗ３を一度
に選択してトランスファゲ−トトランジスタＧ１〜Ｇ３
を全てオンさせると、ノ−ドＪ１の電位が著しく低下す
る。ノ−ドＪ１の電位が低下すると、セル内のデ−タが
反転する可能性がある。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
マルチポ−ト化されたメモリセルでは、複数のポ−トに
より同時にデ−タを読み出すと、ラッチ回路がラッチし
ているデ−タを破壊することがある。

【０００７】この発明は上記のような点に鑑みて為され
たもので、その目的は、メモリセルの安定性を損なわず
に、メモリセルのマルチポ−ト化を実現し、かつその際
に素子数増加を抑制でき、低面積化も可能なマルチポ−
トメモリ装置を提供することにある。

【０００８】

【課題を解決するための手段】この発明のマルチポ−ト
メモリ装置は、デ−タをラッチして記憶するラッチ回路
を有する。このラッチ回路はインバ−タ２つで構成され
る。これら２つのインバ−タのそれぞれの出力には、第
１、第２のトランジスタのゲ−トがそれぞれ接続される
。第１のトランジスタのソ−スは電源に接続され、その
ドレインには、少なくとも２つの第３、第４のトランジ
スタのソ−スまたはドレインがともに接続される。これ
ら第３、第４のトランジスタのソ−ス／ドレインのうち
の他方は各々、少なくとも２つの第１、第２のビット線
にそれぞれ接続され、ゲ−トは各々、少なくとも２つの
第１、第２のワ−ド線にそれぞれ接続される。さらに第
２のトランジスタのソ−スは電源に接続され、そのドレ
インには、少なくとも２つの第５、第６のトランジスタ
のソ−スまたはドレインがともに接続される。これら第
５、第６のトランジスタのソ−ス／ドレインのうちの他
方は各々、少なくとも２つの第３、第４のビット線に接
続され、ゲ−トは各々、少なくとも２つの第３、第４の
ワ−ド線にそれぞれ接続されることを特徴とする。

【０００９】

【作用】上記のようなマルチポ−トメモリ装置にあって
は、ラッチ回路がラッチしているデ−タを、直接にトラ
ンスファゲ−トトランジスタに導いてビット線に伝える
のではなく、ラッチ回路がラッチしているデ−タに基づ
いてオン・オフする第１および第２のトランジスタによ
ってラッチ回路よりデ−タを抽出してから、デ−タをト
ランスファゲ−トトランジスタ、即ち、第３、第４また
は第５、第６のトランジスタにデ−タを導き、ビット線
に伝える。このため、トランスファゲ−トトランジスタ
が複数同時にオンしても、ラッチ回路がラッチしている
デ−タは電位変動等の影響を受けなくなる。よって、デ
−タが破壊されない。

【００１０】また、複数のトランスファゲ−トトランジ
スタと、第１または第２のトランジスタとの接続は、複
数のトランスファゲ−トトランジスタのそれぞれのソ−
スまたはドレインの一方を共通に接続してから、第１ま
たは第２のトランジスタのドレインにそれぞれ接続する
ので、マルチポ−ト化による素子数増加を抑制できる。

【００１１】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係わる
マルチポ−トメモリ装置を示す図である。

【００１２】図１に示すように、デ−タを記憶するため
のラッチ回路１０は、インバ−タ２の出力をインバ−タ
４の入力に接続し、このインバ−タ４の出力をインバ−
タ２の入力に接続することにより構成される。インバ−
タ２の出力には、Ｐチャネル型トランジスタ１２のゲ−
トが接続されている。トランジスタ１２のソ−スは電源
１６に接続されている。トランジスタ１２のドレインに
は、Ｐチャネル型トランスファゲ−トトランジスタＧＲ
　１およびＧＲ　２のソ−スがそれぞれ接続されている
。トランジスタＧＲ　１のゲ−トはデ−タ読み出し用ワ
−ド線ＷＲ　１に接続され、そのドレインはデ−タ読み
出し用ポ−トＰＲ　１に接続されている。トランジスタ
ＧＲ　２のゲ−トは読み出し用ワ−ド線ＷＲ　２に接続
され、そのドレインはポ−トＰＲ　２に接続されている
。またインバ−タ４の出力には、トランジスタ１４のゲ
−トが接続され、このトランジスタ１４のソ−スは電源
１６に接続されている。トランジスタ１４のドレインに
は、トランスファゲ−トトランジスタＧＲ　３およびＧ
Ｒ　４のソ−スがそれぞれ接続されている。トランジス
タＧＲ　３のゲ−トは読み出し用ワ−ド線ＷＲ　３に接
続され、そのドレインは読み出しポ−トＰＲ　３に接続
されている。トランジスタＧＲ　４のゲ−トは読み出し
用ワ−ド線ＷＲ　４に接続され、そのドレインは読み出
しポ−トＰＲ　４に接続されている。

【００１３】また、デ−タ書き込み用として、書き込み
用ワ−ド線ＷＷ　が設けられている。このワ−ド線ＷＷ
　は、Ｎチャネル型トランスファゲ−トトランジスタＧ
Ｗ　１およびＧＷ　２のゲ−トにそれぞれ接続されてい
る。トランジスタＧＷ　１のソ−スは書き込みポ−トＰＷ　
に接続され、そのドレインはインバ−タ４の出力に接続
される。トランジスタＧＷ　２のソ−スも書き込みポ−
トＰＷ　´に接続され、そのドレインはインバ−タ２の
出力に接続される。

【００１４】トランジスタ１２および１４はともに、ラ
ッチ回路１０にラッチされているデ−タに基づいてオン
／オフする。ラッチ回路１０がラッチしているデ−タは
、トランジスタ１２および１４をオン／オフさせること
により、トランジスタＧＲ　１、ＧＲ　２、またはＧＲ
　３、ＧＲ４のソ−スに伝えられる。トランジスタＧＲ
　１〜ＧＲ　４はそれぞれ、読み出し用ワ−ド線ＷＲ　
１〜ＷＲ　４の少なくとも１つが選択された時にオンす
ることにより、ビット線（読み出しポ−トＰＲ　１〜Ｐ
Ｒ　４）とトランジスタ１２または１４とを互いに電気
的に接続する。これにより、ラッチ回路１０がラッチし
ているデ−タはビット線へ伝えられ、デ−タが読み出さ
れる。

【００１５】なお、デ−タをラッチ回路１０に書き込む
には、ワ−ド線ＷＷを選択して、トランジスタＧＷ　１
、ＧＷ　２をオンさせ、ポ−トＰＷ　よりラッチ回路１
０へ、デ−タを伝える。これにより、ラッチ回路１０は
デ−タをラッチする。

【００１６】図２は、この発明の第２の実施例に係わる
マルチポ−トメモリ装置を示す図である。また、この実
施例では、プリチャ−ジ回路等のセル周辺回路を示し、
より実際の装置に近い例を説明する。

【００１７】この第２の実施例は第１の実施例と、ラッ
チ回路よりデ−タを取り出すトランジスタ１２、１４、
読み出し用のトランスファゲ−トトランジスタＧＲ　１
〜ＧＲ６がそれぞれ、Ｐチャネル型よりＮチャネル型の
トランジスタになった点、および書き込み用ワ−ド線を
ＷＷ　１〜ＷＷ　４と複数設けて、書き込みにおいても
マルチポ−ト化した点が異なっている。

【００１８】図２に示すように、読み出し用ワ−ド線Ｗ
Ｒ　１〜ＷＲ　６には各々、トランスファゲ−トトラン
ジスタＧＲ　１〜ＧＲ　６のゲ−トが接続されている。トランジスタＧＲ　１、ＧＲ　３およびＧＲ　５のドレ
インは各々、読み出しポ−トＰＲ　１、ＰＲ　３および
ＰＲ　５に接続され、またそれぞれのソ−スはトランジ
スタ１２のドレインに共通に接続されている。トランジ
スタＧＲ　２、ＧＲ　４およびＧＲ　６のドレインは各
々、読み出しポ−トＰＲ　２、ＰＲ　４およびＰＲ　６
に接続され、それぞれのソ−スはトランジスタ１４のド
レインに共通に接続されている。

【００１９】また書き込み用ワ−ド線としてワ−ド線Ｗ
Ｗ　１〜ＷＷ　４が設けられている。これらのワ−ド線
ＷＷ　１〜ＷＷ　４は、書き込み用ポ−トＰＷ　１〜Ｐ
Ｗ　４およびＰＷ´１〜ＰＷ　´４とラッチ回路とを接
続するためのトランスファゲ−トトランジスタＧＷ　１
〜ＧＷ　８のゲ−トに接続されている。

【００２０】読み出しポ−トＰＲ　１〜ＰＲ　６の高電
位電源２０側には、読み出し用プリチャ−ジ回路部２２
が設けられ、その他端側には読み出し用増幅回路部２４
が設けられている。セル部２５より読み出されたデ−タ
は、この増幅回路部２４に設けられているインバ−タで
増幅されて、回路内信号として、図示せぬその他の回路
へと供給される。書き込みポ−トＰＷ　１〜ＰＷ　４の
高電位電源２０側には、書き込み用プリチャ−ジ回路部
２６が設けられている。その他端側には書き込み用増幅
回路部２８が設けられている。セル部２５と増幅回路部
２８との間には書き込み制御回路部３０が設けられてい
る。この書き込み制御回路部３０は、デ−タを書き込む
べきポ−トの選択を行う。図３はこの発明の第３の実施
例に係わるマルチポ−トメモリ装置を示す図である。

【００２１】この第３の実施例は、第２の実施例と同様
に、書き込みポ−トもマルチ化した装置において、図３
に示すように、デ−タを取り出すトランジスタ１２、１
４、読み出し用のトランスファゲ−トトランジスタＧＲ
　１〜ＧＲ　４をそれぞれＰチャネル型トランジスタと
した例である。

【００２２】また、トランスファゲ−トトランジスタＧ
Ｒ　１〜ＧＲ　４およびトランジスタ１２、１４にＰチ
ャネル型トランジスタを用いる場合には、読み出しポ−
トに接続される増幅器４０を、図４に示すような差動増
幅器で構成としても良い。

【００２３】図４に示すように、差動増幅器４２の２つ
の入力にはそれぞれ、基準電位生成回路４４が接続され
ている。この基準電位生成回路４４は、差動増幅器４２
の２つの入力にそれぞれ同じ電位を供給する。差動増幅
器４２の一方の入力には、読み出しポ−トＰＲ　３（ま
たはＰＲ　４）が接続されている。差動増幅器４２は、
ポ−トＰＲ　３（またはＰＲ　４）の電位の変動を検出
して、増幅信号を出力する。なお、同図中、参照符号１
６および２０は高電位電源を示している。

【００２４】上記各実施例により説明したマルチポ−ト
メモリ装置であると、デ−タは、ラッチ回路１０のデ−
タに基づいてオン／オフするトランジスタ１２、１４の
ゲ−トを介して読み出される。このため、一つのセルを
同時にアクセスし、複数のポ−トでデ−タを読み出して
も、ラッチ回路１０がラッチしているデ−タは破壊され
ない。よって、メモリセルの安定性が増す。

【００２５】さらに、複数のトランスファゲ−トトラン
ジスタのそれぞれのソ−スは、トランジスタ１２または
１４のドレインに共通に接続されるので、マルチポ−ト
化に際し、素子数の増加を抑制できる。

【００２６】また、この発明は、第２、第３の実施例の
ように、書き込みポ−トをマルチ化した装置にも、ラッ
チ回路のデ−タを抽出するトランジスタおよびトランス
ファゲ−トトランジスタがそれぞれ、Ｐチャネル型、Ｎ
チャネル型のいずれのトランジスタで構成されていても
、発明の効果を減ずることなく適用できる。

【００２７】

【発明の効果】以上説明したように、この発明によれば
、メモリセルの安定性を損なわずに、メモリセルのマル
チポ−ト化を実現し、かつその際に素子数増加を抑制で
き、低面積化も可能であるマルチポ−トメモリ装置を提
供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係わるマルチポ−ト
メモリ装置を示す図。

【図２】この発明の第２の実施例に係わるマルチポ−ト
メモリ装置を示す図。

【図３】この発明の第３の実施例に係わるマルチポ−ト
メモリ装置を示す図。

【図４】この発明にマルチポ−トメモリ装置に使用され
る差動増幅器を示す図。

【図５】従来の１ポ−トのスタティック型ＲＡＭのメモ
リセルを示す図。

【図６】従来のマルチポ−ト化されたメモリセルを示す
図。

【符号の説明】

２，４…インバ−タ、１０…ラッチ回路、１２，１４…
トランジスタ、ＧＲ　１〜ＧＲ　６…トランスファゲ−
トトランジスタ、ＰＲ　１〜ＰＲ６…読み出しポ−ト。

Claims

【特許請求の範囲】

【請求項１】　　デ−タをラッチする、インバ−タ２つ
で構成されたラッチ回路と、前記２つのインバ−タそれ
ぞれの出力にゲ−トが接続され、ソ−スが電源に接続さ
れた第１、第２のトランジスタと、前記第１のトランジ
スタのドレインに、ソ−ス／ドレインのうちの一方がそ
れぞれ接続された、少なくとも２つの第３、第４のトラ
ンジスタと、前記第３、第４のトランジスタのソ−ス／
ドレインのうちの他方にそれぞれ接続された、少なくと
も２つの第１、第２のビット線と、前記第３、第４のト
ランジスタのゲ−トにそれぞれ接続された、少なくとも
２つの第１、第２のワ−ド線と、前記第２のトランジス
タのドレインに、ソ−ス／ドレインのうちの一方がそれ
ぞれ接続された、少なくとも２つの第５、第６のトラン
ジスタと、前記第５、第６のトランジスタのソ−ス／ド
レインのうちの他方にそれぞれ接続された、少なくとも
２つの第３、第４のビット線と、前記第５、第６のトラ
ンジスタのゲ−トにそれぞれ接続された、少なくとも２
つの第３、第４のワ−ド線と、を具備することを特徴と
するマルチポ−トメモリ装置。