JP2001357673A - バーチャルチャンネルdram - Google Patents

バーチャルチャンネルdram

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JP2001357673A JP2001159311A JP2001159311A JP2001357673A JP 2001357673 A JP2001357673 A JP 2001357673A JP 2001159311 A JP2001159311 A JP 2001159311A JP 2001159311 A JP2001159311 A JP 2001159311A JP 2001357673 A JP2001357673 A JP 2001357673A
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Abstract

(57)【要約】 【課題】 セル効率を高め、チップのレイアウト面積を
減らし、データの処理速度を向上させたバーチャルチャ
ンネルDRAMを提供する。 【解決手段】 ノーマルチャンネルレジスタ62と冗長
チャンネルレジスタ64とが1個のローカルデータバス
66、及び1個の入/出力データバスコネクタ部404
〜405に接続され、1個の入/出力データバスコネク
タ部が1個のグローバルデータバスを介して1個のデー
タバスセンスアンプユニット141〜144と1個のワ
ードラインドライバユニット151〜154に接続され
る構成を備えてなる。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は、バーチャルチャン
ネルDRAM(Virtual channelDRA
M)に関し、より詳細には、データの処理方式を単一化
してセルの効率を高め、チップのレイアウト面積を低減
し、データの処理速度を向上させたバーチャルチャンネ
ルDRAMに関する。
【0002】
【従来の技術】図1は、従来の技術にかかるバーチャル
チャンネルDRAMのチャンネル構造を示す構成図であ
って、アクティブ(Active)命令によりビットラ
インと導通するセル全体のデータ、または、一ユニット
分のデータを一時格納する各々の4つの単位チャンネル
ユニット110〜140からなる16個のチャンネルブ
ロックユニット100_0〜100_15と、16個の
チャンネルブロックユニット100_0〜100_15
の一側に接続され、4つの単位チャンネルユニット11
0〜140を制御する16個のチャンネルコントロール
ユニット20_0〜20_15を備えている。
【0003】そして、各々の単位チャンネルユニット1
10〜140には、128個のノーマルチャンネルレジ
スタ(normal channel registe
r)1と、4つの冗長チャンネルレジスタ(redun
dancy channelregister)2が連
続に位置している。
【0004】その際、128個のノーマルチャンネルレ
ジスタ1は、チャンネル読み込みバス(channel
read bus)3により互いに接続されており、
4つの冗長チャンネルレジスタ2は、冗長チャンネル読
み込みバス(redundancy channel
read bus)4により互いに接続されている。そ
して、128個のノーマルチャンネルレジスタ1と4つ
の冗長チャンネルレジスタ2とは、チャンネル書き込み
バス(channel write bus)5により
互いに接続されている。
【0005】各チャンネルコントロールユニット20_
0〜20_15とノーマルチャンネルレジスタ1との間
には、読み込み用入/出力データバスコネクタ部(Re
adtype I/O data bus conne
ctor)6と、書き込み用入/出力データバスコネク
タ部(Write type I/O databus
connector)7とが接続される。
【0006】読み込み用入/出力データバスコネクタ部
6は、チャンネル読み込みバス3とデータバスセンスア
ンプ41、43、45、47との間に各々接続され、書
き込み用入/出力データバスコネクタ部7は、チャンネ
ル書き込みバス5と書き込みドライバユニット51〜5
4との間に各々接続される。そして、冗長チャンネル読
み込みバス4と冗長データバスセンスアンプユニット4
2、44、46、48との間に冗長用入/出力データバ
スコネクタ部8が各々接続される。
【0007】また、データバスセンスアンプユニット4
1、43、45、47は、読み込み動作時、チャンネル
読み込みバス3を介して出力され、ノーマルチャンネル
レジスタ1に格納されたデータを感知・増幅した後、グ
ローバル読み込みデータバス(global read
data bus:grd)に出力する。
【0008】一方、冗長データバスセンスアンプユニッ
ト42、44、46、48は、読み込み動作時、冗長チ
ャンネル読み込みバス4を介して出力され、冗長チャン
ネルレジスタ2に格納されたデータを感知・増幅した
後、グローバル読み込みデータバス(grd)に出力す
る。
【0009】書き込みドライバユニット51〜54は、
書き込み動作時、グローバル書き込みデータバス(Gl
obal write data bus:gwd)を
介して入力されたデータをドライビングし、書き込み用
入/出力データバスコネクタ部7に出力する。
【0010】
【発明が解決しようとする課題】しかし、このように構
成された従来のバーチャルチャンネルDRAMにおいて
は、1つのチャンネルコントロールユニット20_0〜
20_15に、読み込み(Read)用と書き込み(W
rite)用の2つの入/出力データバスコネクタ部
6、7が接続されていて、広いレイアウト面積を必要と
する問題がある。また、読み込み動作時に使用するデー
タバスセンスアンプの場合にも、ノーマル用と冗長用に
各々分けて使用することにより、レイアウト面積はもち
ろん、動作時の電流の消費が増加するという問題もあ
る。
【0011】また、単位チャンネル110〜140内に
ある128個のノーマルチャンネルレジスタ1と冗長チ
ャンネルレジスタ2とがチャンネル書き込みバス5によ
り1つに接続されていて、読み込み動作時の負荷値が増
加してデータの処理速度が遅くなるという問題があっ
た。
【0012】そこで、本発明は上記従来のバーチャルチ
ャンネルDRAMにおける問題点に鑑みてなされたもの
であって、データの処理方式を単一化してセルの効率を
高め、チップのレイアウト面積を減らし、かつ、データ
の処理速度を向上させたバーチャルチャンネルDRAM
を提供することを目的としている。
【0013】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明によるバーチャルチャンネルDRA
Mは、複数個のノーマルチャンネルレジスタと冗長チャ
ンネルレジスタとが1個のローカルデータバスにより共
通に接続された第1乃至第4の単位チャンネルユニット
からなる複数個のチャンネルブロックユニットと、前記
単位チャンネルユニットのローカルデータバスとグロー
バルデータバスとの間に各々接続される複数の入/出力
データバスコネクタ部と、前記複数個のチャンネルブロ
ックユニットの一側に各々接続され、前記第1乃至第4
のチャンネルユニットの動作を制御する複数個のチャン
ネルコントロールユニットと、前記グローバルデータバ
スとグローバル読み込みデータバスとの間に各々接続さ
れ、ノーマル読み込み動作と冗長動作時、入力データを
センシングする複数個のデータバスセンスアンプユニッ
トと、前記グローバルデータバスとグローバル書き込み
データバスとの間に各々接続され、入力データをドライ
ビングする複数個の書き込みドライバユニットとを備え
てなることを特徴とする。
【0014】また、本発明による他のバーチャルチャン
ネルDRAMは、複数個のノーマルチャンネルレジスタ
と冗長チャンネルレジスタとを半分ずつ左右に分け、ロ
ーカルデータバスに各々連続に接続させた第1乃至第4
の単位チャンネルユニットを各々備えている複数個のチ
ャンネルブロックユニットと、前記単位チャンネルユニ
ットのローカルデータバスとグローバルデータバスとの
間に各々接続された複数の入/出力データバスコネクタ
部と、前記複数個のチャンネルブロックユニットの一側
に各々接続され、前記第1乃至第4のチャンネルユニッ
トの動作を制御する複数個のチャンネルコントロールユ
ニットと、前記グローバルデータバスとグローバル読み
込みデータバスとの間に各々1個ずつ接続され、ノーマ
ル読み込み動作と冗長動作の際、入力データをセンシン
グする複数個のデータバスセンスアンプユニットと、前
記グローバルデータバスとグローバル書き込みデータバ
スとの間に各々接続され、入力データをドライビングす
る複数個の書き込みドライバユニットとを含んでなるこ
とを特徴とする。
【0015】
【発明の実施の形態】次に、本発明によるバーチャルチ
ャンネルDRAMの実施の形態の具体例を図面を参照し
ながら説明する。本発明の実施例を説明する全図にわた
って、同一機能を有するものは同一符号を使用し、その
反復説明は省略する。
【0016】図2は、本発明によるバーチャルチャンネ
ルDRAMのチャンネル構造を示す構成図である。本発
明のバーチャルチャンネルDRAMは、128個、或い
はそれ以上のノーマルチャンネルレジスタ62と4つの
冗長チャンネルレジスタ64とが1つのローカルデータ
バス66により共通に接続されている第1乃至第4の単
位チャンネルユニット210〜240を各々備えている
第1乃至第16のチャンネルブロックユニット200_
0〜200_15と、第1乃至第16のチャンネルブロ
ックユニット200_0〜200_15の一側に各々接
続され、第1乃至第4の単位チャンネルユニット210
〜240の動作を制御する第1乃至第16のチャンネル
コントロールユニット22_0〜22_15と、第1乃
至第4の単位チャンネルユニット210〜240のロー
カルデータバス66に各々接続された第1乃至第4の入
/出力データバスコネクタ部72、74、76、78
と、第1乃至第16のチャンネルコントロールユニット
22_0〜22_15の第1の単位チャンネルユニット
210のローカルデータバス66に各々接続された第1
の入/出力データバスコネクタ部72に共通に接続され
た第1のグローバルデータバス82と、第1のグローバ
ルデータバス82に共通に接続された第1の書き込みド
ライバユニット151及び第1のデータバスセンスアン
プユニット141と、第1乃至第16のチャンネルコン
トロールユニット22_0〜22_15の第2の単位チ
ャンネルユニット220のローカルデータバス66に各
々接続された第2の入/出力データバスコネクタ部74
に共通に接続された第2のグローバルデータバス84
と、第2のグローバルデータバス84に共通に接続され
た第2の書き込みドライバユニット152及び第2のデ
ータバスセンスアンプユニット142と、第1乃至第1
6のチャンネルコントロールユニット22_0〜22_
15の第3の単位チャンネルユニット230のローカル
データバス66に各々接続された第3の入/出力データ
バスコネクタ76部に共通に接続された第3のグローバ
ルデータバス86と、第3のグローバルデータバス86
に共通に接続された第3の書き込みドライバユニット1
53及び第2のデータバスセンスアンプユニット143
と、第1乃至第16のチャンネルコントロールユニット
22_0〜22_15の第4の単位チャンネルユニット
240のローカルデータバス66に各々接続された第4
の入/出力データバスコネクタ部78に共通に接続され
た第4のグローバルデータバス88と、第4のグローバ
ルデータバス88に共通に接続された第4の書き込みド
ライバユニット154及び第4のデータバスセンスアン
プユニット144とからなる。
【0017】ここで、第1乃至第4の書き込みドライバ
ユニット151〜154は、グローバル書き込みデータ
バス(gwd)に接続され、第1乃至第4のデータバス
センスアンプユニット141〜144は、グローバル読
み込みデータバス(grd)に接続される。
【0018】データバスセンスアンプユニット141〜
144は、上記構成のように、1つのグローバルデータ
バスとグローバル読み込みデータバス(grd)との間
に1個ずつ接続され、ノーマル読み込み動作と冗長動作
時に同時に動作される。そして、書き込みドライバユニ
ット151〜154は、1個のグローバルデータバスと
グローバル書き込みデータバス(gwd)との間に1個
ずつ接続され、書き込み動作時に入力されたデータをド
ライビングする。
【0019】上記の構成を有する本発明によるバーチャ
ルチャンネルDRAMの読み込み動作は次の通りであ
る。先ず、第1のチャンネルコントロールユニット22
_0により第1のチャンネルブロックユニット200_
0の第1の単位チャンネルユニット210のチャンネル
レジスタ62が選択されると仮定すれば、選択されたチ
ャンネルレジスタ62から読み込みデータがローカルデ
ータバス66に載ることになる。
【0020】ローカルデータバス66に載った読み込み
データは、第1の入/出力データバスコネクタ部72を
介して、第1のグローバルデータバス82に伝達され
る。その後、第1のグローバルデータバス82に伝達さ
れた読み込みデータは、第1のデータバスセンスアンプ
ユニット141により感知・増幅された後、グローバル
読み込みデータバス(grd)に出力される。
【0021】本発明によるバーチャルチャンネルDRA
Mの書き込み動作は次の通りである。グローバル書き込
みデータバス(gwd)を介して入力された書き込みデ
ータが第1の書き込みドライバユニット(WD)151
を介して入力されると仮定すれば、第1の書き込みドラ
イバユニット151を介して入力されたデータは、読み
込み動作時に読み込みデータを出力した第1のグローバ
ルデータバス82に伝達される。
【0022】第1のグローバルデータバス82に伝達さ
れた書き込みデータは、第1のチャンネルコントロール
ユニット22_0により選択された第1のチャンネルブ
ロックユニット200_0の第1の単位チャンネルユニ
ット210のローカルデータバス66に接続された第1
のデータバスコネクタ部72に伝達される。その後、第
1のデータバスコネクタ部72を介して入力されたデー
タは第1の単位チャンネルユニット210のローカルデ
ータバス66を介して選択されたチャンネルレジスタ6
2に格納される。
【0023】従って、図2に示す本発明のバーチャルチ
ャンネルDRAMは、単位チャンネルユニット210〜
240を構成する複数個のチャンネルレジスタを1つの
ローカルデータバス66により接続し、ローカルデータ
バス66にデータを入/出力するための入/出力バスコ
ネクタ部を各々1個ずつ配設することにより、入/出力
バスコネクタ部の数を、従来に比べて半分に減らし、ま
た、入/出力バスコネクタ部に接続されるグローバルデ
ータバスの数も半分に減らしている。
【0024】そして、1つのグローバルデータバスに1
つのデータバスセンスアンプユニットと1つのワードラ
インドライバユニットとが接続される構成とすることに
より、従来のDRAMに比べてデータバスセンスアンプ
ユニットの数を半分に減らしている。これにより、本発
明のバーチャルチャンネルDRAMは、従来のものに比
べてレイアウト面積を半分に減らすことができ、データ
の処理速度を改善することができる。
【0025】図3は、本発明による他のバーチャルチャ
ンネルDRAMのチャンネル構造を示す構成図である。
図3に示されたバーチャルチャンネルDRAMは、アク
ティブ命令により入力されたデータを一時格納する第1
乃至第4の単位チャンネルユニット410、412、4
14、416からなる16個のチャンネルブロックユニ
ット400_0〜400_15と、16個のチャンネル
ブロックユニット400_0〜400_15の一側に接
続され、第1乃至第4の単位チャンネルユニット41
0、412、414、416の動作を制御する16個の
チャンネルコントロールユニット420_0〜420_
15からなる。
【0026】ここで、1つの単位チャンネルユニット4
10、412、414、416は、単位チャンネルユニ
ットを構成する128個のノーマルチャンネルレジスタ
401と4つの冗長チャンネルレジスタ402を半分ず
つ左右に分け、分けられた64個のノーマルチャンネル
レジスタ401と2つの冗長チャンネルレジスタ402
とが1つのローカルデータバス403により連続に接続
されている。そして、ローカルデータバス403は、1
つの入/出力データバスコネクタ部404により1つの
グローバルデータバス406と接続される。
【0027】そして、グローバルデータバス406は、
1つのデータバスセンスアンプユニット440及び1つ
の書き込みドライバユニット450に共通に接続され
る。データバスセンスアンプユニット440は、ノーマ
ル読み込み動作と冗長動作時に動作され、グローバルデ
ータバス406のデータをセンシングしてグローバル読
み込みデータバス(grd)に出力する。書き込みドラ
イバユニット450は、書き込み動作時、グローバル書
き込みデータバスを介して入力されたデータをドライビ
ングしてグローバルデータバス406に出力する。
【0028】上記の構成を有するバーチャルチャンネル
DRAMの読み込み動作は次の通りである。先ず、第1
のチャンネルコントロールユニット420_0により第
1のチャンネルブロックユニット400_0の第1の単
位チャンネルユニット410のチャンネルレジスタ40
1が選択されると仮定すれば、選択されたチャンネルレ
ジスタ401から読み込みデータがローカルデータバス
403に載ることになる。
【0029】ローカルデータバス403に載った読み込
みデータは、第1の入/出力データバスコネクタ部40
4を介して、第1のグローバルデータバス406に伝達
される。その後、第1のグローバルデータバス406に
伝達された読み込みデータは、第1のデータバスセンス
アンプユニット440により感知・増幅された後、グロ
ーバル読み込みデータバス(grd)に出力される。
【0030】そして、バーチャルチャンネルDRAMの
書き込み動作は次の通りである。グローバル書き込みデ
ータバス(gwd)を介して入力された書き込みデータ
が、第1の書き込みドライバユニット(WD)450を
介して入力されると仮定すれば、第1の書き込みドライ
バユニット450を介して入力されたデータは、読み込
み動作時に読み込みデータを出力した第1のグローバル
データバス406に伝達される。
【0031】第1のグローバルデータバス406に伝達
された書き込みデータは、第1のチャンネルコントロー
ルユニット420_0により選択された第1のチャンネ
ルブロックユニット400_0の第1の単位チャンネル
ユニット410のローカルデータバス403に接続され
た第1のデータバスコネクタ部404に伝達される。そ
の後、第1のデータバスコネクタ404を介して入力さ
れたデータは、第1の単位チャンネルユニット410の
ローカルデータバス403を介して選択されたチャンネ
ルレジスタ401に格納される。
【0032】図3に示すように、本発明のバーチャルチ
ャンネルDRAMの一側に、チャンネルをコントロール
するためのチャンネルコントロールユニット420_0
〜420_15が並列に接続され、他の一側に128
個、或いはそれ以上のチャンネルレジスタ401が連続
に接続されている。その際、図3に示すように、128
個、或いはそれ以上のチャンネルレジスタ401は、半
分(1/2)ずつに分けてドライブするように構成され
ているので、負荷の負担が低減されて、読み込みまたは
書き込み動作時にデータの処理速度を向上させることが
できる。
【0033】図4は、図2及び図3に示す単位チャンネ
ルユニット210〜240、410、412、414、
416のチャンネルレジスタ62、401の回路図であ
る。本発明のチャンネルレジスタ62、401は、デー
タをセンシング及び格納するセンシング及び格納ユニッ
ト300と、第1の制御信号bgcsにより入力データ
信号tb、tbbをセンシング及び格納ユニット300
に入力する第1のデータ伝達ユニット310と、第2の
制御信号fgcs及びカラム選択信号Yiによりセンシ
ング及び格納ユニット300でセンシングされたデータ
1db、1dbbを出力する第2のデータ伝達ユニット
320からなる。
【0034】センシング及び格納ユニット300は、電
源電圧Vcc供給ラインcrppと接地電圧Vss供給
ラインcrgpとの間にPMOSトランジスタP1とN
MOSトランジスタN1とからなる第1のインバータ
と、電源電圧Vcc供給ラインcrppと接地電圧Vs
s供給ラインcrgpとの間にPMOSトランジスタP
2とNMOSトランジスタN2とからなる第2のインバ
ータからなる。第1のインバータと第2のインバータか
らなるチャンネルレジスタはクロスカップルド構造を有
する。
【0035】第1のデータ伝達ユニット310は、第1
の制御信号bgcsが‘ハイ’状態の際、ターンオンさ
れるNMOSトランジスタN3、N4からなる。そし
て、第2のデータ伝達ユニット320は、第2の制御信
号fgcsが‘ハイ’状態の際、ターンオンされるNM
OSトランジスタN5、N6と、カラム選択信号Yiが
‘ハイ’状態の際、ターンオンされるNMOSトランジ
スタN7、N8からなる。
【0036】図5は図2及び図3に示す書き込みドライ
バユニット151〜154、450〜457を示す回路
図である。書き込みドライバユニット151〜154、
450〜457は、データバスストローブバー信号db
stbが‘ハイ’状態の際、入力信号gdb、gdbb
を差動増幅した信号を出力ノードNd3、Nd4に出力
する差動増幅ユニット510と、差動増幅ユニット51
0の出力ノードNd3からの信号に従い第1の出力端子
grbに‘ロウ’信号を出力する第1の出力ユニット5
30と、差動増幅ユニット510の出力ノードNd4か
らの信号に従い第2の出力端子grbbに‘ロウ’信号
を出力する第2の出力ユニット540と、データバスス
トローブバー信号dbstbが‘ロウ’状態の際、差動
増幅ユニット510の出力ノードNd3、Nd4の電位
を‘ハイ’状態にプリチャージ及びイコライジングする
プリチャージ及びイコライジングユニット520からな
る。
【0037】差動増幅ユニット510は、出力ノードN
d4により電源電圧Vccを出力ノードNd3に伝達す
るPMOSトランジスタP3と、出力ノードNd3によ
り電源電圧Vccを出力ノードNd4に伝達するPMO
SトランジスタP4と、出力ノードNd4により出力ノ
ードNd3からの信号をノードNd5に伝達するNMO
SトランジスタN9と、出力ノードNd3により出力ノ
ードNd4からの信号をノードNd6に伝達するNMO
SトランジスタN10と、入力信号gdbに従いノード
Nd5からの信号をノードNd7に伝達するNMOSト
ランジスタN11と、入力信号gdbbに従いノードN
d6からの信号をノードNd7に伝達するNMOSトラ
ンジスタN12と、データバスストローブバー信号db
stbに従いノードNd7からの信号を接地電圧Vss
に放電するNMOSトランジスタN13とからなる。
【0038】第1の出力ユニット530は、差動増幅ユ
ニット510の出力ノードNd3からの信号を反転する
インバータIV1と、インバータIV1の出力信号が
‘ハイ’状態の際、第1の出力端子grbの電位を接地
電圧Vssに放電させるNMOSトランジスタN14と
からなる。
【0039】第2の出力ユニット540は、差動増幅ユ
ニット510の出力ノードNd4からの信号を反転する
インバータIV2と、インバータIV2の出力信号が
‘ハイ’状態の際、第2の出力端子grbbの電位を接
地電圧Vssに放電させるNMOSトランジスタN15
とからなる。
【0040】プリチャージ及びイコライジングユニット
520は、データバスストローブバー信号dbstbに
従い出力ノードNd3に電源電圧Vccを供給するPM
OSトランジスタP5と、データバスストローブバー信
号dbstbに従い出力ノードNd4に電源電圧Vcc
を供給するPMOSトランジスタP7と、データバスス
トローブバー信号dbstbに従い出力ノードNd3、
Nd4からの信号を等化するPMOSトランジスタP6
とからなる。
【0041】図4と図5を参照すると、差動増幅ユニッ
ト510は、データバスストローブバー信号dbstb
が‘ハイ’にイネーブルされる時、NMOSトランジス
タN11、N12のゲートに入力されるデータgdb、
gdbbの電圧の大きさに従い差動増幅された信号を出
力ノードNd3、Nd4に各々出力する。
【0042】もし、データgdbがデータバーgdbb
より大きいと、NMOSトランジスタN5を介して流れ
る電流の量は、NMOSトランジスタN6を介して流れ
る電流の量より多いので、出力ノードNd1の電位は
‘ロウ’、出力ノードNd2の電位は‘ハイ’となる。
【0043】出力ノードNd1が‘ロウ’状態の時、第
1の出力ユニット530のNMOSトランジスタN14
がターンオンされ、第1の出力端子grdに‘ロウ’レ
ベルを出力する。その際、出力ノードNd4が‘ハイ’
状態にあるので、第2の出力ユニット540のNMOS
トランジスタN15がターンオフされ、第2の出力端子
grbbは、‘ハイ’状態になる。
【0044】図6は、図2及び図3に示しているデータ
バスセンスアンプユニット141〜144、440〜4
47の回路図である。図示のようにデータバスセンスア
ンプユニット141〜144、440〜447は、グロ
ーバルバスライン対gdb、gdbbをデータバスプリ
チャージ信号dbpcgに従い電源電圧Vddにプリチ
ャージ及びイコライジングさせるプリチャージ及びイコ
ライジングユニット610と、プリチャージ及びイコラ
イジングユニット610からのデータバスプリチャージ
信号dbpcgを受ける端子に接続されたヒューズユニ
ット620と、書き込みデータイネーブル信号wden
とグローバル書き込みデータストローブバー信号gwd
stbに従い入力された書き込みデータwdata及び
書き込みデータバーwdatab信号の緩衝された信号
をノードNd12、Nd17に各々出力する第1の緩衝
ユニット630と、第1の緩衝ユニット630から出力
されたノードNd12、Nd17からの信号を各々ラッ
チするラッチユニット640と、ラッチユニット640
の出力ノードNd14、Nd19からの信号を受け、グ
ローバル読み込みデータバスライン対grd、grdb
に緩衝された信号を各々出力する第2の緩衝ユニット6
50とからなる。
【0045】データバスセンスアンプユニット141〜
144、440〜447は、グローバルバスライン82
〜88、406を介して入力された読み込みデータを感
知・増幅した後、グローバル読み込みデータバスライン
対grd、grdbに出力する。
【0046】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【0047】
【発明の効果】以上説明のように、本発明によるバーチ
ャルチャンネルDRAMによれば、ノーマルチャンネル
レジスタと冗長チャンネルレジスタとが1個のローカル
データバス、及び1個の入/出力データバスコネクタ部
に接続され、1個の入/出力データバスコネクタ部が1
個のグローバルデータバスを介して1個のデータバスセ
ンスアンプユニットと1個のワードラインドライバユニ
ットに接続される構成により、従来のDRAMに比べて
チャンネルのバスラインの数を半分に減少させることが
でき、また、入/出力データバスコネクタ部及びデータ
バスセンスアンプユニットの数を半分に減少させること
ができる。したがって、従来のDRAMに比べてレイア
ウト面積を半分に減らすことができ、データの処理速度
を改善することができる。
【0048】また、128個、或いはそれ以上のチャン
ネルレジスタを半分ずつに分けてドライブするように構
成することにより、負荷の負担が低減され、読み込み及
び書き込み動作時、データの処理速度を向上させること
ができる。そして、チャンネルレジスタとグローバルバ
スラインとの間に接続される入/出力データバスコネク
タ部を1個に構成して、読み込み時と書き込み時に共に
使用することにより、入/出力データバスコネクタ部を
従来のものに比べて半分に減らすことができる。そし
て、入/出力データバスコネクタ部から、グローバル読
み込みデータバスまたはグローバル書き込みデータバス
へのグローバルバスラインも半分に減らすことができ
る。
【0049】また、1つのグローバルデータバスに1個
ずつのデータバスセンスアンプユニットと書き込みドラ
イブユニットが接続されることから、従来のDRAMに
比べてレイアウト面積を半分に減らすことができ、デー
タの処理速度を改善することができる。
【0050】さらに、本発明は、データ処理時、読み込
みと書き込みの経路を1つに配設する構成によりレイア
ウト面積を大きく減らし、動作速度を大きく向上させる
ことができる等の優れた効果を奏する。
【図面の簡単な説明】
【図1】従来の技術にかかるバーチャルチャンネルDR
AMのチャンネル構造を示す構成図である。
【図2】本発明によるバーチャルチャンネルDRAMの
チャンネル構成図である。
【図3】本発明による他のバーチャルチャンネルDRA
Mのチャンネル構造を示す構成図である。
【図4】図2及び図3に示す単位チャンネルユニット2
10〜240、410〜416のチャンネルレジスタ6
2、401の回路図である。
【図5】図2及び図3に示す書き込みドライバユニット
151〜154、451〜457の回路図である。
【図6】図2及び図3に示すデータバスセンスアンプユ
ニット141〜144、440〜447の回路図であ
る。
【符号の説明】
62、401 ノーマルチャンネルレジスタ 64、402 冗長チャンネルレジスタ 66、403 ローカルデータバス 72〜78、404、405 入/出力データバス
コネクタ部 22_0〜22_15、420_0〜420_15・・
・チャンネルコントロールユニット 131〜134、431〜434 カラムデコーディン
グユニット 141〜144、440〜447・・・ノーマル及び冗
長データバスセンスアンプユニット 151〜154、451〜456 書き込みドライ
バユニット 200_0〜200_15、400_0〜400_15
・・・チャンネルブロックユニット 210〜240、410〜416 単位チャンネ
ルユニット 300 センシング及び格納ユニット 310 第1のデータ伝達ユニット 320 第2のデータ伝達ユニット 510 差動増幅ユニット 520 プリチャージ及びイコライジングユニ
ット 530 第1の出力ユニット 540 第2の出力ユニット 610 プリチャージ及びイコライジングユニ
ット 620 ヒューズユニット 630 第1の緩衝ユニット 640 ラッチユニット 650 第2の緩衝ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G11C 11/34 362H 353F

Claims (30)

    【特許請求の範囲】
  1. 【請求項1】 複数個のノーマルチャンネルレジスタと
    冗長チャンネルレジスタとが1個のローカルデータバス
    により共通に接続された第1乃至第4の単位チャンネル
    ユニットからなる複数個のチャンネルブロックユニット
    と、 前記単位チャンネルユニットのローカルデータバスとグ
    ローバルデータバスとの間に各々接続される複数の入/
    出力データバスコネクタ部と、 前記複数個のチャンネルブロックユニットの一側に各々
    接続され、前記第1乃至第4のチャンネルユニットの動
    作を制御する複数個のチャンネルコントロールユニット
    と、 前記グローバルデータバスとグローバル読み込みデータ
    バスとの間に各々接続され、ノーマル読み込み動作と冗
    長動作時、入力データをセンシングする複数個のデータ
    バスセンスアンプユニットと、 前記グローバルデータバスとグローバル書き込みデータ
    バスとの間に各々接続され、入力データをドライビング
    する複数個の書き込みドライバユニットとを備えてなる
    ことを特徴とするバーチャルチャンネルDRAM。
  2. 【請求項2】 前記ノーマルチャンネルレジスタの数は
    128個であることを特徴とする請求項1記載のバーチ
    ャルチャンネルDRAM。
  3. 【請求項3】 前記冗長チャンネルレジスタの数は4個
    であることを特徴とする請求項1記載のバーチャルチャ
    ンネルDRAM。
  4. 【請求項4】 前記チャンネルブロックユニットの数は
    16個であることを特徴とする請求項1記載のバーチャ
    ルチャンネルDRAM。
  5. 【請求項5】 前記ノーマルチャンネルレジスタ及び冗
    長チャンネルレジスタは、データをセンシング及び格納
    するセンシング及び格納ユニットと、 第1の制御信号に従い入力データ信号を前記センシング
    及び格納ユニットに入力する第1のデータ伝達ユニット
    と、 第2の制御信号及びカラム選択信号に従い前記センシン
    グ及び格納ユニットでセンシングされたデータを出力す
    る第2のデータ伝達ユニットとからなることを特徴とす
    る請求項1記載のバーチャルチャンネルDRAM。
  6. 【請求項6】 前記センシング及び格納ユニットは、電
    源電圧供給ラインと接地電圧供給ラインとの間にPMO
    SトランジスタとNMOSトランジスタからなる第1の
    インバータと、 前記第1のインバータとクロスカップルド構造(cro
    ss−coupledstructure)を有し、前
    記電源電圧供給ラインと前記接地電圧供給ラインとの間
    にPMOSトランジスタとNMOSトランジスタからな
    る第2のインバータとからなることを特徴とする請求項
    5記載のバーチャルチャンネルDRAM。
  7. 【請求項7】 前記第1のデータ伝達ユニットは、NM
    OSトランジスタからなることを特徴とする請求項5記
    載のバーチャルチャンネルDRAM。
  8. 【請求項8】 前記第2のデータ伝達ユニットは、第2
    の制御信号によりスイッチングされるNMOSトランジ
    スタと、 前記カラム選択信号によりスイッチングされるNMOS
    トランジスタとからなることを特徴とする請求項5記載
    のバーチャルチャンネルDRAM。
  9. 【請求項9】 前記書き込みドライバユニットは、デー
    タバスストローブバー信号が第1の電位状態である時、
    2つの入力信号を差動増幅した信号を第1及び第2の出
    力ノードに出力する差動増幅ユニットと、 前記差動増幅ユニットの前記第1の出力ノードの信号に
    従い第1の出力端子に‘ロウ(low)’または‘ハイ
    (high)’信号を出力する第1の出力ユニットと、 前記差動増幅ユニットの前記第2の出力ノードの信号に
    従い第2の出力端子に‘ロウ’または‘ハイ’信号を出
    力する第2の出力ユニットと、 前記データバスストローブバー信号が第2の電位状態で
    ある時、前記差動増幅ユニットの前記第1及び第2の出
    力ノードの電位を各々電源電圧にプリチャージ及びイコ
    ライジングするプリチャージ及びイコライジングユニッ
    トとからなることを特徴とする請求項1記載のバーチャ
    ルチャンネルDRAM。
  10. 【請求項10】 前記第1の電位状態は、‘ロジックハ
    イ(logic high)’状態であり、 前記第2の電位状態は、‘ロジックロウ(logic
    low)’状態であることを特徴とする請求項9記載の
    バーチャルチャンネルDRAM。
  11. 【請求項11】 前記差動増幅ユニットは、クロスカッ
    プルド構造を有するCMOS形差動増幅器であることを
    特徴とする請求項9記載のバーチャルチャンネルDRA
    M。
  12. 【請求項12】 前記第1の出力ユニットは、前記第1
    の出力ノードからの信号を反転させる第1のインバータ
    と、 前記第1のインバータからの出力信号が‘ハイ’状態で
    ある時、前記第1の出力端子の電位を接地電圧に放電さ
    せる第1のNMOSトランジスタとからなることを特徴
    とする請求項9記載のバーチャルチャンネルDRAM。
  13. 【請求項13】 前記第2の出力ユニットは、前記第2
    の出力ノードからの信号を反転させる第2のインバータ
    と、 前記第2のインバータからの出力信号が‘ハイ’状態で
    ある時、前記第2の出力端子の電位を接地電圧に放電さ
    せる第2のNMOSトランジスタとからなることを特徴
    とする請求項9記載のバーチャルチャンネルDRAM。
  14. 【請求項14】 前記プリチャージ及びイコライジング
    ユニットは、前記データバスストローブバー信号に従い
    前記第1の出力ノードに電源電圧を供給する第1のPM
    OSトランジスタと、 前記データバスストローブバー信号に従い前記第2の出
    力ノードに電源電圧を供給する第2のPMOSトランジ
    スタと、 前記データバスストローブバー信号に従い前記第1及び
    第2の出力ノードの信号をイコライジングさせる第3の
    PMOSトランジスタとからなることを特徴とする請求
    項9記載のバーチャルチャンネルDRAM。
  15. 【請求項15】 前記データバスセンスアンプユニット
    は、データバスプリチャージ信号に従い前記グローバル
    バスラインを電源電圧にプリチャージ及びイコライジン
    グさせるプリチャージ及びイコライジングユニットと、 前記データバスプリチャージ信号を入力する前記プリチ
    ャージ及びイコライジングユニットの端子に接続された
    ヒューズユニットと、 書き込みデータイネーブル信号とグローバル書き込みデ
    ータストローブバー信号に従い入力された書き込みデー
    タ及び書き込みデータバー信号を各々緩衝させて、出力
    する第1の緩衝ユニットと、 前記第1の緩衝ユニットの出力信号をラッチするラッチ
    ユニットと、 前記ラッチユニットの出力信号を緩衝して前記グローバ
    ル読み込みデータバスラインに出力する第2の緩衝ユニ
    ットとからなることを特徴とする請求項1記載のバーチ
    ャルチャンネルDRAM。
  16. 【請求項16】 複数個のノーマルチャンネルレジスタ
    と冗長チャンネルレジスタとを半分ずつ左右に分け、ロ
    ーカルデータバスに各々連続に接続させた第1乃至第4
    の単位チャンネルユニットを各々備えている複数個のチ
    ャンネルブロックユニットと、 前記単位チャンネルユニットのローカルデータバスとグ
    ローバルデータバスとの間に各々接続された複数の入/
    出力データバスコネクタ部と、 前記複数個のチャンネルブロックユニットの一側に各々
    接続され、前記第1乃至第4のチャンネルユニットの動
    作を制御する複数個のチャンネルコントロールユニット
    と、 前記グローバルデータバスとグローバル読み込みデータ
    バスとの間に各々1個ずつ接続され、ノーマル読み込み
    動作と冗長動作の際、入力データをセンシングする複数
    個のデータバスセンスアンプユニットと、 前記グローバルデータバスとグローバル書き込みデータ
    バスとの間に各々接続され、入力データをドライビング
    する複数個の書き込みドライバユニットとを含んでなる
    ことを特徴とするバーチャルチャンネルDRAM。
  17. 【請求項17】 前記ノーマルチャンネルレジスタの数
    は128個であることを特徴とする請求項16記載のバ
    ーチャルチャンネルDRAM。
  18. 【請求項18】 前記冗長チャンネルレジスタの数は4
    個であることを特徴とする請求項16記載のバーチャル
    チャンネルDRAM。
  19. 【請求項19】 前記チャンネルブロックの数は16個
    であることを特徴とする請求項16記載のバーチャルチ
    ャンネルDRAM。
  20. 【請求項20】 前記ノーマルチャンネルレジスタ及び
    冗長チャンネルレジスタは、データをセンシング及び格
    納するセンシング及び格納ユニットと、 第1の制御信号に従い入力データ信号を前記センシング
    及び格納ユニットに入力する第1のデータ伝達ユニット
    と、 第2の制御信号及びカラム選択信号に従い前記センシン
    グ及び格納ユニットでセンシングされたデータを出力す
    る第2のデータ伝達ユニットとからなることを特徴とす
    る請求項16記載のバーチャルチャンネルDRAM。
  21. 【請求項21】 前記センシング及び格納ユニットは、
    電源電圧供給ラインと接地電圧供給ラインとの間にPM
    OSトランジスタとNMOSトランジスタからなる第1
    のインバータと、 前記第1のインバータとクロスカップルド構造を有し、
    前記電源電圧供給ラインと前記接地電圧供給ラインとの
    間にPMOSトランジスタとNMOSトランジスタから
    なる第2のインバータとからなることを特徴とする請求
    項20記載のバーチャルチャンネルDRAM。
  22. 【請求項22】 前記第1のデータ伝達ユニットは、N
    MOSトランジスタからなることを特徴とする請求項2
    0記載のバーチャルチャンネルDRAM。
  23. 【請求項23】 前記第2のデータ伝達ユニットは、第
    2の制御信号によりスイッチングされるNMOSトラン
    ジスタと、 前記カラム選択信号によりスイッチングされるNMOS
    トランジスタとからなることを特徴とする請求項20記
    載のバーチャルチャンネルDRAM。
  24. 【請求項24】 前記書き込みドライバユニットは、デ
    ータバスストローブバー信号が第1の電位状態である
    時、2つの入力信号を差動増幅した信号を第1及び第2
    の出力ノードに出力する差動増幅ユニットと、 前記差動増幅ユニットの前記第1の出力ノードの信号に
    従い第1の出力端子に‘ロウ’または‘ハイ’信号を出
    力する第1の出力ユニットと、 前記差動増幅ユニットの前記第2の出力ノードの信号に
    従い第2の出力端子に‘ロウ’または‘ハイ’信号を出
    力する第2の出力ユニットと、 前記データバスストローブバー信号が第2の電位状態で
    ある時、前記差動増幅ユニットの前記第1及び第2の出
    力ノードの電位を各々電源電圧にプリチャージ及びイコ
    ライジングするプリチャージ及びイコライジングユニッ
    トとからなることを特徴とする請求項16記載のバーチ
    ャルチャンネルDRAM。
  25. 【請求項25】 前記第1の電位状態は‘ロジックハ
    イ’状態であり、 前記第2の電位状態は‘ロジックロウ’状態であること
    を特徴とする請求項24記載のバーチャルチャンネルD
    RAM。
  26. 【請求項26】 前記差動増幅ユニットは、クロスカッ
    プルド構造を有するCMOS形差動増幅器であることを
    特徴とする請求項24記載のバーチャルチャンネルDR
    AM。
  27. 【請求項27】 前記第1の出力ユニットは、前記第1
    の出力ノードからの信号を反転させる第1のインバータ
    と、 前記第1のインバータからの出力信号が‘ハイ’状態で
    ある時、前記第1の出力端子の電位を接地電圧に放電さ
    せる第1のNMOSトランジスタとからなることを特徴
    とする請求項24記載のバーチャルチャンネルDRA
    M。
  28. 【請求項28】 前記第2の出力ユニットは、前記第2
    の出力ノードからの信号を反転させる第2のインバータ
    と、 前記第2のインバータからの出力信号が‘ハイ’状態で
    ある時、前記第2の出力端子の電位を接地電圧に放電さ
    せる第2のNMOSトランジスタとからなることを特徴
    とする請求項24記載のバーチャルチャンネルDRA
    M。
  29. 【請求項29】 前記プリチャージ及びイコライジング
    ユニットは、前記データバスストローブバー信号に従い
    前記第1の出力ノードに電源電圧を供給する第1のPM
    OSトランジスタと、 前記データバスストローブバー信号に従い前記第2の出
    力ノードに電源電圧を供給する第2のPMOSトランジ
    スタと、 前記データバスストローブバー信号に従い前記第1及び
    第2の出力ノードの信号をイコライジングさせる第3の
    PMOSトランジスタとからなることを特徴とする請求
    項24記載のバーチャルチャンネルDRAM。
  30. 【請求項30】 前記データバスセンスアンプユニット
    は、データバスプリチャージ信号に従い前記グローバル
    バスラインを電源電圧にプリチャージ及びイコライジン
    グさせるプリチャージ及びイコライジングユニットと、 前記データバスプリチャージ信号を入力する前記プリチ
    ャージ及びイコライジングユニットの端子に接続された
    ヒューズユニットと、 書き込みデータイネーブル信号とグローバル書き込みデ
    ータストローブバー信号に従い入力された書き込みデー
    タ及び書き込みデータバー信号を各々緩衝させて、出力
    する第1の緩衝ユニットと、 前記第1の緩衝ユニットの出力信号をラッチするラッチ
    ユニットと、 前記ラッチユニットの出力信号を緩衝して前記グローバ
    ル読み込みデータバスラインに出力する第2の緩衝ユニ
    ットとからなることを特徴とする請求項16記載のバー
    チャルチャンネルDRAM。
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