JP2001357673A - バーチャルチャンネルｄｒａｍ - Google Patents
バーチャルチャンネルｄｒａｍInfo
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Abstract
(57)【要約】
【課題】 セル効率を高め、チップのレイアウト面積を
減らし、データの処理速度を向上させたバーチャルチャ
ンネルＤＲＡＭを提供する。 【解決手段】 ノーマルチャンネルレジスタ６２と冗長
チャンネルレジスタ６４とが１個のローカルデータバス
６６、及び１個の入／出力データバスコネクタ部４０４
〜４０５に接続され、１個の入／出力データバスコネク
タ部が１個のグローバルデータバスを介して１個のデー
タバスセンスアンプユニット１４１〜１４４と１個のワ
ードラインドライバユニット１５１〜１５４に接続され
る構成を備えてなる。
減らし、データの処理速度を向上させたバーチャルチャ
ンネルＤＲＡＭを提供する。 【解決手段】 ノーマルチャンネルレジスタ６２と冗長
チャンネルレジスタ６４とが１個のローカルデータバス
６６、及び１個の入／出力データバスコネクタ部４０４
〜４０５に接続され、１個の入／出力データバスコネク
タ部が１個のグローバルデータバスを介して１個のデー
タバスセンスアンプユニット１４１〜１４４と１個のワ
ードラインドライバユニット１５１〜１５４に接続され
る構成を備えてなる。
Description
【０００１】
【発明が属する技術分野】本発明は、バーチャルチャン
ネルＤＲＡＭ（Ｖｉｒｔｕａｌ ｃｈａｎｎｅｌＤＲＡ
Ｍ）に関し、より詳細には、データの処理方式を単一化
してセルの効率を高め、チップのレイアウト面積を低減
し、データの処理速度を向上させたバーチャルチャンネ
ルＤＲＡＭに関する。
ネルＤＲＡＭ（Ｖｉｒｔｕａｌ ｃｈａｎｎｅｌＤＲＡ
Ｍ）に関し、より詳細には、データの処理方式を単一化
してセルの効率を高め、チップのレイアウト面積を低減
し、データの処理速度を向上させたバーチャルチャンネ
ルＤＲＡＭに関する。
【０００２】
【従来の技術】図１は、従来の技術にかかるバーチャル
チャンネルＤＲＡＭのチャンネル構造を示す構成図であ
って、アクティブ（Ａｃｔｉｖｅ）命令によりビットラ
インと導通するセル全体のデータ、または、一ユニット
分のデータを一時格納する各々の４つの単位チャンネル
ユニット１１０〜１４０からなる１６個のチャンネルブ
ロックユニット１００＿０〜１００＿１５と、１６個の
チャンネルブロックユニット１００＿０〜１００＿１５
の一側に接続され、４つの単位チャンネルユニット１１
０〜１４０を制御する１６個のチャンネルコントロール
ユニット２０＿０〜２０＿１５を備えている。
チャンネルＤＲＡＭのチャンネル構造を示す構成図であ
って、アクティブ（Ａｃｔｉｖｅ）命令によりビットラ
インと導通するセル全体のデータ、または、一ユニット
分のデータを一時格納する各々の４つの単位チャンネル
ユニット１１０〜１４０からなる１６個のチャンネルブ
ロックユニット１００＿０〜１００＿１５と、１６個の
チャンネルブロックユニット１００＿０〜１００＿１５
の一側に接続され、４つの単位チャンネルユニット１１
０〜１４０を制御する１６個のチャンネルコントロール
ユニット２０＿０〜２０＿１５を備えている。
【０００３】そして、各々の単位チャンネルユニット１
１０〜１４０には、１２８個のノーマルチャンネルレジ
スタ（ｎｏｒｍａｌ ｃｈａｎｎｅｌ ｒｅｇｉｓｔｅ
ｒ）１と、４つの冗長チャンネルレジスタ（ｒｅｄｕｎ
ｄａｎｃｙ ｃｈａｎｎｅｌｒｅｇｉｓｔｅｒ）２が連
続に位置している。
１０〜１４０には、１２８個のノーマルチャンネルレジ
スタ（ｎｏｒｍａｌ ｃｈａｎｎｅｌ ｒｅｇｉｓｔｅ
ｒ）１と、４つの冗長チャンネルレジスタ（ｒｅｄｕｎ
ｄａｎｃｙ ｃｈａｎｎｅｌｒｅｇｉｓｔｅｒ）２が連
続に位置している。
【０００４】その際、１２８個のノーマルチャンネルレ
ジスタ１は、チャンネル読み込みバス（ｃｈａｎｎｅｌ
ｒｅａｄ ｂｕｓ）３により互いに接続されており、
４つの冗長チャンネルレジスタ２は、冗長チャンネル読
み込みバス（ｒｅｄｕｎｄａｎｃｙ ｃｈａｎｎｅｌ
ｒｅａｄ ｂｕｓ）４により互いに接続されている。そ
して、１２８個のノーマルチャンネルレジスタ１と４つ
の冗長チャンネルレジスタ２とは、チャンネル書き込み
バス（ｃｈａｎｎｅｌ ｗｒｉｔｅ ｂｕｓ）５により
互いに接続されている。
ジスタ１は、チャンネル読み込みバス（ｃｈａｎｎｅｌ
ｒｅａｄ ｂｕｓ）３により互いに接続されており、
４つの冗長チャンネルレジスタ２は、冗長チャンネル読
み込みバス（ｒｅｄｕｎｄａｎｃｙ ｃｈａｎｎｅｌ
ｒｅａｄ ｂｕｓ）４により互いに接続されている。そ
して、１２８個のノーマルチャンネルレジスタ１と４つ
の冗長チャンネルレジスタ２とは、チャンネル書き込み
バス（ｃｈａｎｎｅｌ ｗｒｉｔｅ ｂｕｓ）５により
互いに接続されている。
【０００５】各チャンネルコントロールユニット２０＿
０〜２０＿１５とノーマルチャンネルレジスタ１との間
には、読み込み用入／出力データバスコネクタ部（Ｒｅ
ａｄｔｙｐｅ Ｉ／Ｏ ｄａｔａ ｂｕｓ ｃｏｎｎｅ
ｃｔｏｒ）６と、書き込み用入／出力データバスコネク
タ部（Ｗｒｉｔｅ ｔｙｐｅ Ｉ／Ｏ ｄａｔａｂｕｓ
ｃｏｎｎｅｃｔｏｒ）７とが接続される。
０〜２０＿１５とノーマルチャンネルレジスタ１との間
には、読み込み用入／出力データバスコネクタ部（Ｒｅ
ａｄｔｙｐｅ Ｉ／Ｏ ｄａｔａ ｂｕｓ ｃｏｎｎｅ
ｃｔｏｒ）６と、書き込み用入／出力データバスコネク
タ部（Ｗｒｉｔｅ ｔｙｐｅ Ｉ／Ｏ ｄａｔａｂｕｓ
ｃｏｎｎｅｃｔｏｒ）７とが接続される。
【０００６】読み込み用入／出力データバスコネクタ部
６は、チャンネル読み込みバス３とデータバスセンスア
ンプ４１、４３、４５、４７との間に各々接続され、書
き込み用入／出力データバスコネクタ部７は、チャンネ
ル書き込みバス５と書き込みドライバユニット５１〜５
４との間に各々接続される。そして、冗長チャンネル読
み込みバス４と冗長データバスセンスアンプユニット４
２、４４、４６、４８との間に冗長用入／出力データバ
スコネクタ部８が各々接続される。
６は、チャンネル読み込みバス３とデータバスセンスア
ンプ４１、４３、４５、４７との間に各々接続され、書
き込み用入／出力データバスコネクタ部７は、チャンネ
ル書き込みバス５と書き込みドライバユニット５１〜５
４との間に各々接続される。そして、冗長チャンネル読
み込みバス４と冗長データバスセンスアンプユニット４
２、４４、４６、４８との間に冗長用入／出力データバ
スコネクタ部８が各々接続される。
【０００７】また、データバスセンスアンプユニット４
１、４３、４５、４７は、読み込み動作時、チャンネル
読み込みバス３を介して出力され、ノーマルチャンネル
レジスタ１に格納されたデータを感知・増幅した後、グ
ローバル読み込みデータバス（ｇｌｏｂａｌ ｒｅａｄ
ｄａｔａ ｂｕｓ：ｇｒｄ）に出力する。
１、４３、４５、４７は、読み込み動作時、チャンネル
読み込みバス３を介して出力され、ノーマルチャンネル
レジスタ１に格納されたデータを感知・増幅した後、グ
ローバル読み込みデータバス（ｇｌｏｂａｌ ｒｅａｄ
ｄａｔａ ｂｕｓ：ｇｒｄ）に出力する。
【０００８】一方、冗長データバスセンスアンプユニッ
ト４２、４４、４６、４８は、読み込み動作時、冗長チ
ャンネル読み込みバス４を介して出力され、冗長チャン
ネルレジスタ２に格納されたデータを感知・増幅した
後、グローバル読み込みデータバス（ｇｒｄ）に出力す
る。
ト４２、４４、４６、４８は、読み込み動作時、冗長チ
ャンネル読み込みバス４を介して出力され、冗長チャン
ネルレジスタ２に格納されたデータを感知・増幅した
後、グローバル読み込みデータバス（ｇｒｄ）に出力す
る。
【０００９】書き込みドライバユニット５１〜５４は、
書き込み動作時、グローバル書き込みデータバス（Ｇｌ
ｏｂａｌ ｗｒｉｔｅ ｄａｔａ ｂｕｓ：ｇｗｄ）を
介して入力されたデータをドライビングし、書き込み用
入／出力データバスコネクタ部７に出力する。
書き込み動作時、グローバル書き込みデータバス（Ｇｌ
ｏｂａｌ ｗｒｉｔｅ ｄａｔａ ｂｕｓ：ｇｗｄ）を
介して入力されたデータをドライビングし、書き込み用
入／出力データバスコネクタ部７に出力する。
【００１０】
【発明が解決しようとする課題】しかし、このように構
成された従来のバーチャルチャンネルＤＲＡＭにおいて
は、１つのチャンネルコントロールユニット２０＿０〜
２０＿１５に、読み込み（Ｒｅａｄ）用と書き込み（Ｗ
ｒｉｔｅ）用の２つの入／出力データバスコネクタ部
６、７が接続されていて、広いレイアウト面積を必要と
する問題がある。また、読み込み動作時に使用するデー
タバスセンスアンプの場合にも、ノーマル用と冗長用に
各々分けて使用することにより、レイアウト面積はもち
ろん、動作時の電流の消費が増加するという問題もあ
る。
成された従来のバーチャルチャンネルＤＲＡＭにおいて
は、１つのチャンネルコントロールユニット２０＿０〜
２０＿１５に、読み込み（Ｒｅａｄ）用と書き込み（Ｗ
ｒｉｔｅ）用の２つの入／出力データバスコネクタ部
６、７が接続されていて、広いレイアウト面積を必要と
する問題がある。また、読み込み動作時に使用するデー
タバスセンスアンプの場合にも、ノーマル用と冗長用に
各々分けて使用することにより、レイアウト面積はもち
ろん、動作時の電流の消費が増加するという問題もあ
る。
【００１１】また、単位チャンネル１１０〜１４０内に
ある１２８個のノーマルチャンネルレジスタ１と冗長チ
ャンネルレジスタ２とがチャンネル書き込みバス５によ
り１つに接続されていて、読み込み動作時の負荷値が増
加してデータの処理速度が遅くなるという問題があっ
た。
ある１２８個のノーマルチャンネルレジスタ１と冗長チ
ャンネルレジスタ２とがチャンネル書き込みバス５によ
り１つに接続されていて、読み込み動作時の負荷値が増
加してデータの処理速度が遅くなるという問題があっ
た。
【００１２】そこで、本発明は上記従来のバーチャルチ
ャンネルＤＲＡＭにおける問題点に鑑みてなされたもの
であって、データの処理方式を単一化してセルの効率を
高め、チップのレイアウト面積を減らし、かつ、データ
の処理速度を向上させたバーチャルチャンネルＤＲＡＭ
を提供することを目的としている。
ャンネルＤＲＡＭにおける問題点に鑑みてなされたもの
であって、データの処理方式を単一化してセルの効率を
高め、チップのレイアウト面積を減らし、かつ、データ
の処理速度を向上させたバーチャルチャンネルＤＲＡＭ
を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明によるバーチャルチャンネルＤＲＡ
Ｍは、複数個のノーマルチャンネルレジスタと冗長チャ
ンネルレジスタとが１個のローカルデータバスにより共
通に接続された第１乃至第４の単位チャンネルユニット
からなる複数個のチャンネルブロックユニットと、前記
単位チャンネルユニットのローカルデータバスとグロー
バルデータバスとの間に各々接続される複数の入／出力
データバスコネクタ部と、前記複数個のチャンネルブロ
ックユニットの一側に各々接続され、前記第１乃至第４
のチャンネルユニットの動作を制御する複数個のチャン
ネルコントロールユニットと、前記グローバルデータバ
スとグローバル読み込みデータバスとの間に各々接続さ
れ、ノーマル読み込み動作と冗長動作時、入力データを
センシングする複数個のデータバスセンスアンプユニッ
トと、前記グローバルデータバスとグローバル書き込み
データバスとの間に各々接続され、入力データをドライ
ビングする複数個の書き込みドライバユニットとを備え
てなることを特徴とする。
になされた、本発明によるバーチャルチャンネルＤＲＡ
Ｍは、複数個のノーマルチャンネルレジスタと冗長チャ
ンネルレジスタとが１個のローカルデータバスにより共
通に接続された第１乃至第４の単位チャンネルユニット
からなる複数個のチャンネルブロックユニットと、前記
単位チャンネルユニットのローカルデータバスとグロー
バルデータバスとの間に各々接続される複数の入／出力
データバスコネクタ部と、前記複数個のチャンネルブロ
ックユニットの一側に各々接続され、前記第１乃至第４
のチャンネルユニットの動作を制御する複数個のチャン
ネルコントロールユニットと、前記グローバルデータバ
スとグローバル読み込みデータバスとの間に各々接続さ
れ、ノーマル読み込み動作と冗長動作時、入力データを
センシングする複数個のデータバスセンスアンプユニッ
トと、前記グローバルデータバスとグローバル書き込み
データバスとの間に各々接続され、入力データをドライ
ビングする複数個の書き込みドライバユニットとを備え
てなることを特徴とする。
【００１４】また、本発明による他のバーチャルチャン
ネルＤＲＡＭは、複数個のノーマルチャンネルレジスタ
と冗長チャンネルレジスタとを半分ずつ左右に分け、ロ
ーカルデータバスに各々連続に接続させた第１乃至第４
の単位チャンネルユニットを各々備えている複数個のチ
ャンネルブロックユニットと、前記単位チャンネルユニ
ットのローカルデータバスとグローバルデータバスとの
間に各々接続された複数の入／出力データバスコネクタ
部と、前記複数個のチャンネルブロックユニットの一側
に各々接続され、前記第１乃至第４のチャンネルユニッ
トの動作を制御する複数個のチャンネルコントロールユ
ニットと、前記グローバルデータバスとグローバル読み
込みデータバスとの間に各々１個ずつ接続され、ノーマ
ル読み込み動作と冗長動作の際、入力データをセンシン
グする複数個のデータバスセンスアンプユニットと、前
記グローバルデータバスとグローバル書き込みデータバ
スとの間に各々接続され、入力データをドライビングす
る複数個の書き込みドライバユニットとを含んでなるこ
とを特徴とする。
ネルＤＲＡＭは、複数個のノーマルチャンネルレジスタ
と冗長チャンネルレジスタとを半分ずつ左右に分け、ロ
ーカルデータバスに各々連続に接続させた第１乃至第４
の単位チャンネルユニットを各々備えている複数個のチ
ャンネルブロックユニットと、前記単位チャンネルユニ
ットのローカルデータバスとグローバルデータバスとの
間に各々接続された複数の入／出力データバスコネクタ
部と、前記複数個のチャンネルブロックユニットの一側
に各々接続され、前記第１乃至第４のチャンネルユニッ
トの動作を制御する複数個のチャンネルコントロールユ
ニットと、前記グローバルデータバスとグローバル読み
込みデータバスとの間に各々１個ずつ接続され、ノーマ
ル読み込み動作と冗長動作の際、入力データをセンシン
グする複数個のデータバスセンスアンプユニットと、前
記グローバルデータバスとグローバル書き込みデータバ
スとの間に各々接続され、入力データをドライビングす
る複数個の書き込みドライバユニットとを含んでなるこ
とを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明によるバーチャルチ
ャンネルＤＲＡＭの実施の形態の具体例を図面を参照し
ながら説明する。本発明の実施例を説明する全図にわた
って、同一機能を有するものは同一符号を使用し、その
反復説明は省略する。
ャンネルＤＲＡＭの実施の形態の具体例を図面を参照し
ながら説明する。本発明の実施例を説明する全図にわた
って、同一機能を有するものは同一符号を使用し、その
反復説明は省略する。
【００１６】図２は、本発明によるバーチャルチャンネ
ルＤＲＡＭのチャンネル構造を示す構成図である。本発
明のバーチャルチャンネルＤＲＡＭは、１２８個、或い
はそれ以上のノーマルチャンネルレジスタ６２と４つの
冗長チャンネルレジスタ６４とが１つのローカルデータ
バス６６により共通に接続されている第１乃至第４の単
位チャンネルユニット２１０〜２４０を各々備えている
第１乃至第１６のチャンネルブロックユニット２００＿
０〜２００＿１５と、第１乃至第１６のチャンネルブロ
ックユニット２００＿０〜２００＿１５の一側に各々接
続され、第１乃至第４の単位チャンネルユニット２１０
〜２４０の動作を制御する第１乃至第１６のチャンネル
コントロールユニット２２＿０〜２２＿１５と、第１乃
至第４の単位チャンネルユニット２１０〜２４０のロー
カルデータバス６６に各々接続された第１乃至第４の入
／出力データバスコネクタ部７２、７４、７６、７８
と、第１乃至第１６のチャンネルコントロールユニット
２２＿０〜２２＿１５の第１の単位チャンネルユニット
２１０のローカルデータバス６６に各々接続された第１
の入／出力データバスコネクタ部７２に共通に接続され
た第１のグローバルデータバス８２と、第１のグローバ
ルデータバス８２に共通に接続された第１の書き込みド
ライバユニット１５１及び第１のデータバスセンスアン
プユニット１４１と、第１乃至第１６のチャンネルコン
トロールユニット２２＿０〜２２＿１５の第２の単位チ
ャンネルユニット２２０のローカルデータバス６６に各
々接続された第２の入／出力データバスコネクタ部７４
に共通に接続された第２のグローバルデータバス８４
と、第２のグローバルデータバス８４に共通に接続され
た第２の書き込みドライバユニット１５２及び第２のデ
ータバスセンスアンプユニット１４２と、第１乃至第１
６のチャンネルコントロールユニット２２＿０〜２２＿
１５の第３の単位チャンネルユニット２３０のローカル
データバス６６に各々接続された第３の入／出力データ
バスコネクタ７６部に共通に接続された第３のグローバ
ルデータバス８６と、第３のグローバルデータバス８６
に共通に接続された第３の書き込みドライバユニット１
５３及び第２のデータバスセンスアンプユニット１４３
と、第１乃至第１６のチャンネルコントロールユニット
２２＿０〜２２＿１５の第４の単位チャンネルユニット
２４０のローカルデータバス６６に各々接続された第４
の入／出力データバスコネクタ部７８に共通に接続され
た第４のグローバルデータバス８８と、第４のグローバ
ルデータバス８８に共通に接続された第４の書き込みド
ライバユニット１５４及び第４のデータバスセンスアン
プユニット１４４とからなる。
ルＤＲＡＭのチャンネル構造を示す構成図である。本発
明のバーチャルチャンネルＤＲＡＭは、１２８個、或い
はそれ以上のノーマルチャンネルレジスタ６２と４つの
冗長チャンネルレジスタ６４とが１つのローカルデータ
バス６６により共通に接続されている第１乃至第４の単
位チャンネルユニット２１０〜２４０を各々備えている
第１乃至第１６のチャンネルブロックユニット２００＿
０〜２００＿１５と、第１乃至第１６のチャンネルブロ
ックユニット２００＿０〜２００＿１５の一側に各々接
続され、第１乃至第４の単位チャンネルユニット２１０
〜２４０の動作を制御する第１乃至第１６のチャンネル
コントロールユニット２２＿０〜２２＿１５と、第１乃
至第４の単位チャンネルユニット２１０〜２４０のロー
カルデータバス６６に各々接続された第１乃至第４の入
／出力データバスコネクタ部７２、７４、７６、７８
と、第１乃至第１６のチャンネルコントロールユニット
２２＿０〜２２＿１５の第１の単位チャンネルユニット
２１０のローカルデータバス６６に各々接続された第１
の入／出力データバスコネクタ部７２に共通に接続され
た第１のグローバルデータバス８２と、第１のグローバ
ルデータバス８２に共通に接続された第１の書き込みド
ライバユニット１５１及び第１のデータバスセンスアン
プユニット１４１と、第１乃至第１６のチャンネルコン
トロールユニット２２＿０〜２２＿１５の第２の単位チ
ャンネルユニット２２０のローカルデータバス６６に各
々接続された第２の入／出力データバスコネクタ部７４
に共通に接続された第２のグローバルデータバス８４
と、第２のグローバルデータバス８４に共通に接続され
た第２の書き込みドライバユニット１５２及び第２のデ
ータバスセンスアンプユニット１４２と、第１乃至第１
６のチャンネルコントロールユニット２２＿０〜２２＿
１５の第３の単位チャンネルユニット２３０のローカル
データバス６６に各々接続された第３の入／出力データ
バスコネクタ７６部に共通に接続された第３のグローバ
ルデータバス８６と、第３のグローバルデータバス８６
に共通に接続された第３の書き込みドライバユニット１
５３及び第２のデータバスセンスアンプユニット１４３
と、第１乃至第１６のチャンネルコントロールユニット
２２＿０〜２２＿１５の第４の単位チャンネルユニット
２４０のローカルデータバス６６に各々接続された第４
の入／出力データバスコネクタ部７８に共通に接続され
た第４のグローバルデータバス８８と、第４のグローバ
ルデータバス８８に共通に接続された第４の書き込みド
ライバユニット１５４及び第４のデータバスセンスアン
プユニット１４４とからなる。
【００１７】ここで、第１乃至第４の書き込みドライバ
ユニット１５１〜１５４は、グローバル書き込みデータ
バス（ｇｗｄ）に接続され、第１乃至第４のデータバス
センスアンプユニット１４１〜１４４は、グローバル読
み込みデータバス（ｇｒｄ）に接続される。
ユニット１５１〜１５４は、グローバル書き込みデータ
バス（ｇｗｄ）に接続され、第１乃至第４のデータバス
センスアンプユニット１４１〜１４４は、グローバル読
み込みデータバス（ｇｒｄ）に接続される。
【００１８】データバスセンスアンプユニット１４１〜
１４４は、上記構成のように、１つのグローバルデータ
バスとグローバル読み込みデータバス（ｇｒｄ）との間
に１個ずつ接続され、ノーマル読み込み動作と冗長動作
時に同時に動作される。そして、書き込みドライバユニ
ット１５１〜１５４は、１個のグローバルデータバスと
グローバル書き込みデータバス（ｇｗｄ）との間に１個
ずつ接続され、書き込み動作時に入力されたデータをド
ライビングする。
１４４は、上記構成のように、１つのグローバルデータ
バスとグローバル読み込みデータバス（ｇｒｄ）との間
に１個ずつ接続され、ノーマル読み込み動作と冗長動作
時に同時に動作される。そして、書き込みドライバユニ
ット１５１〜１５４は、１個のグローバルデータバスと
グローバル書き込みデータバス（ｇｗｄ）との間に１個
ずつ接続され、書き込み動作時に入力されたデータをド
ライビングする。
【００１９】上記の構成を有する本発明によるバーチャ
ルチャンネルＤＲＡＭの読み込み動作は次の通りであ
る。先ず、第１のチャンネルコントロールユニット２２
＿０により第１のチャンネルブロックユニット２００＿
０の第１の単位チャンネルユニット２１０のチャンネル
レジスタ６２が選択されると仮定すれば、選択されたチ
ャンネルレジスタ６２から読み込みデータがローカルデ
ータバス６６に載ることになる。
ルチャンネルＤＲＡＭの読み込み動作は次の通りであ
る。先ず、第１のチャンネルコントロールユニット２２
＿０により第１のチャンネルブロックユニット２００＿
０の第１の単位チャンネルユニット２１０のチャンネル
レジスタ６２が選択されると仮定すれば、選択されたチ
ャンネルレジスタ６２から読み込みデータがローカルデ
ータバス６６に載ることになる。
【００２０】ローカルデータバス６６に載った読み込み
データは、第１の入／出力データバスコネクタ部７２を
介して、第１のグローバルデータバス８２に伝達され
る。その後、第１のグローバルデータバス８２に伝達さ
れた読み込みデータは、第１のデータバスセンスアンプ
ユニット１４１により感知・増幅された後、グローバル
読み込みデータバス（ｇｒｄ）に出力される。
データは、第１の入／出力データバスコネクタ部７２を
介して、第１のグローバルデータバス８２に伝達され
る。その後、第１のグローバルデータバス８２に伝達さ
れた読み込みデータは、第１のデータバスセンスアンプ
ユニット１４１により感知・増幅された後、グローバル
読み込みデータバス（ｇｒｄ）に出力される。
【００２１】本発明によるバーチャルチャンネルＤＲＡ
Ｍの書き込み動作は次の通りである。グローバル書き込
みデータバス（ｇｗｄ）を介して入力された書き込みデ
ータが第１の書き込みドライバユニット（ＷＤ）１５１
を介して入力されると仮定すれば、第１の書き込みドラ
イバユニット１５１を介して入力されたデータは、読み
込み動作時に読み込みデータを出力した第１のグローバ
ルデータバス８２に伝達される。
Ｍの書き込み動作は次の通りである。グローバル書き込
みデータバス（ｇｗｄ）を介して入力された書き込みデ
ータが第１の書き込みドライバユニット（ＷＤ）１５１
を介して入力されると仮定すれば、第１の書き込みドラ
イバユニット１５１を介して入力されたデータは、読み
込み動作時に読み込みデータを出力した第１のグローバ
ルデータバス８２に伝達される。
【００２２】第１のグローバルデータバス８２に伝達さ
れた書き込みデータは、第１のチャンネルコントロール
ユニット２２＿０により選択された第１のチャンネルブ
ロックユニット２００＿０の第１の単位チャンネルユニ
ット２１０のローカルデータバス６６に接続された第１
のデータバスコネクタ部７２に伝達される。その後、第
１のデータバスコネクタ部７２を介して入力されたデー
タは第１の単位チャンネルユニット２１０のローカルデ
ータバス６６を介して選択されたチャンネルレジスタ６
２に格納される。
れた書き込みデータは、第１のチャンネルコントロール
ユニット２２＿０により選択された第１のチャンネルブ
ロックユニット２００＿０の第１の単位チャンネルユニ
ット２１０のローカルデータバス６６に接続された第１
のデータバスコネクタ部７２に伝達される。その後、第
１のデータバスコネクタ部７２を介して入力されたデー
タは第１の単位チャンネルユニット２１０のローカルデ
ータバス６６を介して選択されたチャンネルレジスタ６
２に格納される。
【００２３】従って、図２に示す本発明のバーチャルチ
ャンネルＤＲＡＭは、単位チャンネルユニット２１０〜
２４０を構成する複数個のチャンネルレジスタを１つの
ローカルデータバス６６により接続し、ローカルデータ
バス６６にデータを入／出力するための入／出力バスコ
ネクタ部を各々１個ずつ配設することにより、入／出力
バスコネクタ部の数を、従来に比べて半分に減らし、ま
た、入／出力バスコネクタ部に接続されるグローバルデ
ータバスの数も半分に減らしている。
ャンネルＤＲＡＭは、単位チャンネルユニット２１０〜
２４０を構成する複数個のチャンネルレジスタを１つの
ローカルデータバス６６により接続し、ローカルデータ
バス６６にデータを入／出力するための入／出力バスコ
ネクタ部を各々１個ずつ配設することにより、入／出力
バスコネクタ部の数を、従来に比べて半分に減らし、ま
た、入／出力バスコネクタ部に接続されるグローバルデ
ータバスの数も半分に減らしている。
【００２４】そして、１つのグローバルデータバスに１
つのデータバスセンスアンプユニットと１つのワードラ
インドライバユニットとが接続される構成とすることに
より、従来のＤＲＡＭに比べてデータバスセンスアンプ
ユニットの数を半分に減らしている。これにより、本発
明のバーチャルチャンネルＤＲＡＭは、従来のものに比
べてレイアウト面積を半分に減らすことができ、データ
の処理速度を改善することができる。
つのデータバスセンスアンプユニットと１つのワードラ
インドライバユニットとが接続される構成とすることに
より、従来のＤＲＡＭに比べてデータバスセンスアンプ
ユニットの数を半分に減らしている。これにより、本発
明のバーチャルチャンネルＤＲＡＭは、従来のものに比
べてレイアウト面積を半分に減らすことができ、データ
の処理速度を改善することができる。
【００２５】図３は、本発明による他のバーチャルチャ
ンネルＤＲＡＭのチャンネル構造を示す構成図である。
図３に示されたバーチャルチャンネルＤＲＡＭは、アク
ティブ命令により入力されたデータを一時格納する第１
乃至第４の単位チャンネルユニット４１０、４１２、４
１４、４１６からなる１６個のチャンネルブロックユニ
ット４００＿０〜４００＿１５と、１６個のチャンネル
ブロックユニット４００＿０〜４００＿１５の一側に接
続され、第１乃至第４の単位チャンネルユニット４１
０、４１２、４１４、４１６の動作を制御する１６個の
チャンネルコントロールユニット４２０＿０〜４２０＿
１５からなる。
ンネルＤＲＡＭのチャンネル構造を示す構成図である。
図３に示されたバーチャルチャンネルＤＲＡＭは、アク
ティブ命令により入力されたデータを一時格納する第１
乃至第４の単位チャンネルユニット４１０、４１２、４
１４、４１６からなる１６個のチャンネルブロックユニ
ット４００＿０〜４００＿１５と、１６個のチャンネル
ブロックユニット４００＿０〜４００＿１５の一側に接
続され、第１乃至第４の単位チャンネルユニット４１
０、４１２、４１４、４１６の動作を制御する１６個の
チャンネルコントロールユニット４２０＿０〜４２０＿
１５からなる。
【００２６】ここで、１つの単位チャンネルユニット４
１０、４１２、４１４、４１６は、単位チャンネルユニ
ットを構成する１２８個のノーマルチャンネルレジスタ
４０１と４つの冗長チャンネルレジスタ４０２を半分ず
つ左右に分け、分けられた６４個のノーマルチャンネル
レジスタ４０１と２つの冗長チャンネルレジスタ４０２
とが１つのローカルデータバス４０３により連続に接続
されている。そして、ローカルデータバス４０３は、１
つの入／出力データバスコネクタ部４０４により１つの
グローバルデータバス４０６と接続される。
１０、４１２、４１４、４１６は、単位チャンネルユニ
ットを構成する１２８個のノーマルチャンネルレジスタ
４０１と４つの冗長チャンネルレジスタ４０２を半分ず
つ左右に分け、分けられた６４個のノーマルチャンネル
レジスタ４０１と２つの冗長チャンネルレジスタ４０２
とが１つのローカルデータバス４０３により連続に接続
されている。そして、ローカルデータバス４０３は、１
つの入／出力データバスコネクタ部４０４により１つの
グローバルデータバス４０６と接続される。
【００２７】そして、グローバルデータバス４０６は、
１つのデータバスセンスアンプユニット４４０及び１つ
の書き込みドライバユニット４５０に共通に接続され
る。データバスセンスアンプユニット４４０は、ノーマ
ル読み込み動作と冗長動作時に動作され、グローバルデ
ータバス４０６のデータをセンシングしてグローバル読
み込みデータバス（ｇｒｄ）に出力する。書き込みドラ
イバユニット４５０は、書き込み動作時、グローバル書
き込みデータバスを介して入力されたデータをドライビ
ングしてグローバルデータバス４０６に出力する。
１つのデータバスセンスアンプユニット４４０及び１つ
の書き込みドライバユニット４５０に共通に接続され
る。データバスセンスアンプユニット４４０は、ノーマ
ル読み込み動作と冗長動作時に動作され、グローバルデ
ータバス４０６のデータをセンシングしてグローバル読
み込みデータバス（ｇｒｄ）に出力する。書き込みドラ
イバユニット４５０は、書き込み動作時、グローバル書
き込みデータバスを介して入力されたデータをドライビ
ングしてグローバルデータバス４０６に出力する。
【００２８】上記の構成を有するバーチャルチャンネル
ＤＲＡＭの読み込み動作は次の通りである。先ず、第１
のチャンネルコントロールユニット４２０＿０により第
１のチャンネルブロックユニット４００＿０の第１の単
位チャンネルユニット４１０のチャンネルレジスタ４０
１が選択されると仮定すれば、選択されたチャンネルレ
ジスタ４０１から読み込みデータがローカルデータバス
４０３に載ることになる。
ＤＲＡＭの読み込み動作は次の通りである。先ず、第１
のチャンネルコントロールユニット４２０＿０により第
１のチャンネルブロックユニット４００＿０の第１の単
位チャンネルユニット４１０のチャンネルレジスタ４０
１が選択されると仮定すれば、選択されたチャンネルレ
ジスタ４０１から読み込みデータがローカルデータバス
４０３に載ることになる。
【００２９】ローカルデータバス４０３に載った読み込
みデータは、第１の入／出力データバスコネクタ部４０
４を介して、第１のグローバルデータバス４０６に伝達
される。その後、第１のグローバルデータバス４０６に
伝達された読み込みデータは、第１のデータバスセンス
アンプユニット４４０により感知・増幅された後、グロ
ーバル読み込みデータバス（ｇｒｄ）に出力される。
みデータは、第１の入／出力データバスコネクタ部４０
４を介して、第１のグローバルデータバス４０６に伝達
される。その後、第１のグローバルデータバス４０６に
伝達された読み込みデータは、第１のデータバスセンス
アンプユニット４４０により感知・増幅された後、グロ
ーバル読み込みデータバス（ｇｒｄ）に出力される。
【００３０】そして、バーチャルチャンネルＤＲＡＭの
書き込み動作は次の通りである。グローバル書き込みデ
ータバス（ｇｗｄ）を介して入力された書き込みデータ
が、第１の書き込みドライバユニット（ＷＤ）４５０を
介して入力されると仮定すれば、第１の書き込みドライ
バユニット４５０を介して入力されたデータは、読み込
み動作時に読み込みデータを出力した第１のグローバル
データバス４０６に伝達される。
書き込み動作は次の通りである。グローバル書き込みデ
ータバス（ｇｗｄ）を介して入力された書き込みデータ
が、第１の書き込みドライバユニット（ＷＤ）４５０を
介して入力されると仮定すれば、第１の書き込みドライ
バユニット４５０を介して入力されたデータは、読み込
み動作時に読み込みデータを出力した第１のグローバル
データバス４０６に伝達される。
【００３１】第１のグローバルデータバス４０６に伝達
された書き込みデータは、第１のチャンネルコントロー
ルユニット４２０＿０により選択された第１のチャンネ
ルブロックユニット４００＿０の第１の単位チャンネル
ユニット４１０のローカルデータバス４０３に接続され
た第１のデータバスコネクタ部４０４に伝達される。そ
の後、第１のデータバスコネクタ４０４を介して入力さ
れたデータは、第１の単位チャンネルユニット４１０の
ローカルデータバス４０３を介して選択されたチャンネ
ルレジスタ４０１に格納される。
された書き込みデータは、第１のチャンネルコントロー
ルユニット４２０＿０により選択された第１のチャンネ
ルブロックユニット４００＿０の第１の単位チャンネル
ユニット４１０のローカルデータバス４０３に接続され
た第１のデータバスコネクタ部４０４に伝達される。そ
の後、第１のデータバスコネクタ４０４を介して入力さ
れたデータは、第１の単位チャンネルユニット４１０の
ローカルデータバス４０３を介して選択されたチャンネ
ルレジスタ４０１に格納される。
【００３２】図３に示すように、本発明のバーチャルチ
ャンネルＤＲＡＭの一側に、チャンネルをコントロール
するためのチャンネルコントロールユニット４２０＿０
〜４２０＿１５が並列に接続され、他の一側に１２８
個、或いはそれ以上のチャンネルレジスタ４０１が連続
に接続されている。その際、図３に示すように、１２８
個、或いはそれ以上のチャンネルレジスタ４０１は、半
分（１／２）ずつに分けてドライブするように構成され
ているので、負荷の負担が低減されて、読み込みまたは
書き込み動作時にデータの処理速度を向上させることが
できる。
ャンネルＤＲＡＭの一側に、チャンネルをコントロール
するためのチャンネルコントロールユニット４２０＿０
〜４２０＿１５が並列に接続され、他の一側に１２８
個、或いはそれ以上のチャンネルレジスタ４０１が連続
に接続されている。その際、図３に示すように、１２８
個、或いはそれ以上のチャンネルレジスタ４０１は、半
分（１／２）ずつに分けてドライブするように構成され
ているので、負荷の負担が低減されて、読み込みまたは
書き込み動作時にデータの処理速度を向上させることが
できる。
【００３３】図４は、図２及び図３に示す単位チャンネ
ルユニット２１０〜２４０、４１０、４１２、４１４、
４１６のチャンネルレジスタ６２、４０１の回路図であ
る。本発明のチャンネルレジスタ６２、４０１は、デー
タをセンシング及び格納するセンシング及び格納ユニッ
ト３００と、第１の制御信号ｂｇｃｓにより入力データ
信号ｔｂ、ｔｂｂをセンシング及び格納ユニット３００
に入力する第１のデータ伝達ユニット３１０と、第２の
制御信号ｆｇｃｓ及びカラム選択信号Ｙｉによりセンシ
ング及び格納ユニット３００でセンシングされたデータ
１ｄｂ、１ｄｂｂを出力する第２のデータ伝達ユニット
３２０からなる。
ルユニット２１０〜２４０、４１０、４１２、４１４、
４１６のチャンネルレジスタ６２、４０１の回路図であ
る。本発明のチャンネルレジスタ６２、４０１は、デー
タをセンシング及び格納するセンシング及び格納ユニッ
ト３００と、第１の制御信号ｂｇｃｓにより入力データ
信号ｔｂ、ｔｂｂをセンシング及び格納ユニット３００
に入力する第１のデータ伝達ユニット３１０と、第２の
制御信号ｆｇｃｓ及びカラム選択信号Ｙｉによりセンシ
ング及び格納ユニット３００でセンシングされたデータ
１ｄｂ、１ｄｂｂを出力する第２のデータ伝達ユニット
３２０からなる。
【００３４】センシング及び格納ユニット３００は、電
源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓｓ供給
ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１とからなる第１のインバータ
と、電源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓ
ｓ供給ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２とからなる第２のインバ
ータからなる。第１のインバータと第２のインバータか
らなるチャンネルレジスタはクロスカップルド構造を有
する。
源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓｓ供給
ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ１とＮ
ＭＯＳトランジスタＮ１とからなる第１のインバータ
と、電源電圧Ｖｃｃ供給ラインｃｒｐｐと接地電圧Ｖｓ
ｓ供給ラインｃｒｇｐとの間にＰＭＯＳトランジスタＰ
２とＮＭＯＳトランジスタＮ２とからなる第２のインバ
ータからなる。第１のインバータと第２のインバータか
らなるチャンネルレジスタはクロスカップルド構造を有
する。
【００３５】第１のデータ伝達ユニット３１０は、第１
の制御信号ｂｇｃｓが‘ハイ’状態の際、ターンオンさ
れるＮＭＯＳトランジスタＮ３、Ｎ４からなる。そし
て、第２のデータ伝達ユニット３２０は、第２の制御信
号ｆｇｃｓが‘ハイ’状態の際、ターンオンされるＮＭ
ＯＳトランジスタＮ５、Ｎ６と、カラム選択信号Ｙｉが
‘ハイ’状態の際、ターンオンされるＮＭＯＳトランジ
スタＮ７、Ｎ８からなる。
の制御信号ｂｇｃｓが‘ハイ’状態の際、ターンオンさ
れるＮＭＯＳトランジスタＮ３、Ｎ４からなる。そし
て、第２のデータ伝達ユニット３２０は、第２の制御信
号ｆｇｃｓが‘ハイ’状態の際、ターンオンされるＮＭ
ＯＳトランジスタＮ５、Ｎ６と、カラム選択信号Ｙｉが
‘ハイ’状態の際、ターンオンされるＮＭＯＳトランジ
スタＮ７、Ｎ８からなる。
【００３６】図５は図２及び図３に示す書き込みドライ
バユニット１５１〜１５４、４５０〜４５７を示す回路
図である。書き込みドライバユニット１５１〜１５４、
４５０〜４５７は、データバスストローブバー信号ｄｂ
ｓｔｂが‘ハイ’状態の際、入力信号ｇｄｂ、ｇｄｂｂ
を差動増幅した信号を出力ノードＮｄ３、Ｎｄ４に出力
する差動増幅ユニット５１０と、差動増幅ユニット５１
０の出力ノードＮｄ３からの信号に従い第１の出力端子
ｇｒｂに‘ロウ’信号を出力する第１の出力ユニット５
３０と、差動増幅ユニット５１０の出力ノードＮｄ４か
らの信号に従い第２の出力端子ｇｒｂｂに‘ロウ’信号
を出力する第２の出力ユニット５４０と、データバスス
トローブバー信号ｄｂｓｔｂが‘ロウ’状態の際、差動
増幅ユニット５１０の出力ノードＮｄ３、Ｎｄ４の電位
を‘ハイ’状態にプリチャージ及びイコライジングする
プリチャージ及びイコライジングユニット５２０からな
る。
バユニット１５１〜１５４、４５０〜４５７を示す回路
図である。書き込みドライバユニット１５１〜１５４、
４５０〜４５７は、データバスストローブバー信号ｄｂ
ｓｔｂが‘ハイ’状態の際、入力信号ｇｄｂ、ｇｄｂｂ
を差動増幅した信号を出力ノードＮｄ３、Ｎｄ４に出力
する差動増幅ユニット５１０と、差動増幅ユニット５１
０の出力ノードＮｄ３からの信号に従い第１の出力端子
ｇｒｂに‘ロウ’信号を出力する第１の出力ユニット５
３０と、差動増幅ユニット５１０の出力ノードＮｄ４か
らの信号に従い第２の出力端子ｇｒｂｂに‘ロウ’信号
を出力する第２の出力ユニット５４０と、データバスス
トローブバー信号ｄｂｓｔｂが‘ロウ’状態の際、差動
増幅ユニット５１０の出力ノードＮｄ３、Ｎｄ４の電位
を‘ハイ’状態にプリチャージ及びイコライジングする
プリチャージ及びイコライジングユニット５２０からな
る。
【００３７】差動増幅ユニット５１０は、出力ノードＮ
ｄ４により電源電圧Ｖｃｃを出力ノードＮｄ３に伝達す
るＰＭＯＳトランジスタＰ３と、出力ノードＮｄ３によ
り電源電圧Ｖｃｃを出力ノードＮｄ４に伝達するＰＭＯ
ＳトランジスタＰ４と、出力ノードＮｄ４により出力ノ
ードＮｄ３からの信号をノードＮｄ５に伝達するＮＭＯ
ＳトランジスタＮ９と、出力ノードＮｄ３により出力ノ
ードＮｄ４からの信号をノードＮｄ６に伝達するＮＭＯ
ＳトランジスタＮ１０と、入力信号ｇｄｂに従いノード
Ｎｄ５からの信号をノードＮｄ７に伝達するＮＭＯＳト
ランジスタＮ１１と、入力信号ｇｄｂｂに従いノードＮ
ｄ６からの信号をノードＮｄ７に伝達するＮＭＯＳトラ
ンジスタＮ１２と、データバスストローブバー信号ｄｂ
ｓｔｂに従いノードＮｄ７からの信号を接地電圧Ｖｓｓ
に放電するＮＭＯＳトランジスタＮ１３とからなる。
ｄ４により電源電圧Ｖｃｃを出力ノードＮｄ３に伝達す
るＰＭＯＳトランジスタＰ３と、出力ノードＮｄ３によ
り電源電圧Ｖｃｃを出力ノードＮｄ４に伝達するＰＭＯ
ＳトランジスタＰ４と、出力ノードＮｄ４により出力ノ
ードＮｄ３からの信号をノードＮｄ５に伝達するＮＭＯ
ＳトランジスタＮ９と、出力ノードＮｄ３により出力ノ
ードＮｄ４からの信号をノードＮｄ６に伝達するＮＭＯ
ＳトランジスタＮ１０と、入力信号ｇｄｂに従いノード
Ｎｄ５からの信号をノードＮｄ７に伝達するＮＭＯＳト
ランジスタＮ１１と、入力信号ｇｄｂｂに従いノードＮ
ｄ６からの信号をノードＮｄ７に伝達するＮＭＯＳトラ
ンジスタＮ１２と、データバスストローブバー信号ｄｂ
ｓｔｂに従いノードＮｄ７からの信号を接地電圧Ｖｓｓ
に放電するＮＭＯＳトランジスタＮ１３とからなる。
【００３８】第１の出力ユニット５３０は、差動増幅ユ
ニット５１０の出力ノードＮｄ３からの信号を反転する
インバータＩＶ１と、インバータＩＶ１の出力信号が
‘ハイ’状態の際、第１の出力端子ｇｒｂの電位を接地
電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１４と
からなる。
ニット５１０の出力ノードＮｄ３からの信号を反転する
インバータＩＶ１と、インバータＩＶ１の出力信号が
‘ハイ’状態の際、第１の出力端子ｇｒｂの電位を接地
電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１４と
からなる。
【００３９】第２の出力ユニット５４０は、差動増幅ユ
ニット５１０の出力ノードＮｄ４からの信号を反転する
インバータＩＶ２と、インバータＩＶ２の出力信号が
‘ハイ’状態の際、第２の出力端子ｇｒｂｂの電位を接
地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１５
とからなる。
ニット５１０の出力ノードＮｄ４からの信号を反転する
インバータＩＶ２と、インバータＩＶ２の出力信号が
‘ハイ’状態の際、第２の出力端子ｇｒｂｂの電位を接
地電圧Ｖｓｓに放電させるＮＭＯＳトランジスタＮ１５
とからなる。
【００４０】プリチャージ及びイコライジングユニット
５２０は、データバスストローブバー信号ｄｂｓｔｂに
従い出力ノードＮｄ３に電源電圧Ｖｃｃを供給するＰＭ
ＯＳトランジスタＰ５と、データバスストローブバー信
号ｄｂｓｔｂに従い出力ノードＮｄ４に電源電圧Ｖｃｃ
を供給するＰＭＯＳトランジスタＰ７と、データバスス
トローブバー信号ｄｂｓｔｂに従い出力ノードＮｄ３、
Ｎｄ４からの信号を等化するＰＭＯＳトランジスタＰ６
とからなる。
５２０は、データバスストローブバー信号ｄｂｓｔｂに
従い出力ノードＮｄ３に電源電圧Ｖｃｃを供給するＰＭ
ＯＳトランジスタＰ５と、データバスストローブバー信
号ｄｂｓｔｂに従い出力ノードＮｄ４に電源電圧Ｖｃｃ
を供給するＰＭＯＳトランジスタＰ７と、データバスス
トローブバー信号ｄｂｓｔｂに従い出力ノードＮｄ３、
Ｎｄ４からの信号を等化するＰＭＯＳトランジスタＰ６
とからなる。
【００４１】図４と図５を参照すると、差動増幅ユニッ
ト５１０は、データバスストローブバー信号ｄｂｓｔｂ
が‘ハイ’にイネーブルされる時、ＮＭＯＳトランジス
タＮ１１、Ｎ１２のゲートに入力されるデータｇｄｂ、
ｇｄｂｂの電圧の大きさに従い差動増幅された信号を出
力ノードＮｄ３、Ｎｄ４に各々出力する。
ト５１０は、データバスストローブバー信号ｄｂｓｔｂ
が‘ハイ’にイネーブルされる時、ＮＭＯＳトランジス
タＮ１１、Ｎ１２のゲートに入力されるデータｇｄｂ、
ｇｄｂｂの電圧の大きさに従い差動増幅された信号を出
力ノードＮｄ３、Ｎｄ４に各々出力する。
【００４２】もし、データｇｄｂがデータバーｇｄｂｂ
より大きいと、ＮＭＯＳトランジスタＮ５を介して流れ
る電流の量は、ＮＭＯＳトランジスタＮ６を介して流れ
る電流の量より多いので、出力ノードＮｄ１の電位は
‘ロウ’、出力ノードＮｄ２の電位は‘ハイ’となる。
より大きいと、ＮＭＯＳトランジスタＮ５を介して流れ
る電流の量は、ＮＭＯＳトランジスタＮ６を介して流れ
る電流の量より多いので、出力ノードＮｄ１の電位は
‘ロウ’、出力ノードＮｄ２の電位は‘ハイ’となる。
【００４３】出力ノードＮｄ１が‘ロウ’状態の時、第
１の出力ユニット５３０のＮＭＯＳトランジスタＮ１４
がターンオンされ、第１の出力端子ｇｒｄに‘ロウ’レ
ベルを出力する。その際、出力ノードＮｄ４が‘ハイ’
状態にあるので、第２の出力ユニット５４０のＮＭＯＳ
トランジスタＮ１５がターンオフされ、第２の出力端子
ｇｒｂｂは、‘ハイ’状態になる。
１の出力ユニット５３０のＮＭＯＳトランジスタＮ１４
がターンオンされ、第１の出力端子ｇｒｄに‘ロウ’レ
ベルを出力する。その際、出力ノードＮｄ４が‘ハイ’
状態にあるので、第２の出力ユニット５４０のＮＭＯＳ
トランジスタＮ１５がターンオフされ、第２の出力端子
ｇｒｂｂは、‘ハイ’状態になる。
【００４４】図６は、図２及び図３に示しているデータ
バスセンスアンプユニット１４１〜１４４、４４０〜４
４７の回路図である。図示のようにデータバスセンスア
ンプユニット１４１〜１４４、４４０〜４４７は、グロ
ーバルバスライン対ｇｄｂ、ｇｄｂｂをデータバスプリ
チャージ信号ｄｂｐｃｇに従い電源電圧Ｖｄｄにプリチ
ャージ及びイコライジングさせるプリチャージ及びイコ
ライジングユニット６１０と、プリチャージ及びイコラ
イジングユニット６１０からのデータバスプリチャージ
信号ｄｂｐｃｇを受ける端子に接続されたヒューズユニ
ット６２０と、書き込みデータイネーブル信号ｗｄｅｎ
とグローバル書き込みデータストローブバー信号ｇｗｄ
ｓｔｂに従い入力された書き込みデータｗｄａｔａ及び
書き込みデータバーｗｄａｔａｂ信号の緩衝された信号
をノードＮｄ１２、Ｎｄ１７に各々出力する第１の緩衝
ユニット６３０と、第１の緩衝ユニット６３０から出力
されたノードＮｄ１２、Ｎｄ１７からの信号を各々ラッ
チするラッチユニット６４０と、ラッチユニット６４０
の出力ノードＮｄ１４、Ｎｄ１９からの信号を受け、グ
ローバル読み込みデータバスライン対ｇｒｄ、ｇｒｄｂ
に緩衝された信号を各々出力する第２の緩衝ユニット６
５０とからなる。
バスセンスアンプユニット１４１〜１４４、４４０〜４
４７の回路図である。図示のようにデータバスセンスア
ンプユニット１４１〜１４４、４４０〜４４７は、グロ
ーバルバスライン対ｇｄｂ、ｇｄｂｂをデータバスプリ
チャージ信号ｄｂｐｃｇに従い電源電圧Ｖｄｄにプリチ
ャージ及びイコライジングさせるプリチャージ及びイコ
ライジングユニット６１０と、プリチャージ及びイコラ
イジングユニット６１０からのデータバスプリチャージ
信号ｄｂｐｃｇを受ける端子に接続されたヒューズユニ
ット６２０と、書き込みデータイネーブル信号ｗｄｅｎ
とグローバル書き込みデータストローブバー信号ｇｗｄ
ｓｔｂに従い入力された書き込みデータｗｄａｔａ及び
書き込みデータバーｗｄａｔａｂ信号の緩衝された信号
をノードＮｄ１２、Ｎｄ１７に各々出力する第１の緩衝
ユニット６３０と、第１の緩衝ユニット６３０から出力
されたノードＮｄ１２、Ｎｄ１７からの信号を各々ラッ
チするラッチユニット６４０と、ラッチユニット６４０
の出力ノードＮｄ１４、Ｎｄ１９からの信号を受け、グ
ローバル読み込みデータバスライン対ｇｒｄ、ｇｒｄｂ
に緩衝された信号を各々出力する第２の緩衝ユニット６
５０とからなる。
【００４５】データバスセンスアンプユニット１４１〜
１４４、４４０〜４４７は、グローバルバスライン８２
〜８８、４０６を介して入力された読み込みデータを感
知・増幅した後、グローバル読み込みデータバスライン
対ｇｒｄ、ｇｒｄｂに出力する。
１４４、４４０〜４４７は、グローバルバスライン８２
〜８８、４０６を介して入力された読み込みデータを感
知・増幅した後、グローバル読み込みデータバスライン
対ｇｒｄ、ｇｒｄｂに出力する。
【００４６】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００４７】
【発明の効果】以上説明のように、本発明によるバーチ
ャルチャンネルＤＲＡＭによれば、ノーマルチャンネル
レジスタと冗長チャンネルレジスタとが１個のローカル
データバス、及び１個の入／出力データバスコネクタ部
に接続され、１個の入／出力データバスコネクタ部が１
個のグローバルデータバスを介して１個のデータバスセ
ンスアンプユニットと１個のワードラインドライバユニ
ットに接続される構成により、従来のＤＲＡＭに比べて
チャンネルのバスラインの数を半分に減少させることが
でき、また、入／出力データバスコネクタ部及びデータ
バスセンスアンプユニットの数を半分に減少させること
ができる。したがって、従来のＤＲＡＭに比べてレイア
ウト面積を半分に減らすことができ、データの処理速度
を改善することができる。
ャルチャンネルＤＲＡＭによれば、ノーマルチャンネル
レジスタと冗長チャンネルレジスタとが１個のローカル
データバス、及び１個の入／出力データバスコネクタ部
に接続され、１個の入／出力データバスコネクタ部が１
個のグローバルデータバスを介して１個のデータバスセ
ンスアンプユニットと１個のワードラインドライバユニ
ットに接続される構成により、従来のＤＲＡＭに比べて
チャンネルのバスラインの数を半分に減少させることが
でき、また、入／出力データバスコネクタ部及びデータ
バスセンスアンプユニットの数を半分に減少させること
ができる。したがって、従来のＤＲＡＭに比べてレイア
ウト面積を半分に減らすことができ、データの処理速度
を改善することができる。
【００４８】また、１２８個、或いはそれ以上のチャン
ネルレジスタを半分ずつに分けてドライブするように構
成することにより、負荷の負担が低減され、読み込み及
び書き込み動作時、データの処理速度を向上させること
ができる。そして、チャンネルレジスタとグローバルバ
スラインとの間に接続される入／出力データバスコネク
タ部を１個に構成して、読み込み時と書き込み時に共に
使用することにより、入／出力データバスコネクタ部を
従来のものに比べて半分に減らすことができる。そし
て、入／出力データバスコネクタ部から、グローバル読
み込みデータバスまたはグローバル書き込みデータバス
へのグローバルバスラインも半分に減らすことができ
る。
ネルレジスタを半分ずつに分けてドライブするように構
成することにより、負荷の負担が低減され、読み込み及
び書き込み動作時、データの処理速度を向上させること
ができる。そして、チャンネルレジスタとグローバルバ
スラインとの間に接続される入／出力データバスコネク
タ部を１個に構成して、読み込み時と書き込み時に共に
使用することにより、入／出力データバスコネクタ部を
従来のものに比べて半分に減らすことができる。そし
て、入／出力データバスコネクタ部から、グローバル読
み込みデータバスまたはグローバル書き込みデータバス
へのグローバルバスラインも半分に減らすことができ
る。
【００４９】また、１つのグローバルデータバスに１個
ずつのデータバスセンスアンプユニットと書き込みドラ
イブユニットが接続されることから、従来のＤＲＡＭに
比べてレイアウト面積を半分に減らすことができ、デー
タの処理速度を改善することができる。
ずつのデータバスセンスアンプユニットと書き込みドラ
イブユニットが接続されることから、従来のＤＲＡＭに
比べてレイアウト面積を半分に減らすことができ、デー
タの処理速度を改善することができる。
【００５０】さらに、本発明は、データ処理時、読み込
みと書き込みの経路を１つに配設する構成によりレイア
ウト面積を大きく減らし、動作速度を大きく向上させる
ことができる等の優れた効果を奏する。
みと書き込みの経路を１つに配設する構成によりレイア
ウト面積を大きく減らし、動作速度を大きく向上させる
ことができる等の優れた効果を奏する。
【図１】従来の技術にかかるバーチャルチャンネルＤＲ
ＡＭのチャンネル構造を示す構成図である。
ＡＭのチャンネル構造を示す構成図である。
【図２】本発明によるバーチャルチャンネルＤＲＡＭの
チャンネル構成図である。
チャンネル構成図である。
【図３】本発明による他のバーチャルチャンネルＤＲＡ
Ｍのチャンネル構造を示す構成図である。
Ｍのチャンネル構造を示す構成図である。
【図４】図２及び図３に示す単位チャンネルユニット２
１０〜２４０、４１０〜４１６のチャンネルレジスタ６
２、４０１の回路図である。
１０〜２４０、４１０〜４１６のチャンネルレジスタ６
２、４０１の回路図である。
【図５】図２及び図３に示す書き込みドライバユニット
１５１〜１５４、４５１〜４５７の回路図である。
１５１〜１５４、４５１〜４５７の回路図である。
【図６】図２及び図３に示すデータバスセンスアンプユ
ニット１４１〜１４４、４４０〜４４７の回路図であ
る。
ニット１４１〜１４４、４４０〜４４７の回路図であ
る。
６２、４０１ ノーマルチャンネルレジスタ ６４、４０２ 冗長チャンネルレジスタ ６６、４０３ ローカルデータバス ７２〜７８、４０４、４０５ 入／出力データバス
コネクタ部 ２２＿０〜２２＿１５、４２０＿０〜４２０＿１５・・
・チャンネルコントロールユニット １３１〜１３４、４３１〜４３４ カラムデコーディン
グユニット １４１〜１４４、４４０〜４４７・・・ノーマル及び冗
長データバスセンスアンプユニット １５１〜１５４、４５１〜４５６ 書き込みドライ
バユニット ２００＿０〜２００＿１５、４００＿０〜４００＿１５
・・・チャンネルブロックユニット ２１０〜２４０、４１０〜４１６ 単位チャンネ
ルユニット ３００ センシング及び格納ユニット ３１０ 第１のデータ伝達ユニット ３２０ 第２のデータ伝達ユニット ５１０ 差動増幅ユニット ５２０ プリチャージ及びイコライジングユニ
ット ５３０ 第１の出力ユニット ５４０ 第２の出力ユニット ６１０ プリチャージ及びイコライジングユニ
ット ６２０ ヒューズユニット ６３０ 第１の緩衝ユニット ６４０ ラッチユニット ６５０ 第２の緩衝ユニット
コネクタ部 ２２＿０〜２２＿１５、４２０＿０〜４２０＿１５・・
・チャンネルコントロールユニット １３１〜１３４、４３１〜４３４ カラムデコーディン
グユニット １４１〜１４４、４４０〜４４７・・・ノーマル及び冗
長データバスセンスアンプユニット １５１〜１５４、４５１〜４５６ 書き込みドライ
バユニット ２００＿０〜２００＿１５、４００＿０〜４００＿１５
・・・チャンネルブロックユニット ２１０〜２４０、４１０〜４１６ 単位チャンネ
ルユニット ３００ センシング及び格納ユニット ３１０ 第１のデータ伝達ユニット ３２０ 第２のデータ伝達ユニット ５１０ 差動増幅ユニット ５２０ プリチャージ及びイコライジングユニ
ット ５３０ 第１の出力ユニット ５４０ 第２の出力ユニット ６１０ プリチャージ及びイコライジングユニ
ット ６２０ ヒューズユニット ６３０ 第１の緩衝ユニット ６４０ ラッチユニット ６５０ 第２の緩衝ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｈ ３５３Ｆ
Claims (30)
- 【請求項１】 複数個のノーマルチャンネルレジスタと
冗長チャンネルレジスタとが１個のローカルデータバス
により共通に接続された第１乃至第４の単位チャンネル
ユニットからなる複数個のチャンネルブロックユニット
と、 前記単位チャンネルユニットのローカルデータバスとグ
ローバルデータバスとの間に各々接続される複数の入／
出力データバスコネクタ部と、 前記複数個のチャンネルブロックユニットの一側に各々
接続され、前記第１乃至第４のチャンネルユニットの動
作を制御する複数個のチャンネルコントロールユニット
と、 前記グローバルデータバスとグローバル読み込みデータ
バスとの間に各々接続され、ノーマル読み込み動作と冗
長動作時、入力データをセンシングする複数個のデータ
バスセンスアンプユニットと、 前記グローバルデータバスとグローバル書き込みデータ
バスとの間に各々接続され、入力データをドライビング
する複数個の書き込みドライバユニットとを備えてなる
ことを特徴とするバーチャルチャンネルＤＲＡＭ。 - 【請求項２】 前記ノーマルチャンネルレジスタの数は
１２８個であることを特徴とする請求項１記載のバーチ
ャルチャンネルＤＲＡＭ。 - 【請求項３】 前記冗長チャンネルレジスタの数は４個
であることを特徴とする請求項１記載のバーチャルチャ
ンネルＤＲＡＭ。 - 【請求項４】 前記チャンネルブロックユニットの数は
１６個であることを特徴とする請求項１記載のバーチャ
ルチャンネルＤＲＡＭ。 - 【請求項５】 前記ノーマルチャンネルレジスタ及び冗
長チャンネルレジスタは、データをセンシング及び格納
するセンシング及び格納ユニットと、 第１の制御信号に従い入力データ信号を前記センシング
及び格納ユニットに入力する第１のデータ伝達ユニット
と、 第２の制御信号及びカラム選択信号に従い前記センシン
グ及び格納ユニットでセンシングされたデータを出力す
る第２のデータ伝達ユニットとからなることを特徴とす
る請求項１記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項６】 前記センシング及び格納ユニットは、電
源電圧供給ラインと接地電圧供給ラインとの間にＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタからなる第１の
インバータと、 前記第１のインバータとクロスカップルド構造（ｃｒｏ
ｓｓ−ｃｏｕｐｌｅｄｓｔｒｕｃｔｕｒｅ）を有し、前
記電源電圧供給ラインと前記接地電圧供給ラインとの間
にＰＭＯＳトランジスタとＮＭＯＳトランジスタからな
る第２のインバータとからなることを特徴とする請求項
５記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項７】 前記第１のデータ伝達ユニットは、ＮＭ
ＯＳトランジスタからなることを特徴とする請求項５記
載のバーチャルチャンネルＤＲＡＭ。 - 【請求項８】 前記第２のデータ伝達ユニットは、第２
の制御信号によりスイッチングされるＮＭＯＳトランジ
スタと、 前記カラム選択信号によりスイッチングされるＮＭＯＳ
トランジスタとからなることを特徴とする請求項５記載
のバーチャルチャンネルＤＲＡＭ。 - 【請求項９】 前記書き込みドライバユニットは、デー
タバスストローブバー信号が第１の電位状態である時、
２つの入力信号を差動増幅した信号を第１及び第２の出
力ノードに出力する差動増幅ユニットと、 前記差動増幅ユニットの前記第１の出力ノードの信号に
従い第１の出力端子に‘ロウ（ｌｏｗ）’または‘ハイ
（ｈｉｇｈ）’信号を出力する第１の出力ユニットと、 前記差動増幅ユニットの前記第２の出力ノードの信号に
従い第２の出力端子に‘ロウ’または‘ハイ’信号を出
力する第２の出力ユニットと、 前記データバスストローブバー信号が第２の電位状態で
ある時、前記差動増幅ユニットの前記第１及び第２の出
力ノードの電位を各々電源電圧にプリチャージ及びイコ
ライジングするプリチャージ及びイコライジングユニッ
トとからなることを特徴とする請求項１記載のバーチャ
ルチャンネルＤＲＡＭ。 - 【請求項１０】 前記第１の電位状態は、‘ロジックハ
イ（ｌｏｇｉｃ ｈｉｇｈ）’状態であり、 前記第２の電位状態は、‘ロジックロウ（ｌｏｇｉｃ
ｌｏｗ）’状態であることを特徴とする請求項９記載の
バーチャルチャンネルＤＲＡＭ。 - 【請求項１１】 前記差動増幅ユニットは、クロスカッ
プルド構造を有するＣＭＯＳ形差動増幅器であることを
特徴とする請求項９記載のバーチャルチャンネルＤＲＡ
Ｍ。 - 【請求項１２】 前記第１の出力ユニットは、前記第１
の出力ノードからの信号を反転させる第１のインバータ
と、 前記第１のインバータからの出力信号が‘ハイ’状態で
ある時、前記第１の出力端子の電位を接地電圧に放電さ
せる第１のＮＭＯＳトランジスタとからなることを特徴
とする請求項９記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項１３】 前記第２の出力ユニットは、前記第２
の出力ノードからの信号を反転させる第２のインバータ
と、 前記第２のインバータからの出力信号が‘ハイ’状態で
ある時、前記第２の出力端子の電位を接地電圧に放電さ
せる第２のＮＭＯＳトランジスタとからなることを特徴
とする請求項９記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項１４】 前記プリチャージ及びイコライジング
ユニットは、前記データバスストローブバー信号に従い
前記第１の出力ノードに電源電圧を供給する第１のＰＭ
ＯＳトランジスタと、 前記データバスストローブバー信号に従い前記第２の出
力ノードに電源電圧を供給する第２のＰＭＯＳトランジ
スタと、 前記データバスストローブバー信号に従い前記第１及び
第２の出力ノードの信号をイコライジングさせる第３の
ＰＭＯＳトランジスタとからなることを特徴とする請求
項９記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項１５】 前記データバスセンスアンプユニット
は、データバスプリチャージ信号に従い前記グローバル
バスラインを電源電圧にプリチャージ及びイコライジン
グさせるプリチャージ及びイコライジングユニットと、 前記データバスプリチャージ信号を入力する前記プリチ
ャージ及びイコライジングユニットの端子に接続された
ヒューズユニットと、 書き込みデータイネーブル信号とグローバル書き込みデ
ータストローブバー信号に従い入力された書き込みデー
タ及び書き込みデータバー信号を各々緩衝させて、出力
する第１の緩衝ユニットと、 前記第１の緩衝ユニットの出力信号をラッチするラッチ
ユニットと、 前記ラッチユニットの出力信号を緩衝して前記グローバ
ル読み込みデータバスラインに出力する第２の緩衝ユニ
ットとからなることを特徴とする請求項１記載のバーチ
ャルチャンネルＤＲＡＭ。 - 【請求項１６】 複数個のノーマルチャンネルレジスタ
と冗長チャンネルレジスタとを半分ずつ左右に分け、ロ
ーカルデータバスに各々連続に接続させた第１乃至第４
の単位チャンネルユニットを各々備えている複数個のチ
ャンネルブロックユニットと、 前記単位チャンネルユニットのローカルデータバスとグ
ローバルデータバスとの間に各々接続された複数の入／
出力データバスコネクタ部と、 前記複数個のチャンネルブロックユニットの一側に各々
接続され、前記第１乃至第４のチャンネルユニットの動
作を制御する複数個のチャンネルコントロールユニット
と、 前記グローバルデータバスとグローバル読み込みデータ
バスとの間に各々１個ずつ接続され、ノーマル読み込み
動作と冗長動作の際、入力データをセンシングする複数
個のデータバスセンスアンプユニットと、 前記グローバルデータバスとグローバル書き込みデータ
バスとの間に各々接続され、入力データをドライビング
する複数個の書き込みドライバユニットとを含んでなる
ことを特徴とするバーチャルチャンネルＤＲＡＭ。 - 【請求項１７】 前記ノーマルチャンネルレジスタの数
は１２８個であることを特徴とする請求項１６記載のバ
ーチャルチャンネルＤＲＡＭ。 - 【請求項１８】 前記冗長チャンネルレジスタの数は４
個であることを特徴とする請求項１６記載のバーチャル
チャンネルＤＲＡＭ。 - 【請求項１９】 前記チャンネルブロックの数は１６個
であることを特徴とする請求項１６記載のバーチャルチ
ャンネルＤＲＡＭ。 - 【請求項２０】 前記ノーマルチャンネルレジスタ及び
冗長チャンネルレジスタは、データをセンシング及び格
納するセンシング及び格納ユニットと、 第１の制御信号に従い入力データ信号を前記センシング
及び格納ユニットに入力する第１のデータ伝達ユニット
と、 第２の制御信号及びカラム選択信号に従い前記センシン
グ及び格納ユニットでセンシングされたデータを出力す
る第２のデータ伝達ユニットとからなることを特徴とす
る請求項１６記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項２１】 前記センシング及び格納ユニットは、
電源電圧供給ラインと接地電圧供給ラインとの間にＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタからなる第１
のインバータと、 前記第１のインバータとクロスカップルド構造を有し、
前記電源電圧供給ラインと前記接地電圧供給ラインとの
間にＰＭＯＳトランジスタとＮＭＯＳトランジスタから
なる第２のインバータとからなることを特徴とする請求
項２０記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項２２】 前記第１のデータ伝達ユニットは、Ｎ
ＭＯＳトランジスタからなることを特徴とする請求項２
０記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項２３】 前記第２のデータ伝達ユニットは、第
２の制御信号によりスイッチングされるＮＭＯＳトラン
ジスタと、 前記カラム選択信号によりスイッチングされるＮＭＯＳ
トランジスタとからなることを特徴とする請求項２０記
載のバーチャルチャンネルＤＲＡＭ。 - 【請求項２４】 前記書き込みドライバユニットは、デ
ータバスストローブバー信号が第１の電位状態である
時、２つの入力信号を差動増幅した信号を第１及び第２
の出力ノードに出力する差動増幅ユニットと、 前記差動増幅ユニットの前記第１の出力ノードの信号に
従い第１の出力端子に‘ロウ’または‘ハイ’信号を出
力する第１の出力ユニットと、 前記差動増幅ユニットの前記第２の出力ノードの信号に
従い第２の出力端子に‘ロウ’または‘ハイ’信号を出
力する第２の出力ユニットと、 前記データバスストローブバー信号が第２の電位状態で
ある時、前記差動増幅ユニットの前記第１及び第２の出
力ノードの電位を各々電源電圧にプリチャージ及びイコ
ライジングするプリチャージ及びイコライジングユニッ
トとからなることを特徴とする請求項１６記載のバーチ
ャルチャンネルＤＲＡＭ。 - 【請求項２５】 前記第１の電位状態は‘ロジックハ
イ’状態であり、 前記第２の電位状態は‘ロジックロウ’状態であること
を特徴とする請求項２４記載のバーチャルチャンネルＤ
ＲＡＭ。 - 【請求項２６】 前記差動増幅ユニットは、クロスカッ
プルド構造を有するＣＭＯＳ形差動増幅器であることを
特徴とする請求項２４記載のバーチャルチャンネルＤＲ
ＡＭ。 - 【請求項２７】 前記第１の出力ユニットは、前記第１
の出力ノードからの信号を反転させる第１のインバータ
と、 前記第１のインバータからの出力信号が‘ハイ’状態で
ある時、前記第１の出力端子の電位を接地電圧に放電さ
せる第１のＮＭＯＳトランジスタとからなることを特徴
とする請求項２４記載のバーチャルチャンネルＤＲＡ
Ｍ。 - 【請求項２８】 前記第２の出力ユニットは、前記第２
の出力ノードからの信号を反転させる第２のインバータ
と、 前記第２のインバータからの出力信号が‘ハイ’状態で
ある時、前記第２の出力端子の電位を接地電圧に放電さ
せる第２のＮＭＯＳトランジスタとからなることを特徴
とする請求項２４記載のバーチャルチャンネルＤＲＡ
Ｍ。 - 【請求項２９】 前記プリチャージ及びイコライジング
ユニットは、前記データバスストローブバー信号に従い
前記第１の出力ノードに電源電圧を供給する第１のＰＭ
ＯＳトランジスタと、 前記データバスストローブバー信号に従い前記第２の出
力ノードに電源電圧を供給する第２のＰＭＯＳトランジ
スタと、 前記データバスストローブバー信号に従い前記第１及び
第２の出力ノードの信号をイコライジングさせる第３の
ＰＭＯＳトランジスタとからなることを特徴とする請求
項２４記載のバーチャルチャンネルＤＲＡＭ。 - 【請求項３０】 前記データバスセンスアンプユニット
は、データバスプリチャージ信号に従い前記グローバル
バスラインを電源電圧にプリチャージ及びイコライジン
グさせるプリチャージ及びイコライジングユニットと、 前記データバスプリチャージ信号を入力する前記プリチ
ャージ及びイコライジングユニットの端子に接続された
ヒューズユニットと、 書き込みデータイネーブル信号とグローバル書き込みデ
ータストローブバー信号に従い入力された書き込みデー
タ及び書き込みデータバー信号を各々緩衝させて、出力
する第１の緩衝ユニットと、 前記第１の緩衝ユニットの出力信号をラッチするラッチ
ユニットと、 前記ラッチユニットの出力信号を緩衝して前記グローバ
ル読み込みデータバスラインに出力する第２の緩衝ユニ
ットとからなることを特徴とする請求項１６記載のバー
チャルチャンネルＤＲＡＭ。
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|---|---|---|---|
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| KR2000/P29785 | 2000-05-31 |
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| JP (1) | JP4254991B2 (ja) |
| TW (1) | TWI240269B (ja) |
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| JP2014086125A (ja) * | 2012-10-24 | 2014-05-12 | Samsung Electronics Co Ltd | 抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法 |
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|---|---|---|---|---|
| KR950015041B1 (ko) * | 1992-11-23 | 1995-12-21 | 삼성전자주식회사 | 로우리던던시회로를 가지는 고집적 반도체 메모리 장치 |
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- 2001-05-25 US US09/864,202 patent/US6445604B2/en not_active Expired - Fee Related
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