JP2009272023A - 半導体記憶装置 - Google Patents

Abstract

【課題】ビット線分割数を抑え、メモリセル占有率を向上させた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線ＷＷＬ及びＲＷＬと、ビット線ＷＢＬｔ、ＷＢＬｃ、ＲＢＬｔ及びＲＢＬｃと、アレイ状に配置された複数のメモリセルＭＣとを有するメモリセルアレイを備え、ＭＣは、インバータＩＶ１及びＩＶ２の入出力端が相互に接続されたフリップフロップ回路と、ＩＶ１の出力端及びＷＢＬｔ間に接続され、ＷＷＬにゲートが接続されたＮＭＯＳトランジスタＮ３と、ＩＶ２の出力端及びＷＢＬｃ間に接続され、ＷＷＬにゲートが接続されたＮＭＯＳトランジスタＮ４と、ＲＷＬ及びＲＢＬｔ間に接続され、ＩＶ２の出力端にゲートが接続されたＮＭＯＳトランジスタＮ５と、ＲＷＬ及びＲＢＬｃ間に接続され、ＩＶ１の出力端にゲートが接続されたＮＭＯＳトランジスタＮ６とを備える。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に８トランジスタ型メモリセルを備えたＳＲＡＭ等に関する。

ＬＳＩの低消費電力化のために、電源電圧を低くすることが要求されている。ＬＳＩの電源電圧の下限はＬＳＩ中のＳＲＡＭで決定される場合が多い。これはメモリセルのディスターブの問題に起因する。すなわち、従来の６トランジスタ型メモリセルでは、読み出し動作のためにワード線が選択された際に、プリチャージされたビット線がトランスファトランジスタを介してフリップフロップ回路を構成する内部ノードと接続されて、内部ノードが僅かにプルアップされる。このため、フリップフロップ回路のデータが不安定となり、電源電圧が低下するとデータ破壊が起こる。このようなディスターブの問題の対策として、読み出しポートを分離した８トランジスタ型メモリセルを使用することが提案されている（非特許文献１）。８トランジスタ型メモリセルでは、６トランジスタ型メモリセルに、新たに読み出し用ビット線及び読み出し用ワード線と、読み出し用ビット線を駆動するドライバ用トランジスタと、読み出し用ビット線とドライバ用トランジスタとを接続するトランスファゲート用トランジスタとが設けられる。トランスファゲート用トランジスタのゲートは読み出し用ワード線によって制御され、ドライバ用トランジスタのゲートは内部ノードに接続される。この構成によれば、内部ノードが直接読み出し用ビット線に接続されることがないので、読み出し時に内部ノードがプルアップされることが無く、ディスターブの問題を防ぐことができる。なお、書き込み時の動作は６トランジスタ型メモリセルと同様である。

このような従来の８トランジスタ型メモリセルを備えたＳＲＡＭでは、６トランジスタ型メモリセルの１つのノードに対して、ドライバ用とトランスファゲート用の２つのトランジスタが追加されるため、素子数の増加を防ぐ意味から単相のシングルエンド読み出しにならざるを得ない。このため、読み出し動作は、インバータ等のロジック回路でビット線の“Ｈ”レベル／“Ｌ”レベルを判定することにより行われ、読み出し速度及び精度を確保するためには、ビット線を速やかにフルスイングさせる必要がある。このようなビット線の高速ドライブを行うためには、ビット線に接続されるセル数を８〜３２セル程度に少なくする必要があり、そのため、セル占有率が著しく低下するという問題が生じる。
L Chang, et al., Symposium on VLSI Technology 2004, p128

本発明は、ビット線分割数を抑え、メモリセル占有率を向上させた半導体記憶装置を提供することを目的とする。

本発明の一つの態様に係る半導体記憶装置は、複数の第１及び第２のワード線と複数の第１乃至第４のビット線とアレイ状に配置された複数のメモリセルとを有するメモリセルアレイを備え、前記メモリセルは、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタからなる第１のインバータと第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタからなる第２のインバータを有し、前記第１のインバータの出力端及び前記第２のインバータの入力端が接続され、前記第１のインバータの入力端及び前記第２のインバータの出力端が接続されたフリップフロップ回路と、前記第１のインバータの出力端及び第１のビット線間に接続され、前記第１のワード線にゲートが接続された第３のＮＭＯＳトランジスタと、前記第２のインバータの出力端及び前記第２のビット線間に接続され、前記第１のワード線にゲートが接続された第４のＮＭＯＳトランジスタと、前記第２のワード線及び前記第３のビット線間に接続され、前記第２のインバータの出力端にゲートが接続された第５のＮＭＯＳトランジスタと、前記第２のワード線及び前記第４のビット線間に接続され、前記第１のインバータの出力端にゲートが接続された第６のＮＭＯＳトランジスタとを備えたことを特徴とする。

本発明によれば、ビット線分割数を抑え、メモリセル占有率を向上させた半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置であるＳＲＡＭにおける８トランジスタ型メモリセルの回路図である。また、図３には、比較のために従来の８トランジスタ型メモリセルの回路図を示している。

本実施形態に係る８トランジスタ型メモリセルが、図３に示す従来例と異なる点は、従来例のトランスファゲート用トランジスタＮ７を省略し、フリップフロップ回路の１つのノード（ｎ又はｎｂ）につき１つの読み出し用のドライバ用トランジスタ（Ｎ５又はＮ６）のみを使用することで、素子数を抑えつつ相補対型の読み出しを可能にしている点である。

すなわち、本発明の第１の実施形態に係る半導体記憶装置は、第１及び第２のワード線である複数の書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと、これらワード線ＷＷＬ及びＲＷＬに交差する２組の書き込み用ビット線対ＷＢＬ及び読み出し用ビット線対ＲＢＬとを有する。ここで、書き込み用ビット線対ＷＢＬと読み出し用ビット線対ＲＢＬは、それぞれ第１及び第２のビット線である書き込み用ビット線ＷＢＬｔ及びＷＢＬｃと第３及び第４のビット線である読み出し用ビット線ＲＢＬｔ及びＲＢＬｃからなる相補のビット線対である。また、書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと書き込み用ビット線対ＷＢＬ及び読み出し用ビット線対ＲＢＬの各交差部に複数のメモリセルＭＣが接続されている。

メモリセルＭＣは、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＰ１及びＮ ＭＯＳトランジスタＮ１を備えた第１のインバータＩＶ１と、ソースが電源線ＶＤＤ及び接地線ＶＳＳにそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２を備えた第２のインバータＩＶ２とを有する。これらインバータＩＶ １、ＩＶ２の入力と出力は相互に接続されている。書き込み用ビット線ＷＢＬｔと第１のインバータＩＶ１の出力端との間には、第３のＮＭＯＳトランジスタＮ３が接続され、書き込み用ビット線ＷＢＬｃと第２のインバータＩＶ２の出力端との間には、第４のＮＭＯＳトランジスタＮ４が接続されている。第３及び第４のＮＭＯＳトランジスタＮ３、Ｎ４のゲートは、書き込み用ワード線ＷＷＬに接続されている。また、読み出し用ビット線ＲＢＬｔと読み出し用ワード線ＲＷＬの間には、ゲートが第１のインバータＩＶ１の入力端に接続された第５のＮＭＯＳトランジスタＮ５が接続されており、読み出し用ビット線ＲＢＬｃと読み出し用ワード線ＲＷＬの間には、ゲートが第２のインバータＩＶ２の入力端に接続された第６のＮＭＯＳトランジスタＮ６が接続されている。

図２は、図１に示すメモリセルＭＣのレイアウトである。

図２の点線で囲まれた部分がメモリセルＭＣ１セル分のレイアウトであり、カラム方向に隣接するメモリセルＭＣ間でメモリセルＭＣと読み出し用ワード線ＲＷＬのコンタクトを共有し、ロウ方向に隣接するメモリセルＭＣ間でメモリセルＭＣとビット線ＲＢＬｔ、ＲＢＬｃ、ＷＢＬｔ及びＷＢＬｃのコンタクトを共有する形となっている。また、図４は、図３に示す従来技術に係るシングルエンド読み出しの８トランジスタ型メモリセルのレイアウトであるが、図２及び図４から明らかなように、第１及び第２のＰＭＯＳトランジスタＰ１及びＰ２、第１乃至第４のＮＭＯＳトランジスタＮ１乃至Ｎ４についてレイアウトを共通にすることができる。また、従来技術は、非対称パターンになっているが、本実施形態では、点対称パターンとなっているので、製造が容易で特性も揃い易いという利点がある。

次に、本実施形態に係る半導体記憶装置の動作について説明する。

ここでは、セルノードｎ、ｎｂに“Ｌ”、“Ｈ”が保持されたメモリセルＭＣのデータを読み出すものとし、メモリセルＭＣに接続された読み出し用ワード線をＲＷＬ、読み出し用ビット線をＲＢＬｔ及びＲＢＬｃとする。また、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃを共有する複数の他のメモリセルをＭＣ´とし、メモリセルＭＣ´に接続された読み出し用ワード線をＲＷＬ´とする。

図５は、本実施形態のメモリセルＭＣの読み出し時の各部の電圧を示している。

読み出し用ワード線ＲＷＬ及びＲＷＬ´は、非選択時に“Ｈ”、選択時に“Ｌ”になるように制御される。また、予め、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃは、“Ｈ”にプリチャージされている。

まず、読み出し用ワード線ＲＷＬが選択され“Ｌ”になると、メモリセルＭＣの第５のＮＭＯＳトランジスタＮ５は、ゲート―ソース間電圧が閾値電圧Ｖｔｈｎ以上になりオンされる。これにより、読み出し用ビット線ＲＢＬｔから読み出し用ワード線ＲＷＬに向けて放電が開始される。

そして、読み出し用ビット線ＲＢＬｔの電圧がＶＤＤ−Ｖｔｈｎ（但し、ＶｔｈｎはＮＭＯＳトランジスタの閾値）程度まで下がると、複数ある非選択のメモリセルＭＣ´のうちセルノードｎｂが“Ｈ”であるメモリセルＭＣ´の第５のＮＭＯＳトランジスタＮ５がオンされ、“Ｈ”にある読み出し用ワード線ＲＷＬ´と読み出し用ビット線ＲＢＬｔが電気的に接続される。このため、読み出し用ワード線ＲＷＬ´から読み出し用ビット線ＲＢＬｔに向けて放電が開始される。よって、読み出し用ビット線ＲＢＬｔのレベルはＶＤＤ−Ｖｔｈｎ程度でクランプされる。

また、読み出し用ビット線ＲＢＬｔ、ＲＢＬｃに接続された全てのメモリセルＭＣ´のセルノードｎ、ｎｂが“Ｈ”、“Ｌ”であった場合、読み出し用ワード線ＲＷＬ´から読み出し用ビット線ＲＢＬｔに向けた放電がなされないため、読み出し用ビット線ＲＢＬｔの電圧は接地電位ＶＳＳにまで下がることになる。

いずれの場合でも、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃには、ＮＭＯＳトランジスタの閾値Ｖｔｈｎ以上の電位差が生じることになり、この電位差が図示されない差動型センスアンプにより増幅され読み出されることになる。なお、差動型センスアンプとしては、例えば、従来と同様のラッチ型センスアンプ、電流センス型センスアンプなどを用いることができる。

以上のように、本実施形態によれば、読み出し用ビット線ＲＢＬｔ，ＲＢＬｃと読み出し用ワード線ＲＷＬの間にドライバ用のＮＭＯＳトランジスタＮ５，Ｎ６を接続し、ワード線ＲＷＬを電荷放電経路とすることにより、従来回路のトランスファゲート用トランジスタＮ７を省略することができるので、素子数を変えずに相補対型の８トランジスタ型メモリセルを実現することができる。この結果、読み出し用ビット線ＲＢＬを差動型センスアンプにより駆動することができるので、ビット線につながるメモリセル数を向上させてビット線分割数を抑えることができる。これによりメモリセル占有率を向上させることができる。

さらに、図５から明らかなように、従来技術と比べ、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃの振幅がより小さいため、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃの充放電電流を減少させることが可能である。これにより、半導体記憶装置の低消費電力化を図ることができる。

［第２の実施形態］
図６は、本発明の第２の実施形態に係る半導体記憶装置を示す図である。

この半導体記憶装置は、第１の実施形態に係る半導体記憶装置の読み出し用ビット線ＲＢＬｔ及びＲＢＬｃそれぞれに、ソースに読み出し用ビット線ＲＢＬｔ又はＲＢＬｃ、ドレイン及びゲートに電源線ＶＤＤが接続された第１、第２のビット線クランプ用ＮＭＯＳトランジスタＮ１１、Ｎ１２が設けられた構成となっている。

第１の実施形態では、非選択のメモリセルＭＣのセルノードｎ及びｎｂの状態により、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃの振幅が異なっていた。そのため、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃに対するプリチャージ時間を調整する必要があった。

その点、本実施形態によれば、非選択のメモリセルＭＣのセルノードｎ及びｎｂの状態に関わらず、ビット線クランプ用ＮＭＯＳトランジスタＮ１１、Ｎ１２の作用によりビット線ＲＢＬｔ、ＲＢＬｃの振幅をＶＤＤ−Ｖｔｈｎ程度にすることができる。よって、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃに対するプリチャージ時間を均一にすることができる。

なお、ビット線クランプ用ＮＭＯＳトランジスタＮ1１及びＮ１２と第５及び第６のＮＭＯＳトランジスタＮ５及びＮ６の閾値電圧Ｖｔｈｎをより近づけることで、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃの振幅をより均一にすることができる。そのため、ビット線クランプ用ＮＭＯＳトランジスタＮ１１及びＮ１２のチャネルインプラ条件や、レイアウト形状をできるだけ第５及び第６のＮＭＯＳトランジスタＮ５及びＮ６と同一にすることが望ましい。

［第３の実施形態］
図７は、本発明の第３の実施形態に係る半導体記憶装置の読み出し系の構成図であり、書き込み用ビット線ＷＢＬについては省略されている。

本実施形態に係る半導体記憶装置は、ロウ方向に延びる複数のワード線ＷＬ、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと、カラム方向に延びる読み出し用ビット線ＲＢＬｔ及びＲＢＬｃからなる読み出し用ビット線対ＲＢＬとを有する。読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと読み出し用ビット線対ＲＢＬの各交差部には複数の図1に示すメモリセルＭＣが接続されている。また、各読み出し用ビット線対ＲＢＬの一端には、プリチャージ信号ｐｒｅｂにより制御され、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃを“Ｈ”にプリチャージするプリチャージ回路と、読み出し用ビット線ＲＢＬｔ及びＲＢＬｃに現れた電位差を検知・増幅する差動型センスアンプＳ／Ａが設けられている。ここで、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬはいくつかに分割されており、例えばバイト単位で書き込みを行う一般的なＳＲＡＭの場合、分割された読み出し用ワード線ＲＷＬ１区分ごとに８個のメモリセルＭＣが接続される。また、分割された読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬの一端とワード線ＷＬの間には、読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬを駆動するワード線ドライバＷＬ＿Ｄｒが設けられており、同一カラムにあるワード線ドライバＷＬ＿Ｄｒに共有される正論理及び負論理の書き込み制御信号ｂｗｅ及びｂｗｅｂにより制御される。

ワード線ドライバＷＬ＿Ｄｒは、入力端にワード線ＷＬ、出力端に読み出し用ワード線ＲＷＬが接続されたインバータＩＶ３と、このインバータＩＶ３の出力と書き込み制御信号ｂｗｅ及びｂｗｅｂとを入力とし、出力端に書き込み用ワード線ＷＷＬが接続されたＮＯＲゲートＧ１とから構成される。

次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。

ここで、ワード線ＷＬ及び書き込み用ワード線ＷＷＬは、非選択時に“Ｌ”、選択時に“Ｈ”に制御される。一方、読み出し用ワード線ＲＷＬは非選択時に“Ｈ”、選択時に“Ｌ”に制御される。また、書き込み制御信号ｂｗｅ、ｂｗｅｂは、書き込み時に“Ｈ”、“Ｌ”、読み出し時に“Ｌ”、“Ｈ”に制御される。

まず、ワード線ＷＬが選択され“Ｈ”になると、ワード線ドライバＷＬ＿ＤｒのインバータＩＶ３を介して、読み出し用ワード線ＲＷＬは“Ｌ”になる。よって、メモリセルＭＣのＮＭＯＳトランジスタＮ５及びＮ６のソースが“Ｌ”となり、“Ｈ”にあるセンスノードｎ又はｎｂに接続された読み出し用ビット線ＲＢＬｃ又はＲＢＬｔから読み出し用ワード線ＲＷＬに向けて放電が開始される。１つのワード線ドライバＷＬ＿Ｄｒは、８個のメモリセルＭＣしか駆動しないので、十分な駆動力をもって放電が終了する。

一方、読み出し動作時、書き込み制御信号ｂｗｅ、ｂｗｅｂは“Ｌ”、“Ｈ”にあるため、書き込み用ワード線ＷＷＬは“Ｌ”となり、ＮＭＯＳトランジスタＮ３及びＮ４はオフのままである。よって、メモリセルＭＣのセルノードｎ及びｎｂが保持するデータは書き込み用ビット線ＷＢＬｔ及びＷＢＬｃの影響を受けない。

その後のメモリセルＭＣから差動型センスアンプＳ／Ａを介したデータの読み出し動作については第１の実施形態の場合と同様である。

次に、本実施形態に係る半導体記憶装置の書き込み動作について説明する。

まず、ワード線ＷＬが選択され“Ｈ”になると、ワード線ドライバＷＬ＿ＤｒのインバータＩＶ３を介して、読み出し用ワード線ＲＷＬは“Ｌ”になる。

一方、書き込み動作時、選択バイトでは、書き込み制御信号ｂｗｅ、ｂｗｅｂは“Ｈ”、“Ｌ”にあるため、書き込み用ワード線ＷＷＬは“Ｈ”となり、ＮＭＯＳトランジスタＮ３及びＮ４はオンされる。これにより、書き込み用ビット線ＷＢＬｔ及びＷＢＬｃのデータがメモリセルＭＣのセルノードｎ及びｎｂに流入し、保持されることとなる。また、非選択バイトでは、書き込み制御信号ｂｗｅ、ｂｗｅｂは“Ｌ”、“Ｈ”にあるため、書き込みワード線ＷＷＬは“Ｌ”となり、ＮＭＯＳトランジスタＮ３及びＮ４はオフのままである。これにより、書き込み時の非選択バイトにおけるディスターブの問題は生じない。

図１に示すメモリセルＭＣを備えた半導体記憶装置の読み出し動作時においては、読み出し用ワード線ＲＷＬを介してワード線ドライバＷＬ＿Ｄｒにより全ての読み出し用ビット線ＲＢＬｔ及びＲＢＬｃの放電が行われる。このため、読み出し用ワード線ＲＷＬの配線抵抗及びワード線ドライバＷＬ＿Ｄｒの駆動力が読み出し速度に大きく影響する。

その点、本実施形態によれば、図７に示すような分割されたワード線構造にすることで、読み出し用ワード線ＲＷＬの配線抵抗の影響を低減することが可能となる。

［第４の実施形態］
図８は、本発明の第４の実施形態に係る半導体記憶装置の読み出し系の構成図である。

本実施形態は、第３の実施形態のワード線ＷＬの電圧を電源電圧ＶＤＤよりも高い電圧ＶＷＬにしている。

第３の実施形態に係る半導体記憶装置の読み出し速度をさらに向上させるためには、ワード線ドライバＷＬ＿Ｄｒの駆動力を向上させる必要がある。この対策として、ワード線ドライバＷＬ＿ＤｒのＮＭＯＳトランジスタのサイズを大きくすることが考えられる。しかし、この場合チップ面積の増大は避けられない。

その点、本実施形態によれば、チップ面積の増大を招くことなく、ワード線ドライバＷＬ＿Ｄｒの駆動力を上げることができ、読み出し速度をさらに向上させることができる。

本発明の第１の実施形態に係る半導体記憶装置のメモリセルの回路図である。 同半導体記憶装置のメモリセルのレイアウトである。 従来技術に係る半導体記憶装置のメモリセルの回路図である。 同半導体記憶装置のメモリセルのレイアウトである。 本発明の第１の実施形態に係る半導体記憶装置の読み出し時の時間と読み出し用ワード線及び読み出し用ビット線対の電圧の関係を示すグラフである。 本発明の第２の実施形態に係る半導体記憶装置を示す図である。 本発明の第３の実施形態に係る半導体記憶装置の読み出し系の構成図である。 本発明の第４の実施形態に係る半導体記憶装置の読み出し系の構成図である。

符号の説明

ｂｗｅ、ｂｗｅｂ・・・書き込み制御信号、ｎ、ｎｂ・・・セルノード、ｐｒｅｂ・・・プリチャージ信号、Ｇ１・・・ＮＯＲゲート、ＩＶ１、ＩＶ２、ＩＶ３・・・インバータ、ＭＣ・・・メモリセル、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２・・・ＮＭＯＳトランジスタ、Ｐ１、Ｐ２・・・ＰＭＯＳトランジスタ、ＲＢＬ、ＲＢＬｃ、ＲＢＬｔ・・・読み出し用ビット線、ＲＷＬ・・・読み出し用ワード線、Ｓ／Ａ・・・差動型センスアンプ、ＷＢＬｃ、ＷＢＬｔ・・・書き込み用ビット線、ＷＬ＿Ｄｒ・・・ワード線ドライバ、ＷＷＬ・・・書き込み用ワード線。

Claims (5)

1. 複数の第１及び第２のワード線と複数の第１乃至第４のビット線とアレイ状に配置された複数のメモリセルとを有するメモリセルアレイ
   を備え、
   前記メモリセルは、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタからなる第１のインバータと第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタからなる第２のインバータを有し、前記第１のインバータの出力端及び前記第２のインバータの入力端が接続され、前記第１のインバータの入力端及び前記第２のインバータの出力端が接続されたフリップフロップ回路と、前記第１のインバータの出力端及び前記第１のビット線間に接続され、前記第１のワード線にゲートが接続された第３のＮＭＯＳトランジスタと、前記第２のインバータの出力端及び前記第２のビット線間に接続され、前記第１のワード線にゲートが接続された第４のＮＭＯＳトランジスタと、前記第２のワード線及び前記第３のビット線間に接続され、前記第２のインバータの出力端にゲートが接続された第５のＮＭＯＳトランジスタと、前記第２のワード線及び前記第４のビット線間に接続され、前記第１のインバータの出力端にゲートが接続された第６のＮＭＯＳトランジスタとを備えた
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、前記第２のワード線方向に隣接する２つの前記メモリセルが前記第２のワード線へのコンタクトを共有し、前記第３及び第４のビット線方向に隣接する２つの前記メモリセルが前記第３及び第４のビット線へのコンタクトを共有している
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２のワード線は、それに接続されているメモリセルが選択されている場合に接地電位であり、
   前記第３及び第４のビット線は、前記メモリセルからのデータ読み出しの前に電源電位にプリチャージされる
   ことを特徴とする請求項１及び２のいずれか１項記載の半導体記憶装置。
4. 前記第３及び第４のビット線のデータが入力され、前記メモリセルのデータを増幅する差動型センスアンプと、
   ソースが前記第３のビット線に接続され、ゲート及びドレインが電源線に接続された第１のビット線クランプ用ＮＭＯＳトランジスタ並びにソースが前記第４のビット線に接続され、ゲート及びドレインが電源線に接続された第２のビット線クランプ用ＮＭＯＳトランジスタの少なくとも一方と
   を備えた
   ことを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
5. 前記第２のワード線は、書き込み単位ごとに分割されており、
   前記分割された第２のワード線ごとにワード線ドライバを備えた
   ことを特徴とする請求項１乃至４のいずれか１項記載の半導体記憶装置。

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