JP5226094B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ダイナミックに信頼性を制御可能な半導体記憶装置に関し、特に、半導体記憶装置の電力消費量、メモリ容量の要求、ビット信頼性の重要度に応じてＱｏＢ（Quality of a Bit：１ビットの情報の質）を変化できる半導体記憶装置に関する。

近年のＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリは、ＳＯＣ（System On a Chip）に搭載されるＣＭＯＳプロセス技術が進展し、集積回路の加工寸法（スケーリングサイズ）が縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。このようなスケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタのしきい値電圧のばらつぎを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率（ＢＥＲ；Bit Error Rate）を増大させる。また、回路の動作電圧とノイズマージンが低下したことにより、宇宙線に起因するソフトエラーが無視できなくなっている。

ＬＳＩの製造プロセスノードに対するＳＲＡＭの動作限界電圧については、一般的には、ＬＳＩの製造プロセスノードが２５０ｎｍから１３０ｎｍ，９０ｎｍとなるに従って、標準動作電圧と動作限界電圧との間の動作マージンが減少することが知られている（例えば、特許文献３の図１参照。）。スケーリンブサイズが更に縮小してＬＳＩの製造プロセスノードが６５ｎｍとなると、標準動作電圧と動作限界電圧とが逆転することが予想され、ビット誤り率（ＢＥＲ）が急激に増大することになる。

ビット誤り率（ＢＥＲ）を減少させるための対策として、メモリセルのトランジスタ数を増やす方法がある。しかし、トランジスタ数を増やす方法は、メモリセルの面積オーバーヘッドが大きいといった問題や、また差動読み出しができないため速度のオーバーヘッドがあるといった問題があった。ビット誤り率（ＢＥＲ）を減少させるための他の対策としては、メモリセル動作を電流制御ではなく電圧制御にする方法がある。しかし、電圧制御にする方法は、別電源や追加回路などが別途必要となるといった問題かあった。

また、信頼性の重要性はアプリケーションに依存し、信頼性が必要なアプリケーションと信頼性が不必要なアプリケーションが存在する。高い信頼性が必要なアプリケーションとしては、例えば、暗号処理である。反対に、高い信頼性が不必要なアプリケーションとしては、例えば、スクリーンセーバ処理やビデオなどの動画像処理である。

図１７は第１の従来例に係る半導体記憶装置の構成を示す模式図である。図１７のＳＲＡＭの構成の場合は、どのブロック（図１７におけるＢＬＫ０〜ＢＬＫ５）においても標準電圧で動作させて（以下、通常モードという。図１７においてＬＤで示す。）同じ信頼性をもつものである。各ブロックには、多数のメモリセル（ＭＣ：Memory Cell）が存在しており、１ビットは１つのメモリセルで構成される。以下では、１ビットが１つのメモリセルによって構成されるものを１ビット／１セルモードと定義する。１ビットの信頼性は、メモリセルを構成するトランジスタのプロセスによるばらつきに大きく依存する。また、スケーリングにより製造プロセスノードが細くなると、動作マージンが低下するため、プロセスばらつきが１ビットの信頼性に大きく影響することになる。従来のＳＲＡＭに関連する技術としては、例えば、特許文献１及び２が知られている。

上述したようにプロセスの微細化に伴い、メモリセルを構成するトランジスタのしきい値電圧のばらつきが増大して、ＳＲＡＭ等のメモリを構成するメモリセルの動作マージンが劣化し、メモリセルの動作安定性が阻害されているという問題があった。一方で、メモリは携帯電話機などのモバイル機器などに搭載されるため、メモリの電力消費量を削減したいといった要求が強く、低電力・低電圧でメモリセルのビット信頼性を確保する手立てを講じる必要性がある。また、プロセス技術の進歩は目まぐるしく、１チップのメモリ容量は飛躍的に増加してきている。また、アプリケーションに応じて、メモリの電力消費量の削減要求、必要メモリ容量の確保要求、ビット信頼性の要求は異なるものである。すなわち、アプリケーション毎に求められるＱｏＢは変化するものである。

以上の問題点を解決するために、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化及び高信頼性化を実現できる半導体メモリを提案した（例えば、特許文献３参照。）。

図１８は、特許文献３において開示された第２の従来例に係る半導体記憶装置の構成を示す模式図であり、図１９は図１８の半導体記憶装置で用いたＳＲＡＭの２個のメモリセルＭＣ１０１，ＭＣ１０２の構成を示す回路図である。図１９では、７トランジスタ／１４トランジスタの切り換え型ＳＲＡＭ（以下、７Ｔ／１４ ＳＲＡＭといい、以下同様に記載する。）の構成を示す。

近年の半導体集積回路の低電源電圧化により電源電圧が低下すると、ＳＲＡＭメモリセルのインバータの論理しきい値電圧も相対的に低下し、ノイズマージンが小さくなる。このノイズマージンが確保されなくなると、メモリセルのインバータが反転し、メモリセルの記憶内容が変化するといったエラーが発生する。しかし、第２の従来例に係る半導体記憶装置では、低電源電圧の場合でも、メモリセルにおいて記憶内容を確実に保持することができ、またメモリセルに対する読み出し及び書き込み動作の安定化を図ることができる。

図１８において、ブロック（ＢＬＫ０〜ＢＬＫ４）は１ビットが１個のメモリセルで構成されるモード（１ビット／１セルモード）で動作するブロックＬＤであるのに対して、ブロック（ＢＬＫ４〜ＢＬＫ５）は１ビットが２個のメモリセルを連結して構成されるモード（１ビット／２セルモード）で動作するブロックＨＤである。１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ４）は、暗号プログラムや暗号データなどの重要なプログラムコードやデータを記憶しておらず、それらの重要なプログラムコードやデータは１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）の方に記憶される。１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）は、１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ４）と比べて、メモリ容量は半分になる反面、優れたＱｏＢを実現する。以下、ＱｏＢの制御方法について説明する。

第２の従来例に係る半導体記憶装置では、図１９に示されるように、ＳＲＡＭに用いられるメモリセルＭＣ１０１，ＭＣ１０２を２個連結した回路構成となる。すなわち、当該メモリセルＭＣ１０１，ＭＣ１０２は、各々の出力端子が当該メモリセルの列に対応して配置される一対のビット線ＢＬ，／ＢＬの各々に至る経路に接続されるクロスカップル接続された一対のインバータ（ＭＯＳトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２、及びＭＯＳトランジスタＰ５，Ｐ６，Ｎ５，Ｎ６で構成される。）と、ビット線ＢＬ，／ＢＬとインバータの出力端子との間に設けられた一対のスイッチ部（ＭＯＳトランジスタＮ３，Ｎ４、及びＭＯＳトランジスタＮ７，Ｎ８で構成される。）と、スイッチ部の導通を制御し得る２本のワード線ＷＬ０，ＷＬ１とから構成される。２個のメモリセルＭＣ１０１，ＭＣ１０２を連結したものを１ビット領域とし、１ビット／２セルモードのブロック（ＢＬＫ４〜ＢＬＫ５）を構成させる。一方、１ビット／１セルモードのブロック（ＢＬＫ０〜ＢＬＫ３）では、第１の従来例と同様にメモリセル１個が１ビット領域である。

２個のメモリセルＭＣ１０１，ＭＣ１０２を連結したものを１ビット領域とする１ビット／２セルモードにおいては、２個のメモリセルＭＣ１０１，ＭＣ１０２には同じデータが保持させるため、書き込み動作の際は、２本のワード線ＷＬ０，ＷＬ１がハイモード”Ｈ”にドライブされる（ＷＬ０＝”Ｈ”，ＷＬ１＝”Ｈ”）。読み出し動作の際は、２本のワード線ＷＬ０，ＷＬ１のいずれかをハイモード”Ｈ”にドライブする（例えばＷＬ０＝”Ｌ”，ＷＬ１＝”Ｈ”）。なお、１ビット／１セルモードと１ビット／２セルモードの両方のモードにおいて、ワード線の制御を除いて、読み出しアクセスと書き込みアクセスは同じ処理となる。

特開２００５−０２５８６３号公報 特開２００３−１３２６８４号公報 国際公開ＷＯ２００９／０８８０２０号公報

すなわち、第１の従来例では、ＳＲＡＭの低電圧動作性能がシステム全体の低電源電圧特性を制限してしまい、低電源電圧で動かなくなるという問題点があった。これに対する解法として、容量が半分になるが１ビット当たりのトランジスタを倍増させることで、低電圧特性を強化する第２の従来例に係る半導体記憶装置が提案されている。

しかしながら、第２の従来例に係る半導体記憶装置における７Ｔ／１４Ｔ ＳＲＡＭの構成はシングルポートであり、信号処理用途で特に必要とされるマルチポートには対応していない。７Ｔ／１４Ｔ ＳＲＡＭの構成のままでは、複数の同時読み書き要求を個別に処理せざるを得ず、読み書き時間が必要とし、それが遅延時間となるという問題点があった。

本発明の目的は以上の問題点を解決し、第２の従来例に係る半導体記憶装置において、信号処理で重要となるマルチポート半導体記憶装置を提供することにある。

本発明に係る半導体記憶装置は、メモリセルの列に対応して配置される一対の第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続された一対のインバータからなるラッチ回路と、
上記一対の第１のビット線と上記一対のインバータの各データ保持ノードとの間にそれぞれ設けられた一対の第１のスイッチ部と、
上記一対の第１のスイッチ部の導通を制御する第１のワード線とを備えて構成される半導体記憶装置のメモリセルであって、
複数個の上記メモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個の上記メモリセルで構成される第１のモードと、複数個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが複数個の上記メモリセルで構成される第２のモードを選択的に切り換える第２のスイッチ部とを備えた半導体記憶装置において、
第２のワード線からの信号に応答して、複数個の上記メモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続する第３のモードと、接続しない第４のモードとを選択的に切り換える第３のスイッチ部をさらに備えたことを特徴とする。

上記半導体記憶装置において、上記第２のモードは、２個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが第１及び第２のメモリセルで構成されたことを特徴とする。

また、上記半導体記憶装置において、上記第３のスイッチ部は、上記第３のモードにおいて、上記第２のワード線からの信号に応答して、上記第１のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続し、上記第２のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの他方のビット線に接続したことを特徴とする。

さらに、上記半導体記憶装置において、上記第３のスイッチ部は、上記第３のモードにおいて、上記第２のワード線からの信号に応答して、上記第１のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続し、上記第２のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続したことを特徴とする。

またさらに、上記半導体記憶装置において、上記第２のスイッチ部により上記第１のモードが設定されかつ上記第３のスイッチ部により上記第４のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第１のスイッチ部及び上記一対の第１のビット線を介して差動で読み出され、
上記第２のスイッチ部により上記第１のモードが設定されかつ上記第３のスイッチ部により上記第３のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第３のスイッチ部及び上記一対の第２のビット線を介してシングルエンドで読み出され、
上記第２のスイッチ部により上記第２のモードが設定されかつ上記第３のスイッチ部により上記第４のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第１のスイッチ部及び上記一対の第１のビット線を介して差動で読み出され、
上記第２のスイッチ部により上記第２のモードが設定されかつ上記第３のスイッチ部により上記第３のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第３のスイッチ部及び上記一対の第２のビット線を介して差動で読み出されることを特徴とする。

さらに、上記半導体記憶装置において、所定の第１の方向で互いに隣接する上記各メモリセルで上記第１のビット線を共有するように構成したことを特徴とする。

またさらに、上記半導体記憶装置において、上記第１の方向に実質的に直交する第２の方向で互いに隣接する上記各メモリセルで上記第１のワード線を共有するように構成したことを特徴とする。

本発明に係る半導体記憶装置によれば、従来技術に比較してより低い電源電圧で動作するマルチポート半導体記憶装置を提供することができる。特に、追加の読み出しポート回路を設けたのでいわゆる「ディスターブフリー」の読み出し動作のための静的ノイズマージンを気にせずに動作させることができる。その結果、しきい値電圧変動のもとで従来技術に比較して安定して動作することができる。本発明者による６５ｎｍのトリプルウェルプロセスを使用して試作された試作デバイスによる測定結果によれば、追加の読み出しポート回路を使用して高信頼性モードの読み出し動作では、しきい値電圧の変動を抑制することができ、動作電圧を０．４５Ｖに低下させることができた。これに対して、従来の内部読み出しポートを使用した高信頼性モードの読み出し動作では、０．５４Ｖの動作電圧を必要とした。さらに、記半導体記憶装置において、所定の第１の方向で互いに隣接する上記各メモリセルで上記第１のビット線を共有するように構成し、もしくは、上記第１の方向に実質的に直交する第２の方向で互いに隣接する上記各メモリセルで上記第１のワード線を共有することにより、従来技術に比較して占有面積を大幅に削減できる。

本発明の一実施形態に係るＳＲＡＭの２個のメモリセルＭＣ０，ＭＣ１の構成を示す回路図である。 図１のメモリセルを用いて構成された９Ｔ／１８Ｔ ＳＲＡＭの構成を示す回路図である。 （ａ）はシングルポートＳＲＡＭと２個のプロセッサＰＲＡ，ＰＲＢとの間の１リード・ライトのメモリアクセスを示す回路図であり、（ｂ）は（ａ）のメモリアクセス時の読み出し又は書き込みの時分割アクセスを示すタイミングチャートである。 （ａ）はデュアルポートＳＲＡＭと２個のプロセッサＰＲＡ，ＰＲＢとの間の２リード・ライトのメモリアクセスを示す回路図であり、（ｂ）は（ａ）のメモリアクセス時の読み出し又は書き込みの同時アクセスを示すタイミングチャートである。 （ａ）は図１のＳＲＡＭの通常モード（標準電圧動作）時において、内側ビット線ＢＬ，／ＢＬを介した差動読み出しを示す回路図であり、（ｂ）は図１のＳＲＡＭの通常モード（標準電圧動作）時において、外側ビット線ＲＢＬ，／ＲＢＬを介したシングルエンド読み出しを示す回路図である。 （ａ）は図１のＳＲＡＭの高信頼性モード（低電圧動作）時において、内側ビット線ＢＬ，／ＢＬを介した差動読み出しを示す回路図であり、（ｂ）は図１のＳＲＡＭの高信頼性モード（低電圧動作）時において、外側ビット線ＲＢＬ，／ＲＢＬを介した差動読み出しを示す回路図である。 本発明の第１の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０ａ，ＭＣ１ａの構成を示す回路図である。 本発明の第２の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０ｂ，ＭＣ１の構成を示す回路図である。 本発明の第３の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０，ＭＣ１の構成を示す回路図である。 本発明の一実施例に係る６５ｎｍプロセスにより試作された９Ｔ／１８Ｔビットセルペアのレイアウトを示す平面図である。 図１０の９Ｔ／１８Ｔビットセルペアを用いた９Ｔ／１８Ｔ ＳＲＡＭのマクロレイアウトを示す写真である。 試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて４個の読み出し動作時の動作電圧に対するビット誤り率（ＢＥＲ）を示すグラフである。 試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて通常モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。 試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて通常モードの外側ビット線を介したシングルエンド読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。 試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて高信頼性モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。 試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて高信頼性モードの外側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。 第１の従来例に係る半導体記憶装置の構成を示す模式図である。 第２の従来例に係る半導体記憶装置の構成を示す模式図である。 図１８の半導体記憶装置で用いたＳＲＡＭの２個のメモリセルＭＣ１０１，ＭＣ１０２の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＳＲＡＭの２個のメモリセルＭＣ０，ＭＣ１の構成を示す回路図である。本発明に係る実施形態のＳＲＡＭは、第２の従来例に係る図１９のＳＲＡＭに比較して、専用の読み出しポート回路ＲＰ１，ＲＰ０をそれぞれさらに含むメモリセルＭＣ１，ＭＣ０を備え、９Ｔ／１８ＴデュアルポートＳＲＡＭを構成したことを特徴としている。ここで、追加の読み出しポート回路ＲＰ１，ＲＰ０は、「ディスターブフリー（Disturb-free）」であることにより、第２の従来例に係る７Ｔ／１４Ｔ ＳＲＡＭより低い電圧で動作することができる。ここで、「ディスターブフリー」とは、読み出し時に内部データの破壊がないこと、すなわち、外部回路からの影響なしに内部データを読み出すことができるという特有の効果を有する。提案されたＳＲＡＭは、１対の９個のトランジスタを用いて標準電圧で動作する通常モードと、１８個のトランジスタを用いて上記標準電圧よりも低い低電圧で動作する高信頼性モードとを有する。ここで、２つのモードを組み込むために、インターリーブされたビット線方式を採用しており、当該提案された９Ｔ／１８Ｔ ＳＲＡＭは、マルチメディアプロセッサやマルチコアＤＳＰのアーキテクチャでの使用に適している。

図１において、本実施形態に係るＳＲＡＭは、ＳＲＡＭに用いられるメモリセルＭＣ０，ＭＣ１を２個連結した回路構成を有する。ここで、メモリセルＭＣ０，ＭＣ１は、各々の出力端子（データ保持ノード）が当該メモリセルの列に対応して配置される一対のビット線ＢＬ，／ＢＬの各々に至る経路に接続されるクロスカップル接続された一対のインバータＶ２，Ｖ１（それぞれＭＯＳトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２、及びＭＯＳトランジスタＰ５，Ｐ６，Ｎ５，Ｎ６で構成される。）からなるラッチ回路と、ビット線ＢＬ，／ＢＬとインバータの出力端子との間に設けられた転送ゲートである一対のスイッチ部（ＭＯＳトランジスタＮ３，Ｎ４、及びＭＯＳトランジスタＮ７，Ｎ８で構成される。）と、スイッチ部の導通を制御し得る２本のワード線ＷＬ０，ＷＬ１とから構成される。

制御線／ＣＬをローレベル（以下、Ｌレベルという。）としたとき、ＭＯＳトランジスタＰ３，Ｐ４がオンされて各インバータＶ１，Ｖ３の各出力端子が導通しかつ各インバータＶ２，Ｖ４の各出力端子が導通することにより、２個のメモリセルＭＣ０，ＭＣ１が連結して１ビット領域となり、１ビット／２セルモードのブロック（高信頼性モードのブロック：図１８ではブロックＢＬＫ４〜ＢＬＫ５）を構成する。一方、制御線／ＣＬをハイレベル（以下、Ｈレベルという。）としたとき、ＭＯＳトランジスタＰ３，Ｐ４がオフされて各インバータＶ１，Ｖ３の各出力端子が遮断されかつ各インバータＶ２，Ｖ４の各出力端子が遮断されることにより、２個のメモリセルＭＣ０，ＭＣ１が遮断されてそれぞれで１ビットで合計２ビット領域となり、それぞれ１ビット／１セルモードのブロック（通常モードのブロック：図１８ではブロックＢＬＫ０〜ＢＬＫ３）を構成する。

２個のメモリセルＭＣ０，ＭＣ１を連結したものを１ビット領域とする１ビット／２セルモードにおいては、２個のメモリセルＭＣ０，ＭＣ１には同じデータが保持ざれるため、読み出し又は書き込み動作の際は、２本のワード線ＷＬ０，ＷＬ１がハイモード”Ｈ”にドライブされる（ＷＬ０＝”Ｈ”，ＷＬ１＝”Ｈ”）。なお、１ビット／１セルモードと１ビット／２セルモードの両方のモードにおいて、ワード線ＷＬ０，ＷＬ１の制御を除いて、読み出しアクセスと書き込みアクセスは同じ処理となる。

インバータＶ２の出力端子は読み出しポート回路ＲＰ１のＭＯＳトランジスタＮ１０，Ｎ９を介して追加のビット線／ＲＢＬに接続され、インバータＶ３の出力端子は読み出しポート回路ＲＰ０のＭＯＳトランジスタＮ１１，Ｎ１２を介して追加のビット線／ＲＢＬに接続される。データの読み出し時には、ＭＯＳトランジスタＮ９，Ｎ１１の各ゲートに接続された読み出しワード線ＲＷＬはＨレベルにセットされ、データの読み出しのためのプリチャージによりビット線／ＲＢＬはＨレベルに充電されるが、格納データがＨレベルのときはビット線／ＲＢＬはＨレベルのままとなり当該データがセンスアンプに読み出される一方、格納データがＬレベルのときはビット線／ＲＢＬは放電されることによりＬレベルとなり当該データがセンスアンプに読み出される。

以上説明したように、本実施形態に係るＳＲＡＭにおいては、制御線／ＣＬは、通常モード（／ＣＬ＝”Ｈ”）及び高信頼性モード（／ＣＬは＝”Ｌ”）に切り替えるために設けられ、高信頼性モードでは、１４Ｔビットセルペア又は１８Ｔビットセルペアは、単一のビットセルとして機能し、９Ｔ／１８Ｔビットセルでは、４つのＮＭＯＳトランジスタＮ９〜Ｎ１２と専用の読み出しビット線ＲＢＬ及び／ＲＢＬが７Ｔ／１４Ｔビットセルに追加されている。読み出しワード線ＲＷＬを読み出しポート回路ＲＰ１，ＲＰ０の制御のために追加されている。

図２は図１のメモリセルを用いて構成された９Ｔ／１８Ｔ ＳＲＡＭの構成を示す回路図である。図２において、提案された９Ｔ／１８ＴＳＲＡＭの読み出しポート回路ＲＰ１，ＲＰ０を有するインターリーブビット線の配列構造を示しており、追加のビット線ＲＢＬは、左上と右下（又は右上、左下）のビットセルで共有されている。読み出しワード線ＲＷＬはまた共有されているが、他のすべてのビットセルに接続されている。

図２から明らかなように、左右方向で互いに隣接する各メモリセルでビット線を共有し、上下方向で互いに隣接する各メモリセルでワード線を共有することで、本実施形態に係る９Ｔ／１８ＴＳＲＡＭの面積を縮小し、その面積のオーバーヘッドを低減するために、読み出しポート回路ＲＰ１，ＲＰ０のインターリーブビット線の配列構造を使用している。左右のビットセルのペアが追加のビット線ＲＢＬを共有しており、その代わりに、２本の読み出しワード線ＲＷＬは、ビットセルアレイの各行を介して相互接続する必要がある。

例えば、図２の読み出しワード線ＲＷＬ０がアサートされると、Ｒｏｗ０及びＲｏｗ１における偶数列の読み出しポートはアクティブになる。格納されているデータは、ビット線ＲＢＬを介して読み出される。制御線／ＣＬがアサートされるとき、すべてのビット線ＲＢＬのペアは差動読み出しのために使用される。その結果、追加のマルチプレクサ（図示せず。）をシングルエンド又は差動読み出しを選択するために必要とする。さらに、提案された９Ｔ／１８Ｔ ＳＲＡＭは他方の内側読み出しポート回路を有する。なぜならば、当該ＳＲＡＭはデュアルポートＳＲＡＭであり、データは内側のビット線ＢＬのペアから読み出されるとともに、外側の読み出しポート回路ＲＰ１，ＲＰ０を介して読み出される。従って、９Ｔ／１８Ｔ ＳＲＡＭは７Ｔ／１４Ｔ ＳＲＡＭより広いメモリ帯域幅を実現している。これは、ビデオ処理、マルチコアＤＳＰアーキテクチャなどのマルチメディアプロセッサ用に有用である。

図２においては、左右方向で互いに隣接する各メモリセルでビット線を共有し、上下方向で互いに隣接する各メモリセルでワード線を共有しているが、本発明はこれに限らず、所定の第１の方向で互いに隣接する各メモリセルでビット線を共有し、上記第１の方向に実質的に直交する第２の方向で互いに隣接する上記各メモリセルでワード線を共有してもよい。

図３（ａ）はシングルポートＳＲＡＭと２個のプロセッサＰＲＡ，ＰＲＢとの間の１リード・ライトのメモリアクセスを示す回路図であり、図３（ｂ）は図３（ａ）のメモリアクセス時の読み出し又は書き込みの時分割アクセスを示すタイミングチャートである。また、図４（ａ）はデュアルポートＳＲＡＭと２個のプロセッサＰＲＡ，ＰＲＢとの間の２リード・ライトのメモリアクセスを示す回路図であり、図４（ｂ）は図４（ａ）のメモリアクセス時の読み出し又は書き込みの同時アクセスを示すタイミングチャートである。図３及び図４において、ＰＲＡ，ＰＲＢはプロセッサを示し、ＢＵＳはデータバスを示す。従来技術では、図３の１リード・ライトのメモリアクセスであるが、本実施形態に係るＳＲＡＭでは２リード・ライトのメモリアクセスであり、デュアルポートで１サイクルで同時に複数のプロセッサＰＲＡ，ＰＲＢがそれぞれバスＢＵＳＡ，ＢＵＳＢを介してＳＲＡＭにアクセスすることができるという作用効果を有する。

本実施形態に係る９Ｔ／１８Ｔ ＳＲＡＭは、４種類の読み出しモードを有しており、それらを図５及び図６に示す。図５（ａ）は図１のＳＲＡＭの通常モード（標準電圧動作）時において、内側ビット線ＢＬ，／ＢＬを介した差動読み出しを示す回路図であり、図５（ｂ）は図１のＳＲＡＭの通常モード（標準電圧動作）時において、外側ビット線ＲＢＬ，／ＲＢＬを介したシングルエンド読み出しを示す回路図である。また、図６（ａ）は図１のＳＲＡＭの高信頼性モード（低電圧動作）時において、内側ビット線ＢＬ，／ＢＬを介した差動読み出しを示す回路図であり、図６（ｂ）は図１のＳＲＡＭの高信頼性モード（低電圧動作）時において、外側ビット線ＲＢＬ，／ＲＢＬを介した差動読み出しを示す回路図である。

図５の通常モード（標準電圧動作）時において、制御線／ＣＬはＨレベルとなり、ＭＯＳトランジスタＰ３，Ｐ４がオフされ、１ビット／１セルモードとなっている。ここで、ワード線ＷＬ１をＨレベルとすれば、図５（ａ）に示すように、インバータＶ１，Ｖ２からなるラッチ回路から格納データがそれぞれビット線ＢＬ，／ＢＬを介してセンスアンプＳＡに差動読み出しで読み出される。また、読み出しワード線ＲＷＬをＨレベルとすれば、図５（ｂ）に示すように、インバータＶ１，Ｖ２からなるラッチ回路から格納データがそれぞれ読み出しポート回路ＲＰ１，ＲＰ０及びビット線／ＲＢＬ，ＲＢＬを介してセンスアンプＳＡ１，ＳＡ２にそれぞれシングルエンドで読み出される。

図６の高信頼性モード（低電圧動作）時において、制御線／ＣＬはＬレベルとなり、ＭＯＳトランジスタＰ３，Ｐ４がオンされ、１ビット／２セルモードとなっている。ここで、ワード線ＷＬ１をＨレベルとすれば、図６（ａ）に示すように、インバータＶ１，Ｖ２からなるラッチ回路から格納データがそれぞれビット線ＢＬ，／ＢＬを介してセンスアンプＳＡに差動読み出しで読み出される。また、読み出しワード線ＲＷＬをＨレベルとすれば、図６（ｂ）に示すように、インバータＶ１，Ｖ２からなるラッチ回路から格納データがそれぞれ読み出しポート回路ＲＰ１，ＲＰ０及びビット線／ＲＢＬ，ＲＢＬを介してセンスアンプＳＡに差動読み出しで読み出される。

以上説明したように、本実施形態によれば、書き込み動作については、標準動作モードと高信頼性モードとの間に相違点があり、通常モードの書き込み動作では、その条件は、従来の６ＴＳＲＡＭのと同様である。高信頼性モードの書き込み動作では、アクセストランジスタのコンダクタンスを確保するために、ビットセルのペアの両方のワード線がイネーブルされ、その結果、アクセストランジスタのコンダクタンスは、平均化されており、しきい値電圧のばらつきが抑制されることを示している。これにより、書き込みマージンが大きくなる。

図７は本発明の第１の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０ａ，ＭＣ１ａの構成を示す回路図である。図７の第１の変形例に係るＳＲＡＭは、図１の実施形態に比較して、以下の点が異なる。
（ａ）ＮＭＯＳトランジスタＮ９，Ｎ１０からなる読み出しポート回路ＲＰ１に代えて、ＰＭＯＳトランジスタＰ９，Ｐ１０からなる読み出しポート回路ＲＰ１ａを備えたこと。
（ｂ）ＮＭＯＳトランジスタＮ１１，Ｎ１２からなる読み出しポート回路ＲＰ０に代えて、ＰＭＯＳトランジスタＰ１１，Ｐ１２からなる読み出しポート回路ＲＰ０ａを備えたこと。
（ｃ）読み出しワード線ＲＷＬに代えてその反転信号の信号線である読み出しワード線／ＲＷＬを備えたこと。
以上のように構成しても、実施形態と同様の作用効果を有する。

図８は本発明の第２の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０ｂ，ＭＣ１の構成を示す回路図である。図８の第２の変形例に係るＳＲＡＭは、図１の実施形態に比較して、以下の点が異なる。
（ａ）ＮＭＯＳトランジスタＮ１１，Ｎ１２からなる読み出しポート回路ＲＰ０に代えて、ビット線／ＲＢＬに接続された、ＮＭＯＳトランジスタＮ１１ａ，Ｎ１２ａからなる読み出しポート回路ＲＰ０ｂを備えたこと。これにより、同一のビット線／ＲＢＬからデータの読み出しを行う。以上のように構成しても、上記の読み出し動作を除いて実施形態と同様の作用効果を有する。

図９は本発明の第３の変形例に係るＳＲＡＭの２個のメモリセルＭＣ０，ＭＣ１の構成を示す回路図である。図９の第３の変形例に係るＳＲＡＭは、図１の実施形態に比較して、以下の点が異なる。
（ａ）ＮＭＯＳトランジスタＮ９，Ｎ１０からなる読み出しポート回路ＲＰ１に加えて、読み出しワード線ＲＷＬ−１及びビット線／ＲＢＬ−１に接続された、ＮＭＯＳトランジスタＮ９−１，Ｎ１０−１からなる読み出しポート回路ＲＰ１−１、…、読み出しワード線ＲＷＬ−（Ｎ−１）及びビット線／ＲＢＬ−（Ｎ−１）に接続された、ＮＭＯＳトランジスタＮ９−（Ｎ−１），Ｎ１０−（Ｎ−１）からなる読み出しポート回路ＲＰ１−（Ｎ−１）を備え、複数Ｎ個の読み出しポート回路を備えたこと。
（ｂ）ＮＭＯＳトランジスタＮ１１，Ｎ１２からなる読み出しポート回路ＲＰ０に加えて、読み出しワード線ＲＷＬ−１及びビット線ＲＢＬ−１に接続された、ＮＭＯＳトランジスタＮ１１−１，Ｎ１２−１からなる読み出しポート回路ＲＰ０−１、…、読み出しワード線ＲＷＬ−（Ｎ−１）及びビット線ＲＢＬ−（Ｎ−１）に接続された、ＮＭＯＳトランジスタＮ１１−（Ｎ−１），Ｎ１２−（Ｎ−１）からなる読み出しポート回路ＲＰ０−（Ｎ−１）を備え、複数Ｎ個の読み出しポート回路を備えたこと。
以上のように構成すると、３以上の複数ポート以上のマルチポートＳＲＡＭを構成できる。

図１０は本発明の一実施例に係る６５ｎｍプロセスにより試作された９Ｔ／１８Ｔビットセルペアのレイアウトを示す平面図である。設計は以下の論理設計ルールに基づいており、すべてのトランジスタは最小サイズ（Ｗ／Ｌ＝１７０／６０μｍ）を有する。このペアセルの面積は３．０７５×１．１００μｍ^２であり、それぞれ７Ｔ／１４Ｔ ＳＲＡＭの面積（＝２．４３×１．１μｍ^２）及び２ビット８Ｔメモリセル（＝２．７０×１．１μｍ^２）と比較して、２６．５４％及び１２．２０％のオーバーヘッドを有する。図１０に示すように、左上部には別のメモリセルを挿入する一方、右下部には別のメメモリセルを挿入するように入れ子構造にすることで、ＳＲＡＭ全体の面積を小さくすることができる。

図１１は図１０の９Ｔ／１８Ｔビットセルペアを用いた９Ｔ／１８Ｔ ＳＲＡＭのマクロレイアウトを示す写真である。本発明者らは、測定及び評価のために６５ｎｍプロセス技術で１２８ＫｂのＳＲＡＭマクロを試作した。９Ｔ／１８Ｔ ＳＲＡＭマクロのコアのサイズは１１３０×４１３μｍ^２である。当該マクロは８つのブロック（ブロックサイズ、１４１×４１３μｍ^２）を含み、それぞれが１６ｋｂアレイ（１２８行×８列×１６ビット）と、アドレスデコーダと、ライトドライバと、外側のシングルエンド読み出し用ビット線のためのインバータと、内側及び外側差動読み出し用ビット線のための２組のセンスアンプとを備えて構成される。センスアンプ回路では、一般的に使用されるラッチ型のセンスアンプを採用している。

図１２は試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて４個の読み出し動作時の動作電圧に対するビット誤り率（ＢＥＲ）を示すグラフである。なお、周波数は１ＭＨｚであった。図１２から明らかなように、通常モードの内側差動読み出しビット線及び外側シングルエンドビット線の場合において、最小動作電圧はそれぞれ０．６７Ｖと０．７２Ｖであった。ここで、シングルエンドビット線の場合における最小動作電圧は差動ビット線の場合に比較して５０ｍＶだけ悪化している。これは、シングルエンドビット線の場合はフルスイングを必要とするからである。しかしながら、高信頼性モードでは、外側ビット線の場合は、いわゆる「ディスターブフリー」の差動読み出しのために、最小動作電圧を０．４５Ｖ（９０ｍＶの低下）に低下させている一方、内側差動ビット線の場合は、最小動作電圧として０．５４Ｖを必要としている。この最小動作電圧の低下は低電圧領域において消費電力量を大幅に低下させるという特有の効果を有する。

基板バイアスを適用しかつ種々のプロセスコーナーでの動作を評価するために、ＳＲＡＭマクロがトリプルウェルプロセスで設計された。言い換えれば、基板バイアス制御はグローバルなしきい値電圧変動を与え、このことはグローバルなしきい値変動のもとでの信頼性を評価できるといえる。しきい値電圧制御の精度を保証するために、特性測定のためにチップ上にＰＭＯＳ及びＮＭＯＳのテストトランジスタを形成した。

表１は、４つのプロセスコーナー（ＦＦ、ＦＳ、ＳＦ及びＳＳ）がエミュレートされた基板バイアス設定を示す。ΔＶｔｎは製造されたＣＣトランジスタからのＮＭＯＳトランジスタのしきい値電圧差を表し、Δ｜Ｖｔｐ｜は製造されたＣＣトランジスタからのＰＭＯＳトランジスタのしきい値電圧差を表す。

図１３は試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて通常モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。また、図１４は試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて通常モードの外側ビット線を介したシングルエンド読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。さらに、図１５は試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて高信頼性モードの内側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。またさらに、図１６は試作された９Ｔ／１８Ｔ ＳＲＡＭにおいて高信頼性モードの外側ビット線を介した差動読み出し時のアクセス時間に対する電源電圧Ｖｄｄを示すグラフである。

図１３〜図１６は、基板バイアスを表１に従って印加したときのアクセス時間に対する電源電圧を示す。アクセス時間は、クロックが立ち上がったときから出力が固定されるまでの時間であり、当該時間には、デコーダ、ワード線、ビット線のチャージ及びディスチャージ、センスアンプ、ターミナル入出力バッファにおける遅延時間を含む。基板バイアス電圧がビットセルアレイのみならず、入出力バッファを除くすべての周辺回路に対しても印加される。

図１３はノーマルモードにおける内側差動読み出しの結果を示しており、しきい値電圧変動の影響を最も大きく受けており、各動作電圧は広く変化している。図１４はノーマルモードにおける外側シングルエンド読み出しの結果を示しており、データ読み出しのインバータはフルスイングを必要としており、これにより、ＦＦ及びＳＦのプロセスコーナーにおいて特に遅い動作を生じさせている。このことは、Ｈレベルの読み出し時でさえより強力なＰＭＯＳトランジスタがビット線をディスチャージするからであり、これにより、読み出し動作でエラーが発生する可能性がある。図１５及び図１６はそれぞれ高信頼性モードにおける内側差動読み出し及び外側差動読み出しの場合の結果を示す。外側差動読み出しの場合はいわゆる「ディスターブフリー」の特徴により、より改善された性能を示しているが、内側差動読み出しの場合においては、特にＳＦのプロセスコーナーでより遅い結果となっている。

以上説明したように、本実施形態によれば、従来の７Ｔ／１４Ｔ ＳＲＡＭよりもより改善された動作電圧マージンを有する９Ｔ／１８Ｔ ＳＲＡＭを提供することができる。本実施形態に係る９Ｔ／１８Ｔビットセルのトポロジーは、従来の７Ｔ／１４Ｔセルと、追加の読み出しポート回路ＲＰ０，ＲＰ１で構成されている。９Ｔ／１８Ｔ ＳＲＡＭにおいて、追加の読み出しポート回路ＲＰ０，ＲＰ１がいわゆる「ディスターブフリー」の読み出し動作のための静的ノイズマージンを気にせずに動作させることができる。その結果、９Ｔ／１８Ｔ ＳＲＡＭは、しきい値電圧変動のもとで７Ｔ／１４Ｔ ＳＲＡＭよりも安定して動作するという結果を得た。本発明者らは、６５ｎｍのトリプルウェルプロセスを使用して本実施形態に係るＳＲＡＭを試作した。測定結果は、追加の読み出しポート回路ＲＰ０，ＲＰ１を使用して高信頼性モードの読み出し動作では、しきい値電圧の変動を抑制することができ、動作電圧を０．４５Ｖに低下させることができた。これに対して、従来の内側ポートを使用した高信頼性モードの読み出し動作では、０．５４Ｖの動作電圧を必要とした。さらに、基板バイアス制御は従来の７Ｔ／１４Ｔ ＳＲＡＭの脆弱性を暴露し、本実施形態に係る９Ｔ／１８ＴＳＲＡＭは、７Ｔ／１４Ｔ ＳＲＡＭより、種々のアンバランスなプロセスコーナー、特にＳＦのプロセスコーナーに対して、高い信頼性を有することを明らかにした。

以上詳述したように、本発明に係る半導体記憶装置によれば、従来技術に比較してより低い電源電圧で動作するマルチポート半導体記憶装置を提供することができる。特に、追加の読み出しポート回路を設けたのでいわゆる「ディスターブフリー」の読み出し動作のための静的ノイズマージンを気にせずに動作させることができる。その結果、しきい値電圧変動のもとで従来技術に比較して安定して動作することができる。本発明者による６５ｎｍのトリプルウェルプロセスを使用して試作された試作デバイスによる測定結果によれば、追加の読み出しポート回路を使用して高信頼性モードの読み出し動作では、しきい値電圧の変動を抑制することができ、動作電圧を０．４５Ｖに低下させることができた。これに対して、従来の内部読み出しポートを使用した高信頼性モードの読み出し動作では、０．５４Ｖの動作電圧を必要とした。さらに、記半導体記憶装置において、所定の第１の方向で互いに隣接する上記各メモリセルで上記第１のビット線を共有するように構成し、もしくは、上記第１の方向に実質的に直交する第２の方向で互いに隣接する上記各メモリセルで上記第１のワード線を共有することにより、従来技術に比較して占有面積を大幅に削減できる。

ＬＤ…通常モードのブロック、
ＨＤ…高信頼性モードのブロック、
ＢＬ，／ＢＬ，ＲＢＬ，／ＲＢＬ，ＲＢＬ−ｎ，／ＲＢＬ−ｎ…ビット線、
／ＣＬ…制御線、
Ｐ１〜Ｐ１２，Ｎ１〜Ｎ１２，Ｎ１１ａ，Ｎ１２ａ，Ｎ９ｎ，Ｎ１０ｎ…ＭＯＳトランジスタ、
ＲＰ０，ＲＰ１，ＲＰ０ａ，ＲＰ１ａ，ＲＰ０ｂ，ＲＰ０−ｎ，ＲＰ１−ｎ…読み出しポート回路、
ＲＷＬ，／ＲＷＬ…読み出しワード線、
ＭＣ０，ＭＣ１，ＭＣ０ａ，ＭＣ１ａ，ＭＣ０ｂ…メモリセル、
ＳＡ，ＳＡ１，ＳＡ２…センスアンプ、
Ｖ１〜Ｖ４…インバータ、
ＷＬ，／ＷＬ，ＷＬ０〜ＷＬ１…ワード線。

Claims (5)

1. メモリセルの列に対応して配置される一対の第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続された一対のインバータからなるラッチ回路と、
   上記一対の第１のビット線と上記一対のインバータの各データ保持ノードとの間にそれぞれ設けられた一対の第１のスイッチ部と、
   上記一対の第１のスイッチ部の導通を制御する第１のワード線とを備えて構成される半導体記憶装置のメモリセルであって、
   複数個の上記メモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個の上記メモリセルで構成される第１のモードと、複数個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが複数個の上記メモリセルで構成される第２のモードを選択的に切り換える第２のスイッチ部とを備えた半導体記憶装置において、
   第２のワード線からの信号に応答して、複数個の上記メモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続する第３のモードと、接続しない第４のモードとを選択的に切り換える第３のスイッチ部をさらに備え、
   上記第２のモードは、２個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが第１及び第２のメモリセルで構成され、
   上記第３のスイッチ部は、上記第３のモードにおいて、上記第２のワード線からの信号に応答して、上記第１のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続し、上記第２のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの他方のビット線に接続したことを特徴とする半導体記憶装置。
2. メモリセルの列に対応して配置される一対の第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続された一対のインバータからなるラッチ回路と、
   上記一対の第１のビット線と上記一対のインバータの各データ保持ノードとの間にそれぞれ設けられた一対の第１のスイッチ部と、
   上記一対の第１のスイッチ部の導通を制御する第１のワード線とを備えて構成される半導体記憶装置のメモリセルであって、
   複数個の上記メモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個の上記メモリセルで構成される第１のモードと、複数個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが複数個の上記メモリセルで構成される第２のモードを選択的に切り換える第２のスイッチ部とを備えた半導体記憶装置において、
   第２のワード線からの信号に応答して、複数個の上記メモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続する第３のモードと、接続しない第４のモードとを選択的に切り換える第３のスイッチ部をさらに備え、
   上記第２のモードは、２個の上記メモリセルの各データ保持ノードを並列に接続して１ビットが第１及び第２のメモリセルで構成され、
   上記第３のスイッチ部は、上記第３のモードにおいて、上記第２のワード線からの信号に応答して、上記第１のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続し、上記第２のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを一対の第２のビット線のうちの一方のビット線に接続したことを特徴とする半導体記憶装置。
3. 上記第２のスイッチ部により上記第１のモードが設定されかつ上記第３のスイッチ部により上記第４のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第１のスイッチ部及び上記一対の第１のビット線を介して差動で読み出され、
   上記第２のスイッチ部により上記第１のモードが設定されかつ上記第３のスイッチ部により上記第３のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第３のスイッチ部及び上記一対の第２のビット線を介してシングルエンドで読み出され、
   上記第２のスイッチ部により上記第２のモードが設定されかつ上記第３のスイッチ部により上記第４のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第１のスイッチ部及び上記一対の第１のビット線を介して差動で読み出され、
   上記第２のスイッチ部により上記第２のモードが設定されかつ上記第３のスイッチ部により上記第３のモードが設定されたときに、上記ラッチ回路に格納されたデータが上記各データ保持ノードからそれぞれ上記一対の第３のスイッチ部及び上記一対の第２のビット線を介して差動で読み出されることを特徴とする請求項１記載の半導体記憶装置。
4. 所定の第１の方向で互いに隣接する上記各メモリセルで上記第１のビット線を共有するように構成したことを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
5. 上記第１の方向に実質的に直交する第２の方向で互いに隣接する上記各メモリセルで上記第１のワード線を共有するように構成したことを特徴とする請求項４記載の半導体記憶装置。