CN1485852A - 半导体存储器 - Google Patents

半导体存储器 Download PDF

Info

Publication number
CN1485852A
CN1485852A CNA031537774A CN03153777A CN1485852A CN 1485852 A CN1485852 A CN 1485852A CN A031537774 A CNA031537774 A CN A031537774A CN 03153777 A CN03153777 A CN 03153777A CN 1485852 A CN1485852 A CN 1485852A
Authority
CN
China
Prior art keywords
bit line
global bit
semiconductor memory
voltage
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031537774A
Other languages
English (en)
Other versions
CN100375193C (zh
Inventor
清水宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1485852A publication Critical patent/CN1485852A/zh
Application granted granted Critical
Publication of CN100375193C publication Critical patent/CN100375193C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

提供一种半导体存储器。第一放大器放大连接到静态存储单元的第一局部位线的电压。用于对连接第一放大器的一输出端的第一全局位线预充电的预充电电路分别通过第一全局位线的两端提供预充电电流。由于预充电电流以两个方向流过第一全局位线，所以电迁移评价标准可以比电流以一个方向流过的情况宽松。这就避免了由于第一全局位线的电迁移而产生的缺陷。由于第一全局位线的布线宽度可以减小，因此可以使布图面积最小化。因此，可以减小半导体存储器的芯片尺寸并降低芯片成本。

Description

半导体存储器
技术领域
本发明涉及具有静态存储单元的半导体存储器。特别是，本发明涉及具有分级结构的位线的半导体存储器。
背景技术
随着晶体管结构变得越来越精细，半导体存储器的存储容量也日渐增加。同时，随着晶体管结构变得更精细，逻辑LSI(如微型计算机)的工作频率不断提高。为了提高工作频率，就要求半导体存储器的存取时间更短。鉴于减少的存取时间，DRAM和这种半导体存储器具有分级结构的位线。为了满足进一步加速的需要，近来已经考虑了甚至在具有静态存储单元的半导体存储器(以下称为SRAM)中的位线的布线结构中采用等级化。
日本未审专利申请公报No.平9-246482公开了一种用于DRAM的分级位线结构的电路技术和布图技术。
日本未审专利申请公报No.平5-128859公开了一种DRAM的分级位线结构，其中用于读的位线和用于写的位线互相独立形成。用于读的全局位线(global bit line)连接到晶体管的漏极。这些晶体管的栅极连接到局部位线。全局位线被预先充电到电路内部降低电压，该电压是由负载电路降低的电源电压VCC。将与存储单元相连的局部位线连接到晶体管的栅极的系统通常称作直接读出系统。
日本未审专利申请公报No.2001-67876公开了一种DRAM的分级位线结构，其中局部位线和全局位线通过CMOS传输栅极互相连接。全局位线被预先充电到内部降低电压VDL。
借此，DRAM通过保持对应数据的电荷，将数据储存在它们的存储单元中。当存储单元被存取时，存储单元的储存电荷在位线之间共享。读出放大器将位线上的小电压变化放大。由于由读出放大器可以检测到位线上的微小电压变化，因此在存取存储单元时DRAM易于受到噪声的影响。例如通过采用比电源电压低的内部降低电压作为全局位线的预充电电压，可以减少电源噪声等对位线的影响。
SRAM存储单元由触发器构成。触发器例如以电源电压或接地电压的形式将写到存储单元中的数据(逻辑“1”或逻辑“0”)储存起来。当存取存储单元时，触发器直接向位线输出被储存的电源电压或接地电压。因而，SRAM比DRAM更不容易受到电源噪声的影响，并且即使将电源电压用作预充电电压，SRAM也不会出现故障。
在日本未审专利申请公报No.平5-128859中公开的分级位线结构(直接读出系统)中，全局位线中有仅以一个方向流过，或从负载电路(预充电电路)流向存储单元的电流。电流以一个方向流过它的布线的电迁移标准比电流以两个方向流过布线的电迁移标准更严格。换言之，由于电迁移使电流以一个方向流过的布线比电流以两个方向流过的布线更易于断开。
然而，在DRAM中，全局位线被提供以内部降低电压。因此，在普通的布线宽度上，电迁移不会出现问题。另一方面，在全局位线被预充电到电源电压的SRAM中，流过全局位线的电流比在DRAM中的电流更高。因而，当SRAM采用直接读出系统的分级位线结构时，即当SRAM设有电流以一个方向流过的全局位线时，全局位线必须被提供比至今更大的布线宽度，以避免由于电迁移造成的断开。
一般情况下，SRAM具有8位或位宽度更宽的如16、32、64、72、144、和288位的数据端。芯片中的全局位线的数量根据数据端的位数而增加。因而，存在的问题是增宽全局位线的布线宽度可能导致芯片尺寸以及芯片成本增加。
发明内容
本发明的一个目的是避免由于连接到静态存储单元的位线的电迁移而产生的缺陷。
本发明的另一目的是减小具有静态存储单元的半导体存储器的芯片尺寸。
根据本发明的半导体存储器的一个方面，存储区均具有多个静态存储单元、第一局部位线、和第一放大器。第一局部位线连接到静态存储单元。第一放大器放大第一局部位线的电压。第一全局位线连接到每个存储区的第一放大器的输出端并传送由第一放大器放大的读取数据。用于将第一全局位线预充电到第一电源电压的预充电电路分别连接到第一全局位线的两端。
预充电电流分别通过在两端的预充电电路提供给第一全局位线。预充电电流以两个方向流过第一全局位线。因此可以根据电流以两个方向流过的情况下的电迁移标准来设计第一全局位线。换言之，由于可以根据比电流以一个方向流过的情况(预充电电路连接到第一全局位线的一端)下的电迁移标准宽松的标准来设计第一全局位线，因此可以避免由于第一全局位线的电迁移而产生的缺陷。而且，由于可以在如上所述宽松的标准下进行设计，因此可以减小第一全局位线的布线宽度和使布图面积最小化。因此，可以减小该半导体存储器的芯片尺寸并降低芯片成本。
根据本发明的半导体存储器的另一方面，预充电电路将第一全局位线预充电到从半导体存储器外部提供的外部电源电压。由于用于产生第一电源电压(预充电电压)的电路不必形成在该半导体存储器中，因此可以减小该半导体存储器的芯片尺寸。
根据本发明的半导体存储器的再一方面，预充电电路均具有第一晶体管。第一晶体管的栅极接收一个在预充电操作中被激活的控制信号。第一晶体管的漏极连接到第一全局位线，并且其源极连接到用于提供第一电源电压的第一电源线。预充电电路根据在预充电操作中被激活的控制信号，将第一全局位线连接到第一电源线。由晶体管构成的预充电电路允许预充电电路的布图面积最小化，并且减小了半导体存储器的芯片尺寸。
根据本发明的半导体存储器的又一方面，第一放大器具有第二晶体管。第二晶体管的栅极接收第一局部位线的电压。第二晶体管的漏极连接到第一全局位线，其源极连接到用于提供第二电源电压的第二电源线。第一放大器放大第一局部位线的电压并将放大的电压连接到第一全局位线。即，第一放大器形成直接读出系统的读电路。
因而，在具有静态存储单元并采用直接读出系统的分级位线结构的半导体存储器中，可以避免由于第一全局位线的电迁移而产生的缺陷。此外，第一全局位线的布图面积可以最小化。因此，该半导体存储器的芯片尺寸可以减小并降低了芯片成本。
例如，第一全局位线被充电(预充电)，并且其电压通过第一晶体管改变到第一电源电压。然后，根据储存在静态存储单元中的数值，第一全局位线放电并且其电压通过第二晶体管改变到第二电源电压。第一晶体管和第二晶体管的极性可以相反，以便第一全局位线的电压可以稳定地改变到第一电源电压和第二电源电压，从而允许高速读取被储存在静态存储单元中的数据。而且，通过增加预充电电压和读取电压之间的电压差，可以防止不准确的数据读取。
根据本发明的半导体存储器的另一方面，连接到静态存储单元的第二局部位线传送与第一局部位线传送的数据互补的数据。就是说，第一和第二局部位线构成互补位线。静态存储单元连接到第一和第二局部位线。因此可以通过将第一全局位线连接到互补局部位线的任一个上来读取数据。由于第一全局位线不必以一对形成，因此可以防止该半导体存储器的芯片尺寸增加。
根据本发明的半导体存储器的再一方面，第一全局位线沿着设置存储区的方向布置。这就可以使第一全局位线的布线长度最小化并降低布线负载。因此，在预充电操作和读取操作中，可以在更短的时间内改变第一全局位线的电压并减少该半导体存储器的存取时间。此外也便于布图设计。
根据本发明的半导体存储器的又一方面，第二全局位线将写数据传送给静态存储单元。第二放大器放大第二全局位线的电压并将放大的数据输出到第一局部位线。因而，甚至在分开形成用于读操作的全局位线和用于写操作的全局位线的半导体存储器中，也可以避免由于第一全局位线的迁移而产生的缺陷。此外，第一全局位线的布图面积可以最小化。
根据本发明的半导体存储器的另一方面，第一全局位线与第一局部位线平行布置。这就可以使第一全局位线的布线宽度最小化并减小布线负载。因此，在预充电操作和读取操作中，可以在更短的时间内改变第一全局位线的电压并减少该半导体存储器的存取时间。此外也便于布图设计。
附图说明
从下面结合附图的详细说明使本发明的特性、原理和利用更明显，附图中相同的部件采用相同的标号表示，其中：
图1是表示本发明半导体存储器的第一实施例的方框图；
图2是表示图1中所示的存储单元阵列的细节的方框图；
图3是表示图2中所示的存储单元的细节的电路图；
图4是示出与第一实施例的发明相对比的对比例的方框图；和
图5是根据本发明半导体存储器的第二实施例的存储单元阵列的方框图。
具体实施方式
下面参照附图介绍本发明的实施例。在附图中，每个粗线表示由多个线构成的信号线。前面带有“/”的信号是负逻辑的。图中的双圆圈表示外部端子。在下列说明中，信号名可以是缩写的，如“/CS信号”表示“芯片选择信号”。
图1示出了本发明半导体存储器的第一实施例。这个半导体存储器通过采用CMOS工艺在硅衬底上形成为SRAM。
该SRAM具有指令缓冲器10、地址缓冲器12、数据输入/输出缓冲器14、操作控制电路16、地址解码器18和20以及存储磁芯22。
指令缓冲器10从外部接收指令信号(芯片选择信号/CS、写启动信号/WE和输出启动信号/OE)。地址缓冲器12通过地址端子接收地址信号AD，并输出所接收的信号作为行地址信号RAD(上部地址)和列地址信号CAD(下部地址)输出所接收的信号。
数据输入/输出缓冲器14在读操作中，通过数据总线DB接收读数据并将接收的数据输出给数据端子DQ。在写操作期间，数据输入/输出缓冲器14通过数据端子DQ接收写数据并将接收的数据输出给数据总线DB。在本例中形成8个数据端子DQ(DQ0-7)。
操作控制电路16对从指令缓冲器10提供的指令信号进行解码，并输出控制信号，用于使存储磁芯22工作。地址解码器18对行地址信号RAD进行解码，并输出结果作为解码信号RAD2。地址解码器20对列地址信号CAD进行解码，并输出结果作为解码信号CAD2。
存储磁芯22具有存储单元阵列ARY、字解码器WDEC、列解码器CDEC、以及输入/输出控制电路I/O。字解码器WDEC根据来自地址解码器18的解码信号RAD2，驱动(选择)如下所述的任一字线WL。列解码器CDEC根据来自地址解码器20的解码信号CAD2，将下述任何存储单元MC连接到数据总线DB。输入/输出控制电路I/O根据指令信号进行操作，将数据信号输出给存储单元阵列ARY(写操作)或将数据信号输出给数据输入/输出缓冲器14(读操作)。
图2示出了图1中所示的存储单元阵列ARY的细节。
存储单元阵列ARY具有以矩阵排列的多个存储区BLK(BLK0-7)。存储区BLK0-7分别对应数据端子DQ0-7。每个存储区BLK具有多个静态型存储单元MC(静态存储单元)。存储区BLK0-7和将要连接到这些存储区BLK0-7的控制电路的结构是相同的。这样，下列的说明涉及对应数据端子DQ0的存储区BLK0。
存储区BLK0沿着图的垂直方向设置成行。存储区BLK1-7也沿着图的垂直方向设置成各自的行。在每个存储区BLK0中，存储单元MC连接到互补局部位线/LBL0和LBL0(/LBL0：第一局部位线，LBL0：第二局部位线)。局部位线/LBL0和LBL0由铝、铜等材料制成。存储单元MC分别连接到字线WL(WL0-511)。
局部位线/LBL0通过CMOS反相器连接到nMOS晶体管24(第二晶体管)的栅极。nMOS晶体管24的源极连接到提供接地电压(第二电源电压)的接地线VSS(第二电源线)。漏极连接到全局位线RGBL0，通过该全局位线RGBL0传送读数据。局部位线/LBL0、全局位线RGBL0以及其栅极连接到局部位线/LBL0和其漏极连接到全局位线RGBL0的nMOS晶体管24构成直接读出放大器系统的分级位线结构。nMOS晶体管24用作读出放大器(第一放大器)，用于放大局部位线/LBL0的电压。
局部位线LBL0和/LBL0分别连接到nMOS晶体管26和28的漏极。nMOS晶体管26和28的栅极分别连接到全局位线/WGBL0和WGBL0，通过该全局位线传送数据。nMOS晶体管26和28的源极连接到接地线VSS。
全局位线RGBL0(第一全局位线)沿着存储区BLK0的设置方向布置。全局位线RGBL0还平行于局部位线/LBL0和LBL0布置。全局位线RGBL0由铝、铜等材料构成。存储单元MC分别连接到字线WL(WL0-511)。在图中的顶部和底部的全局位线RGBL0的两端分别与预充电电路30和32连接。预充电电路30和32分别具有pMOS晶体管30a和32a(第一晶体管)。pMOS晶体管30a和32a的栅极接收一个预充电信号/PRE(控制信号)。pMOS晶体管30a和32a的源极连接到提供外部电源电压(第一电源电压，外部电源电压)的外部电源线VDD(第一电源线)。漏极连接到全局位线RGBL0。全局位线RGBL0通过列开关CSW和反相器连接到读数据总线DOUT0，其中列开关受到图1中所示的列解码器CDEC的控制。读数据总线DOUT0通过图1中所示的输入/输出控制电路I/O连接到数据总线DB。
全局位线WGBL0和/WGBL0(第二全局位线)沿着存储区BLK0的设置方向布置。全局位线WGBL0和/WGBL0由铝、铜等材料构成。全局位线WGBL0和/WGBL0通过列开关CSW和反相器分别连接到写数据总线/DIN0和DIN0。写数据总线/DIN0和DIN0通过图1中所示的输入/输出控制电路I/O连接到数据总线DB。
局部位线/LBL0、全局位线WGBL0以及其栅极连接到全局位线WGBL0和其漏极连接到局部位线/LBL0的nMOS晶体管26构成直接读出放大器系统的分级位线结构。同样，局部位线LBL0、全局位线/WGBL0以及其栅极连接到全局位线/WGBL0和其漏极连接到局部位线LBL0的nMOS晶体管28构成直接读出放大器系统的分级位线结构。nMOS晶体管26和28用作读出放大器(第二放大器)，用于放大全局位线WGBL0和/WGBL0的电压。
图3示出了图2中所示的存储单元MC的细节。存储单元MC均具有两个传送晶体管(transfer transistor)TT、两个驱动器晶体管DT和两个负载晶体管LT。传送晶体管TT和驱动器晶体管DT由nMOS晶体管构成。负载晶体管LT由pMOS晶体管构成。
负载晶体管LT和驱动器晶体管DT形成具有互相连接的输入端和输出端的两个CMOS反相器。负载晶体管LT的源极连接到外部电源线VDD。驱动器晶体管DT的源极连接接地线VSS。传送晶体管TT将CMOS反相器的输入端分别连接到局部位线LBL和/LBL(/LBL0，1，…，LBL0，1，…)上。传送晶体管TT的栅极连接到字线WL(WL0，1，…)。即，存储单元MC是6-晶体管型的典型SRAM存储单元。
如图2所示，在上述SRAM中，预充电电路30和32分别连接到全局位线RGBL的两端以进行读操作。因而，在从存储单元MC读取数据的读操作和给全局位线RGBL提供电源电压VDD的预充电操作中，全局位线RGBL中有电流以由图中的粗箭头所示的两个方向流过。全局位线RGBL的电迁移标准是用于电流以两个方向流过的情况的。由于该电迁移标准比电流仅以一个方向流过时的标准宽松，因此流过全局位线RGBL的电流量可以相对大一些。具体而言，最大电流可以是电流只以一个方向流过的情况的几倍。更高的电流可以缩短预充电操作的周期，由此减少循环时间。当不必增加电流量时，全局位线RGBL的布线宽度可以减小。因此，存储单元阵列ARY的布图面积可以更小。
图4示出了第一实施例的发明的对比例。
在图4中，全局位线RGBL均只在靠近列开关CSW的一端连接到预充电电路32。在这种情况下，在读操作和预充电操作期间，全局位线RGBL中有总是以粗箭头的方向流过的电流。因此全局位线RGBL的电迁移标准比第一实施例(图2)的严格。因此，在图4中，全局位线RGBL的布线宽度必须增宽，这增加了存储单元阵列ARY的布置尺寸。在例如SRAM的这种半导体存储器中，存储单元阵列ARY占据了大部分芯片面积。因而，存储单元阵列ARY的面积增加可能会增加芯片尺寸并提高芯片成本。换言之，根据第一实施例，即使采用直接读出系统的分级位线结构，也可以避免芯片尺寸的增加。
如上所述，在本实施例中，预充电电路30和32分别形成在全局位线RGBL的两端上。因此预充电电流可以以两个方向流过全局位线RGBL，这使电迁移标准宽松了。特别是，在采用直接读出系统的分级位线结构的SRAM中，可以避免由于全局位线RGBL的电迁移而产生的缺陷。
在更宽松的标准下，全局位线RGBL的布线宽度可以减小以使布图面积最小化。因此，可以减小SRAM的芯片尺寸，并降低芯片成本。
由于采用外部电源电压VDD作为对全局位线RGBL预充电的电压，因此用于产生预充电电压的电路不必形成在SRAM中。因此可以减小SRAM的芯片尺寸。由于预充电电路30和32由pMOS晶体管30a和32a构成，因此可以使预充电电路30和32的布图尺寸最小化，并减小了SRAM的芯片尺寸。
全局位线RGBL在预充电操作期间通过pMOS晶体管30a和32a给充电，并在读操作期间通过nMOS晶体管24放电。因而，全局位线RGBL可以稳定地改变到电源电压VDD和接地电压VSS，以便可以高速读取储存在存储单元MC中的数据。
即使在形成互补局部位线/LBL和LBL时，也可以通过单独地将全局位线RGBL连接到局部位线/LBL而读取存储单元MC的数据。由于全局位线RGBL不必成对形成，因此可防止SRAM的芯片尺寸增加。
全局位线RGBL沿着存储区BLK的设置方向布置。全局位线RGBL还平行于局部位线LBL和/LBL布置。这就可以使全局位线RGBL的布线长度最小化，并减小布线负载。因此，在预充电操作和读操作中，可以在更短时间内改变全局位线RGBL的电压，并减少SRAM的存取时间。此外，还便于布图设计。
甚至在分开形成用于读的全局位线RGBL和用于写的全局位线WGBL、/WGBL的SRAM中，也可以避免由于全局位线RGBL的电迁移而产生的缺陷。
图5示出了根据本发明的半导体存储器的第二实施例的存储单元阵列。与第一实施例的所述元件相同的元件将用相同的标号或符号表示。并且在这省略了其说明。
在本实施例中，对应局部位线LBL0的全局位线/RGBL0(第一全局位线)沿着存储区BLK0的设置方向布置。全局位线/RGBL0还平行于局部位线LBL0和/LBL0布置。在图中顶部和底部的全局位线/RGBL0的两端分别连接到预充电电路30和32。全局位线/RGBL0由铝、铜等材料构成。关于未示出的其它存储区BLK1-7，全局位线/RGBL1-7(未示出)作同样布置。
局部位线LBL0通过CMOS反相器连接到nMOS晶体管34(第二晶体管)的栅极。nMOS晶体管34的源极连接到接地线VSS(第二电源线)，其漏极连接到全局位线/RGBL0，其中通过该全局位线/RGBL0传送读取数据。局部位线LBL0、全局位线/RGBL0以及其栅极连接到局部位线LBL0和其漏极连接到全局位线/RGBL0的nMOS34构成直接读出放大器系统的分级位线结构。nMOS晶体管34用作读出放大器(第一放大器)，用于放大局部位线LBL0的电压。
图5的结构其他方面与第一实施例(图2)的相同。此外，SRAM的总体结构与第一实施例(图1)的相同。
本实施例可提供与上述第一实施例相同的效果。
本发明不限于上述实施例，在不脱离本发明的精神和范围的情况下可以进行各种修改。可以对部分或全部部件进行任何改进。

Claims (9)

1、一种半导体存储器，包括：
多个存储区，每个存储区具有多个静态存储单元、连接到所述静态存储单元的第一局部位线以及用于放大所述第一局部位线的电压的第一放大器；
第一全局位线，连接到所述第一放大器的输出端，以便传送被每个所述存储区的所述第一放大器放大的读取数据；和
多个预充电电路，分别连接到所述第一全局位线的两端，以便将所述第一全局位线预充电到第一电源电压。
2、根据权利要求1的半导体存储器，其中
所述第一电源电压是从半导体存储器的外部提供的外部电源电压。
3、根据权利要求1的半导体存储器，其中
所述预充电电路均具有第一晶体管，第一晶体管的栅极接收在预充电操作中被激活的控制信号，其漏极连接到所述第一全局位线，其源极连接到用于提供所述第一电源电压的第一电源线。
4、根据权利要求3的半导体存储器，其中：
所述第一放大器具有第二晶体管，第二晶体管的栅极接收所述第一局部位线的电压，其漏极连接到所述第一全局位线，其源极连接到用于提供第二电源电压的第二电源线；并且
每个所述预充电电路的所述第一晶体管和所述第一放大器的所述第二晶体管的极性相反。
5、根据权利要求1的半导体存储器，其中
所述第一放大器具有第二晶体管，第二晶体管的栅极接收所述第一局部位线的电压，其漏极连接到所述第一全局位线，其源极连接到用于提供第二电源电压的第二电源线。
6、根据权利要求1的半导体存储器，其中
所述存储区均具有连接到所述静态存储单元的第二局部位线，以便传送与传送到所述第一局部位线的数据互补的数据。
7、根据权利要求1的半导体存储器，其中
所述第一全局位线沿着设置所述存储区的方向布置。
8、根据权利要求1的半导体存储器，还包括
用于向所述静态存储单元传送写数据的第二全局位线，并且其中
所述存储区均具有第二放大器，该第二放大器用于放大所述第二全局位线的电压并将放大的数据输出到所述第一局部位线。
9、根据权利要求1的半导体存储器，其中
所述第一全局位线与所述第一局部位线平行布置。
CNB031537774A 2002-08-20 2003-08-20 半导体存储器 Expired - Fee Related CN100375193C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP239629/2002 2002-08-20
JP2002239629A JP2004079099A (ja) 2002-08-20 2002-08-20 半導体メモリ

Publications (2)

Publication Number Publication Date
CN1485852A true CN1485852A (zh) 2004-03-31
CN100375193C CN100375193C (zh) 2008-03-12

Family

ID=31884493

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031537774A Expired - Fee Related CN100375193C (zh) 2002-08-20 2003-08-20 半导体存储器

Country Status (5)

Country Link
US (1) US6901017B2 (zh)
JP (1) JP2004079099A (zh)
KR (1) KR20040017774A (zh)
CN (1) CN100375193C (zh)
TW (1) TWI221293B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789261B (zh) * 2009-01-26 2013-03-27 富士通株式会社 半导体存储器电路以及用于读取数据的控制方法
CN101114522B (zh) * 2006-07-28 2013-05-29 美光科技公司 非易失性存储器设备和处理从存储单元读取的数据的方法
CN103578518A (zh) * 2012-07-31 2014-02-12 国际商业机器公司 灵敏放大器
CN104335281A (zh) * 2011-12-09 2015-02-04 Gsi技术有限公司 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4005535B2 (ja) * 2003-07-02 2007-11-07 松下電器産業株式会社 半導体記憶装置
KR100558013B1 (ko) * 2004-07-22 2006-03-06 삼성전자주식회사 반도체 메모리 장치 및 이의 글로벌 입출력 라인 프리차지방법
JP4672341B2 (ja) * 2004-11-22 2011-04-20 株式会社東芝 半導体記憶装置
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
US7397691B2 (en) * 2006-04-24 2008-07-08 International Business Machines Corporation Static random access memory cell with improved stability
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
JP2008146734A (ja) * 2006-12-08 2008-06-26 Toshiba Corp 半導体記憶装置
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7460387B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
JP2011118975A (ja) 2009-12-02 2011-06-16 Elpida Memory Inc 半導体記憶装置
KR20120101838A (ko) * 2011-03-07 2012-09-17 삼성전자주식회사 계층적 비트라인 구조를 갖는 반도체 메모리 장치
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
WO2013099014A1 (ja) * 2011-12-28 2013-07-04 富士通株式会社 半導体記憶装置及び半導体記憶装置の制御方法
US20140092672A1 (en) 2012-09-28 2014-04-03 International Business Machines Corporation Power management domino sram bit line discharge circuit
US20140119146A1 (en) * 2012-10-30 2014-05-01 Apple Inc. Clock Gated Storage Array
GB2512844B (en) * 2013-04-08 2017-06-21 Surecore Ltd Reduced Power Memory Unit
GB2521477A (en) * 2013-12-23 2015-06-24 Surecore Ltd Offset detection
KR20220078341A (ko) * 2020-12-03 2022-06-10 에스케이하이닉스 주식회사 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2939027B2 (ja) 1991-10-31 1999-08-25 三菱電機株式会社 半導体記憶装置
US5701269A (en) 1994-11-28 1997-12-23 Fujitsu Limited Semiconductor memory with hierarchical bit lines
JP3529534B2 (ja) 1996-03-04 2004-05-24 富士通株式会社 半導体記憶装置
KR100240418B1 (ko) * 1996-12-31 2000-03-02 윤종용 반도체 독출 전용 메모리 및 그의 독출 방법
JP4243389B2 (ja) 1999-08-27 2009-03-25 エルピーダメモリ株式会社 半導体記憶装置と半導体装置
US6178134B1 (en) * 1999-09-21 2001-01-23 Lucent Technologies, Inc. Static random access memory with global bit-lines
JP3920564B2 (ja) * 2000-12-25 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
US6711076B2 (en) * 2002-07-26 2004-03-23 International Business Machines Corporation Active restore weak write test mode
US6650580B1 (en) * 2002-07-26 2003-11-18 International Business Machines Corporation Method for margin testing

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101114522B (zh) * 2006-07-28 2013-05-29 美光科技公司 非易失性存储器设备和处理从存储单元读取的数据的方法
CN101789261B (zh) * 2009-01-26 2013-03-27 富士通株式会社 半导体存储器电路以及用于读取数据的控制方法
CN104335281A (zh) * 2011-12-09 2015-02-04 Gsi技术有限公司 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法
CN104335281B (zh) * 2011-12-09 2018-10-30 Gsi技术有限公司 一些包括分层和/或其他特征的分段位线存储器阵列的系统和方法
CN103578518A (zh) * 2012-07-31 2014-02-12 国际商业机器公司 灵敏放大器
CN103578518B (zh) * 2012-07-31 2017-08-25 国际商业机器公司 灵敏放大器

Also Published As

Publication number Publication date
US20040037139A1 (en) 2004-02-26
JP2004079099A (ja) 2004-03-11
CN100375193C (zh) 2008-03-12
US6901017B2 (en) 2005-05-31
KR20040017774A (ko) 2004-02-27
TW200404292A (en) 2004-03-16
TWI221293B (en) 2004-09-21

Similar Documents

Publication Publication Date Title
CN1485852A (zh) 半导体存储器
US7489570B2 (en) Semiconductor memory device with hierarchical bit line structure
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
CN1508805A (zh) 含有输入/输出线对和预充电电路的集成电路器件
US7663942B2 (en) Semiconductor memory device having local and global bit lines
US6515887B2 (en) Semiconductor memory device
US7986547B2 (en) Semiconductor memory device
CN1595534A (zh) 非易失性半导体存储器件
US8111578B2 (en) Memory devices having redundant arrays for repair
US7924605B2 (en) Semiconductor memory device
US6469947B2 (en) Semiconductor memory device having regions with independent word lines alternately selected for refresh operation
US6072713A (en) Data storage circuit using shared bit line and method therefor
JP2001256789A (ja) 半導体集積回路
JP2000331480A (ja) データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法
US6791354B2 (en) Semiconductor integrated circuit
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
US6160751A (en) Semiconductor memory device allowing efficient column selection
US7352648B2 (en) Semiconductor memory
US6021064A (en) Layout for data storage circuit using shared bit line and method therefor
US20050207242A1 (en) Semiconductor memory device with a hierarchical bit lines, having row redundancy means
CN112837717B (zh) 用来在存储器模块中增加数据预取数量的装置
JP4338045B2 (ja) 半導体集積回路
JPH065077A (ja) ビット線イコライズ方法、及び半導体記憶装置
CN115458001A (zh) 半导体存储器装置及控制其全局输入输出线的负载的方法
US20030048688A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080312