TWI221293B - Semiconductor memory - Google Patents

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1221293 玖、發明說明： C發明戶斤屬之技術領域3 相關申請案對照 本申請案係以於2002年8月20日提出申請的日本專利 5 申請案第2002-239629號案為基礎並且主張該案之優先權 的利益，該案的整個内容係被併合於此中作為參考。 發明領域 本發明係有關於一種具有靜態記憶體細胞的半導體記 fe體。更特別地，本發明係有關於一種具有階層結構之位 10 元線的半導體記憶體。 C Jt 發明背景 半導體記憶體在記憶體容量上係由於電晶體結構變得 更精細而持續成長。另一方面，由於更精細的電晶體結構， 15像微電腦般的邏輯LSIs在運作頻率上係持續改進。為了經 改進的運作頻率，半導體記憶體因此需要較短的存取時 間。有鑑於被縮減的存取時間，DRAMs及該等半導體記憶 體係具有階層結構的位元線。為了符合進一步加速的需 求，甚至在具有靜恶A憶體細胞的半導體記憶體中（於此後 2〇稱為SRAMS) ’位元線之導線結構的階層化近期業已被考 量。 日本未審查專利申請案公告第Hei 9-246482號案揭露 DRAM之階層位元線結構的電路技術與佈局技術。 曰本未審查專利申請案公告第Hei 5-128859號案揭露 5 DRAM的階層位元線結構，其中，讀取用的位元線與寫入 用的位元線係彼此獨立地形成。讀取用的通用位元線 (global bit lines)係連接到電晶體的汲極。這些電晶體的閘 極係連接到局部位元線(l〇cal bit lines)。該等通用位元線係 被預先充電到一個電路内部降低電壓，其是為一個由一負 載電路降低的電源電壓VCC。與記憶體細胞連接之局部位 元線係被連接到電晶體之閘極的該系統係典型地被稱為直 接感應糸統。 曰本未審查專利申請案公告第2001-67876號案揭露 DRAM的階層位元線結構，其中，局部位元線與通用位元 線係經由C Μ O S傳輸閘來彼此連接。該等通用位元線係被預 先充電到一個内部降低電壓Vdl。 順便一提，DRAMs係藉由維持對應於到它們之記憶體 細f内之諸的電荷來儲存資料。t料記㈣細胞被存 取時’該等記憶體細胞的儲存電荷係由位元線分享。感應 ，大器把該等位元線上之微小的電μ化放大。由於在該 寻，7C線上之細微的電壓變化係由該等感應放大器偵測， β玄寺DRAMs在存取該等記憶體細胞時係易受雜訊影響。電 源雜訊及制似對該等位元線的影響係因此藉由，^如， 使用-個比該電源、電壓低的内部降低電壓作為該等通用位 兀線的預先充電電壓來被減低。 R·己憶體細胞係由正反器作成。該等正反 取^ ’例如，雷、、塔^ ，严體細&、i壓或地包壓的㈣來儲存被寫人到該等 5 m(賴”1”或邏㈣>當該等記憶體細 月 =被存取時，該等正反器直接把被儲存的電源電壓或地電 I輪出到位元線。因此，SRAMabDRAM^不易受到電源 嘁衹景》響，而且縱使該電源電壓被使用作為該預先充電電 壓也將不會故障。 於曰本未審查專利申請案公告第Hei 5-128859號案中 所揭露的階層式位元線結構(直接感應系統）中，該等通用位 疋線遭遇單獨在一個方向流動，或者從該負載電流(預先充 兒電流)到該等記憶體細胞的電流。在該有電流在一個方向 上泰過之導線上的電遷移基準係較在該有電流在兩個方向 上流過之導線上的電遷移基準更嚴格。換句話說，該有電 流在一個方向上流過的導線係比該有電流在兩個方向上流 過的導線更有起因於電遷移之斷接的傾向。 然而，在DRAMs中，該等通用位元線係被供應有該内 部降低電壓。因此，在傳統的導線寬度，電遷移係沒有關 係。另一方面，在通用位元線被預先充電到電源電壓的 SRAMs中，流過該等通用位元線的電流係比在dRAMs中 高。因此，當一SRAM採用直接感應系統的階層式位元線結 構時’即，當一SRAM係設置有有電流在一個方向上流過的 通用位元線時，該等通用位元線必須被給予比迄今大的導 線寬度俾可避免起因於電遷移的斷接。 通常，SRAMs具有8位元或者像16、32、64、72、144、 和288位元般之更寬之位元寬度的資料端。在一晶片内之通 用位元線的數目係端視該等資料端之位元的數目而定來增 加。因此，該等通用位元線在導線寬度上的加寬會致使在 1221293 晶片尺寸上以及在晶片成本上的增加的問題。 【發明内容】 發明概要 本發明之目的是為避免由於連接到靜態記憶體細胞之 5 位元線之電遷移而出現的缺陷。 本發明之另一目的是為縮減一具有靜態記憶體細胞之 半導體記憶體的晶片尺寸。 根據本發明之半導體記憶體的其中一個特徵，記憶體 區塊係各具有數個靜態記憶體細胞、一第一局部位元線、 10 及一第一放大器。該第一局部位元線係連接到該等靜態記 憶體細胞。該第一放大器把該第一局部位元線的電壓放 大。一第一通用位元線係連接到該等記憶體區塊中之每一 者之第一放大器的輸出端並且傳輸由該第一放大器放大的 讀取資料。用於把該等第一通用位元線預先充電到一第一 15 電源電壓的預先充電電路係分別連接到該第一通用位元線 的兩端。 一預先充電電流係分別經由在兩端的預先充電電路來 被供應到該弟一通用位元線。該預先充電電流在兩個方向 上流過該第一通用位元線。該第一通用位元線能夠因此根 20 據電流係在兩個方向上流動之狀況的電遷移基準來被設 計。換句話說，由於該通用位元線能夠根據比電流在一個 方向上流動之狀況（一預先充電電路被連接到該第一通用 位元線之一端的狀況）之電遷移基準寬鬆的標準來被設 計，要避免因該第一通用位元線之電遷移而發生的缺陷是 8 1221293 有可能的。此外，由於該設計係能夠在如上所述之寬鬆的 基準下被作成，要縮減該第一通用位元線的導線寬度及使 該佈局面積最小化是有可能的。結果，該半導體記憶體在 晶片尺寸上及在晶片成本上能夠被縮減。 5 根據本發明之半導體記憶體的另一特徵，該等預先充 電電路把該第一通用位元線預先充電到一個從該半導體記 憶體之外部供應的外部電源電壓。由於一個用於產生該第 一電源電壓（預先充電電壓）的電路不必被形成於該半導體 記憶體内，該半導體記聽在晶片尺寸上能夠被縮減。 10 根據本發明之半導體記憶體的另一特徵，該等預先充 電電路係各具有-第-電晶體。該第一電晶體的間極接收 一個在一預先充電運作中被作動的控制訊號。該第一電晶 體的沒極係連接到該第一通用位元線，而該第一電晶體的 源極係連接到一用於供應該第一電源電壓的第一電源線。 b ,玄等預先充電電路根據該在一預先充電運作中被作動的控 制訊说來把該第-通用位元線連接到該第一電源線。由一 電晶體形成該等預先充電電路允許該等預先充電電路的佈 局面積被減至最小程度及在該半導體記憶體之晶片尺寸上 的縮減。 20 根據本發明之半導體記憶體的另一特徵，該第一放大 态具有一第二電晶體。該第二電晶體的閘極接收該第一局 部位7L線的電麼。該第二電晶體的没極係連接到該第一通 用位元、、泉，而忒第一電晶體的源極係連接到一用於供應一 第二電源電壓的第二電源線。該第-放大器把該第-局部 9 1221293 位元線的電壓放大並且把該被放大的電壓連接到該第一通 用位元線。即，該第一放大器形成直接感應系統的讀取電 路。 因此，在具有靜態記憶體細胞與採用直接感應系統之 5 階層式位元線結構的半導體記憶體中，要避免因該第一通 用位元線之電遷移而發生的缺陷是有可能的。此外，該第 一通用位元線在佈局面積上能夠被減至最小程度。結果， 該半導體記憶體在晶片尺寸上及在晶片成本上能夠被縮 減。 10 例如，該第一通用位元線係被充電（預先充電）而且其之 電壓係經由該第一電晶體來被改變成該第一電源電壓。然 後，該第一通用位元線係被放電而且其之電壓係根據被儲 存於該等靜態記憶體細胞内的值來經由該第二電晶體改變 成該第二電源電壓。該第一電晶體與該第二電晶體在極性 15 上能夠被顛倒以致於該第一通用位元線的電壓能夠被確實 地改變成該第一電源電壓與該第二電源電壓，藉此允許被 儲存於該等靜態記憶體細胞内的資料以高速被讀取。此 外，藉由增加在該預先充電電壓與該讀取電壓之間的電壓 差，不正確的資料讀取能夠被防止。 20 根據本發明之半導體記憶體的另一特徵，連接到該等 靜態記憶體細胞的一第二局部位元線傳輸與該第一局部位 元線所傳輸之資料互補的資料。即，該第一與第二局部位 元線構成互補位元線。該等靜態記憶體細胞係皆連接到該 第一與第二局部位元線。資料因此能夠藉由把該第一通用 10 1221293 位元線連接到該等互補局部位元線中之任一者來被讀取。 由於該第一通用位元線不必被成對地形成，該半導體記憶 體能夠免除在晶片尺寸上的增加。 根據本發明之半導體記憶體的另一特徵，該第一通用 5 位元線係沿著該等記憶體區塊排列的方向排列。這使得要 使該第一通用位元線的導線長度減至最小程度及在導線負 載上的降低是有可能的。結果，在預先充電運作與讀取運 作中，該第一通用位元線的電壓能夠在短時間内被改變而 在半導體記憶體的存取時間上係縮減。此外，該佈局設計 10 變得容易。 根據本發明之半導體記憶體的另一特徵，一第二通用 位元線把寫入資料傳輸到該等靜態記憶體細胞。一第二放 大器把該第二通用位元線的電壓放大並且把該被放大的資 料輸出到該第一局部位元線。因此，即使在讀取運作用之 15 通用位元線與寫入運作用之通用位元線被個別地形成的半 導體記憶體中，要避免因該第一通用位元線之電遷移而發 生的缺陷是有可能的。此外，該第一通用位元線在佈局面 積上能夠被減至最小程度。 根據本發明之半導體記憶體的另一特徵，該第一通用 20 位元線係與該第一局部位元線平行地排列。這使得要把該 第一通用位元線之導線長度減至最小程度且在導線負載上 係降低是有可能的。結果，在預先充電運作與讀取運作中， 該第一通用位元線的電壓能夠在較短時間内被改變且在該 半導體記憶體的存取時間上係縮減。此外，該佈局設計係 11 變得容易。 圖式簡單說明 本U之本f、原理、及效用將會在配合該等附圖讀 ^:之詳細說明時變得明顯，在該等圖式中，相似的部 件係由相同的標號標示，在該等圖式中： 弟1圖是為—顯示本發明之半導體記憶體之第-實施 例的方塊圖；

第2圖是為_顯示在第中所示之記憶體細胞陣列之 細節的方塊圖； 第3圖是為—顯示在第2圖中所示之記憶體細胞之細節 的電路圖； 第4圖疋為一顯示與該第一實施例之發明之比較性例 子的方塊圖；及 第5圖是為一顯示本發明之半導體記憶體之第二實施 15 例之記憶體細胞陣列。 【實施方式】

較佳實施例之詳細說明 於此後，本發明的實施例將會配合該等圖式來作說 明。在該等圖式中，每-條厚線表示一條由數條線組成的 2〇訊號線。鈾面有”广’的訊號是為負邏輯。在該等圖式中的雙 圓圈表示外部端。在後面的說明中，訊號名字就，，晶片選擇 訊號”來說會被縮寫成”/CS訊號，，。 第1圖顯示本發明之半導體記憶體的第一實施例。這半 導體記憶體係藉由使用CMOS製程來被形成於一石夕基體上 12 1221293 作為一 SRAM。 該SRAM具有一命令緩衝器ι〇、一位址緩衝器12、一 資料輸入/輸出緩衝1§ 14、一運作控制電路μ、位址解碼器 18和20、及一記憶體核心22。 — 5 該命令緩衝器10從外部接收命令訊號（晶片選擇訊號 · /CS，寫入致能訊號/WE，和輸出致能訊號/qe)。該位址緩衝 器12經由位址端接收一位址訊號AD，並且把該被接收的訊 號輸出作為一行位址訊號RAD(較高位址）與一列位址訊號 (較低位址）。 · 10 該資料輸入/輸出緩衝器14，在讀取運作中，經由一資 料匯流排D B來接收讀取資料並且把該被接收的資料輸出 到資料端DQ。在寫入運作中，該資料輸入/輸出緩衝器14 Ik由θ亥專資料端DQ來接收寫入資料並且把該被接收的資 料輸出到該資料匯流排DB。在這例子中，八個資料端 15 DQ(DQ0-7)係被形成。 該運作控制電路16把從該命令緩衝器10供應的該等命 令訊號解碼，並且輸出一個用於運作該記憶體核心22的控 © 制訊號。該位址解碼器18把該行位址訊號rad解碼並且把 結果輸出作為一解碼訊號RAD2。該位址解碼器20把該列位 - 20址訊號CAD解碼並且把結果輸出作為一解碼訊號CAD2。 該記憶體核心22具有一記憶體細胞陣列ARY、一字解 碼器WDEC、一列解碼器CDEC、及一輸入/輸出控制電路 I/O。該字解碼器WDEC根據來自該位址解碼器18的解碼訊 號RAD2來驅動（選擇）要在稍後說明之字線wl中之任一 13 1221293 者。該列解碼器CDEC根據來自該位址解碼器20的解碼訊號 C A D 2來把要在稍後說明之記憶體細胞M C中之任一者連接 到該資料匯流排DB。該輸入/輸出控制電路I/O根據該等命 令訊號來運作，把一資料訊號輸出到該記憶體細胞陣列 5 ARY(寫入運作）或者把一資料訊號輸出到該資料輸入/輸出 緩衝器14(讀取運作）。 第2圖顯示在第1圖中所示之記憶體細胞陣列ARY的細 即0 該記憶體細胞陣列ARY具有數個以矩陣方式排列的記 10 憶體區塊BLK(BLK0-7)。該等記憶體區塊BLK0-7係分別對 應於該等資料端DQ0-7。該等記憶體區塊BLK中之每一者具 有數個靜態型式記憶體細胞MC(靜態記憶體細胞）。要被連 接到這些記憶體細胞BLK0-7之該等記憶體區塊BLK0-7與 該等控制電路的結構係相同。因此，後面的說明係涉及該 15 資料端DQ0的記憶體區塊BLK0。 該等記憶體區塊BLK0係沿著該圖式中的垂直方向來 被排列成一行。該等記憶體區塊BLK1-7亦沿著該圖式中的 垂直方向來被排列成個別的行。於在該等記憶體區塊BLK0 中之每一者中，記憶體細胞MC係連接到互補局部位元線 20 /LBL0和LBL0(/LBL0 :第一局部位元線，LBL0 :第二局部 位元線）。該等局部位元線/LBL0與LBL0係由鋁、銅、或如 此的材料製成。該等記憶體細胞MC係分別連接到字線 WL(WL0-511)。 該局部位元線/LBL0係經由一CMOS反相器來連接到 14 1221293 该nMOS電晶體24(第二電晶體）的閘極。該nM〇s電晶體24 的源極係連接到一地線VSS(第二電源線），一個地電壓（第 二電源電壓）係被供應到該地線VSS。該汲極係連接到一條 通用位元線RGBL0，讀取資料係經由該通用位元線11(}81^〇 5來被傳輸。該局部位元線/LBL0、該通用位元線RGBL〇、及 閘極連接到该局部位元線/LBL0而汲極連接到該通用位元 線RGBL0的該nMOS電晶體24構成直接感應放大器系統的 階層式位元線結構。該riMOS電晶體24係作用如一個用於把 該局部位元線/LBL0之電壓放大的感應放大器（第一放大 10 器）。 該等局部位元線LBL0和/LBL0係分別連接到nM〇S電 晶體26和28的汲極。該等nMOS電晶體26和28的閘極係分別 連接到通用位元線/WGBL0和WGBL0，寫入資料係經由該 等通用位元線/WGBL0和WGBL0來被傳輸。該等nMOS電晶 15 體26和28的源極係連接到該地線VSS。 該通用位元線RGBL0(第一通用位元線）係沿著該等記 憶體區塊BLK0之排列的方向被排列。該通用位元線RGBL0 亦與該等局部位元線LBL0和/LBL0平行地排列。該通用位 元線RGBL0係由鋁、銅、或如此的材料製成。該等記憶體 2〇 細胞MC係分別連接到該等字線WL(WL0-511)。該通用位元 線RGBL0的兩端，在該圖式中的頂部和底部，係分別與預 先充電電路30和32連接。該等預先充電電路30和32分別具 有pMOS電晶體30a和32a(第一電晶體）。該等PMOS電晶體 30a和32a的閘極接收一個預先充電訊號/PRE(控制訊號）。該 15 1221293 等pMOS電晶體30a和32a的源極係連接到一外部電源線 VDD(第一電源線），一外部電源電壓（第一電源電壓，外部 電源電壓）係被供應到該外部電源線VDD。該等汲極係連接 到該通用位元線RGBL0。該通用位元線RGBL0係經由一個 . 5 由在第1圖中所示之列解碼器CDEC控制的列開關CSW和一 - 個反相器來連接到一資料匯流排DOUTO。 該等通用位元線WGBL0和/WGBL0(第二通用位元線） 係沿著該等記憶體區塊BLK0之排列的方向排列。該等通用 位元線WGBL0和/WGBL0係由鋁、銅、或如此的材料製成。 _ 10 該等通用位元線WGBL0和/WGBL0係經由該列開關CSW與 反相器來分別連接到寫入資料匯流排/DIN0和DIN0。該等 寫入資料匯流排/DIN0和DIN0係經由在第1圖中所示的輸 入/輸出控制電路I/O來連接到該資料匯流排DB。 該局部位元線/LBL0、該通用位元線WGBL0、及閘極 15 連接到該通用位元線WGBL0而没極連接到該局部位元線 /LBL0的該nMOS電晶體26構成直接感應放大器系統的階層 式位元線結構。同樣地，該局部位元線LBL0、該通用位元 _ 線/WGBL0、及閘極連接到該通用位元線/WGBL0而汲極連 接到該局部位元線LBL 0的nMO S電晶體2 8構成直接感應放 - 2〇 大器系統的階層式位元線結構。該等nMOS電晶體26和28 . 係作用如用於把該等通用位元線WGBL0與/WGBL0之電壓 放大的感應放大器（第二放大器）。 第3圖顯示在第2圖中所示之記憶體細胞MC的細節。該 等記憶體細胞MC各具有兩個傳輸電晶體ττ、兩個驅動電晶 16 1221293 體DT、及兩個負載電晶體LT。該等傳輸電晶體τΤ和該等驅 動電晶體DT係由nMOS電晶體製成。該等負載電晶體LT係 由pMOS電晶體製成。 該等負載電晶體LT和該等驅動電晶體DT形成兩個具 5有彼此連接之輸入端與輸出端的CMOS反相器。該等負載電 晶體LT的源極係連接到該外部電源線vdD。該等驅動電晶 體DT的源極係連接到該地線vss。該等傳輸電晶體TT分別 把該等CMOS反相器的輸入端連接到該等局部位元線LBL 和几肌(几肌0，1，."，1^〇)，1，...）。該等傳輸電晶體丁丁的閘極 10係連接到該等字線WL(WL0，1，···）。即，該等記憶體細胞MC 是為典型具有六個電晶體類型的SRAM記憶體細胞。 在以上所述的SRAM中，如在第2圖中所示，該等預先 充電電路30和32係分別連接到讀取用之通用位元線RGBL 的兩端。因此，在資料從該等記憶體細胞MC讀取的讀取運 15作中及在電源電壓VDD被供應到該等通用位元線RGBL的 預先充電運作中，該等通用位元線RGBL遭遇如由圖式中之 厚前頭所示之在兩個方向上流動的電流。對該等通用位元 線R G B L的電遷移基準是為該等電流在兩個方向上流動的 狀況。由於該電遷移基準在該等電流僅在一個方向上流動 20時係較寬鬆，流過該等通用位元線RGBL的電流量能夠被作 成相對地較大。特別地，最大電流可以為電流僅在一個方 向上流動之情況的若干倍。較高的電流可以縮短該預先充 電運作的周期’藉此縮減該週期時間。當電流量不需要被 增加時，該等通用位元線RGBL在導線寬度上可以被縮減。 17 1221293 結果，該記憶體細胞陣列ARY在佈局面積上可以被作成較 /】、〇 第4圖顯不-個對該第—實施例之發明的比較性例子。 在第4圖中，该等通用位元線RGBL各在接近該列開關 5 csw的末端係僅與預先充電電路32連接。在這情況中，於 讀取運作與預先充電運作期間，該等通用位元線RGBL遭遇 經常在厚箭頭之方向上流動的電流。對該等通用位元線 RGBL的電遷移基準係因此較在該第一實施例（第2圖）中的 嚴格。結果，在第4圖中，該等通用位元線11(3]61^在導線寬 10度上必須被加寬，增加該記憶體細胞陣列ARy的佈局尺 寸。在像SRAM般之如此的半導體記憶體中，該記憶體細胞 陣列ARY佔用大部份的晶片面積。因此，在該記憶體細胞 陣列ARY之面積上的增加會增加該晶片尺寸及提高該晶片 成本。換句話說，根據該第一實施例，即使在直接感應系 15統的階層式位元線結構被採用時，要避免在晶片尺寸上的 增加是有可能的。 如上’在本實施例中，該等預先充電電路30和32係分 別被形成於該等通用位元線RGBL的兩末端。預先充電電路 能夠因此在兩個方向上流過該等通用位元線R G B L，放鬆該 20電遷移基準。特別地，在一採用直接感應系統之階層式位 兀線結構的SRAly[中，要避免因通用位元線rGBL之電遷移 而發生的缺陷是有可能的。 在較寬鬆的基準下，該等通用位元線rGBL的導線寬度 能夠被縮減俾可使該佈局面積成最小的程度。結果，該 18 1221293 SRAM在晶片尺寸上及在晶片成本上能夠被縮減。 由於該外部電源電壓V D D被使用作為用於把該等通用 位元線RGBL預先充電的電壓，用於產生該預先充電電壓的 電路不需要被形成於該SRAM中。該SRAM因此在晶片尺寸 5 上能夠被縮減。由於該等預先充電電路30和32係由PM0S 電晶體30a和32a製成，要使該等預先充電電路3〇和32的佈 局尺寸減至最小程度及縮減該SRAM的晶片尺寸是有可能 的。 該等通用位元線RGBL在預先充電運作中係經由該等 10 pMOS電晶體30a和32a來被充電，而在讀取運作中係經由該 等nMOS電晶體24來被放電。因此，該等通用位元線RGBL 能夠被確實地改變成該電源電壓VDD和該地電壓VSS，以 致於被儲存在該等記憶體細胞MC内的資料能夠以高速讀 取。 15 即使在該等互補局部位元線/LBL和LBL被形成時，該 專3己憶體細胞MC的資料能夠藉由僅把該等通用位元線 RGBL連接到該等局部位元線/LBL來被讀取。由於該等通用 位元線RGBL不必被成對地形成，該SRAM能夠被防止在晶 片尺寸上的增加。 20 該等通用位元線RGBL係沿著該等記憶體區塊blk之 排列的方向排列。該等通用位元線RGBL亦與該等局部位元 線LBL和/LBL平行地排列。這樣係使得要把該等通用位元 線RGBL的導線長度減至最低程度且在導線負載上的縮減 是有可能的。結果，在預先充電運作和讀取運作中，該等 19 1221293 通用位元線RGBL的電壓能夠在較短的時間内被改變且在 該SRAM的存取時間上係被縮減。此外，該佈局設計係變得 容易。 即使在讀取用之通用位元線RGBL與寫入用之通用位 5 元線WGBL，/WGBL被分開地形成的SRAM申，要避免因通 用位元線RGBL之電遷移而出現的缺陷是有可能的。 第5圖顯示本發明之半導體記憶體之第二實施例的記 憶體細胞陣列。與在該第一實施例中所描述之那些相同的 元件將會由相同的標號或符號標示。其之詳細的說明於此 10 將會被省略。 在這實施例中，對應於該等局部位元線LBL0的一通用 位元線/RGBL0係沿著該等記憶體區塊BLK0之排列的方向 排列。該通用位元線/RGBL0亦與該等局部位元線LBL0和 /LBL0平行地排列。該通用位元線/rgbLO的兩端，在該圖 15 式中的頂部和底部，係分別連接到預先充電電路30和32。 该通用位元線/RGBL0係由铭、銅、或如此的材料製成。至 於未被顯示的其他記憶體區塊BLK1-7，通用位元線 /RGBLl-7(圖中未示）係被類似地配置。 該局部位元線LBL0係經由一 CMOS反相器來連接到一 20 nMOS電晶體34(第二電晶體）的閘極。該nM〇s電晶體34的 源極係連接到該地線VSS(第二電源線）而該nM〇S電晶體的 汲極係連接到該通用位元線/RGBL〇，讀取資料係經由該通 用位兀線/RGBL0來被傳輸。該局部位元線1^5]1〇、該通用位 兀線/RGBL0、及閘極連接到該局部位元線LBL〇而没極連接 20 1221293 到該通用位元線/RGBLO的該nMOS電晶體34構成直接感應 系統的階層式位元線結構。該nMOS電晶體34作用如一個用 於把該局部位元線LBL0之電壓放大的感應放大器（第一放 大器）。 5 第5圖的結構在其他方面係與在該第一實施例（第2圖） 中的相同。此外，該SRAM的整體結構係與在該第一實施例 (弟1圖）中的相同。 這實施例能夠提供與以上所述之第一實施例之那些相 同的效果。 10 本發明不受限於以上的實施例而且各式各樣的變化能 夠在沒有離開本發明的精神與範圍下被作成。在全部或部 份之組件上的任何改良係能夠被作動。 【圖式簡單說明】 第1圖是為一顯示本發明之半導體記憶體之第一實施 15 例的方塊圖； 第2圖是為一顯示在第1圖中所示之記憶體細胞陣列之 細節的方塊圖； 第3圖是為一顯示在第2圖中所示之記憶體細胞之細節 的電路圖； 20 第4圖是為一顯示與該第一實施例之發明之比較性例 子的方塊圖；及 第5圖是為一顯示本發明之半導體記憶體之第二實施 例之記憶體細胞陣列。 【圖式之主要元件代表符號表】 21 1221293 vcc 電源電壓 VDL 内部降低電壓 10 共用緩衝器 12 位址緩衝器 14 資料輸入/輸出緩衝器 16 運作控制電路 18 位址解碼器 20 位址解碼器 22 記憶體核心 /CS 晶片選擇訊號 /WE 寫入致能訊號 /OE 輸出致能訊號 AD 位址訊號 RAD 行位址訊號 CAD 列位址訊號 DB 資料匯流排 DQ 資料端 DQ0-7 資料端 RAD2 解碼訊號 CAD2 解碼訊號 ARY 記憶體細胞陣列 WDEC 字解碼器 CDEC 列解碼器 I/O 輸入/輸出控制電路 WL 字線 MC 記憶體細胞 BLK 記憶體區塊 BLK0-7記憶體區塊 /LBLO 第一局部位元線 LBL0 第二局部位元線 WLO-511 字線 24 nMOS電晶體 YSS 地線 RGBL0通用位元線 26 nMOS電晶體 28 nMOS電晶體 /WGBLO 通用位元線 WGBL0 通用位元線 30 預先充電電路 32 預先充電電路 30a pMOS電晶體 32a pMOS電晶體 VDD 外部電源線 CSW 列開關 DOUTO資料匯流排 /DIN0 寫入資料匯流排 DINO 寫入資料匯流排 TT 傳輸電晶體

22 1221293 DT 驅動電晶體 LT 負載電晶體 /RGBLO 通用位元線 34 nMOS電晶體

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Claims (1)

1221293 拾、申請專利範圍： 1. 一種半導體記憶體，包含： 數個記憶體區塊，該等記憶體區塊各具有數個靜態記 憶體細胞、一連接到該等靜態記憶體細胞的局部位元 5 線、及一用於把該第一局部位元線之電壓放大的第一放 大器； 一第一通用位元線，該第一通用位元線係連接到該第 一放大器的輸出端俾可傳輸由該等記憶體區塊中之每一 者之第一放大器所放大的讀取資料；及 10 預先充電電路，該等預先充電電路分別連接到該第一 通用位元線的兩端俾可把該第一通用位元線預先充電成 一第一電源電壓。 2. 如申請專利範圍第1項所述之半導體記憶體，其中 該第一電源電壓是為從該半導體記憶體之外部供應 15 的一外部電源電壓。 3. 如申請專利範圍第1項所述之半導體記憶體，其中 該等預先充電電路各具有一第一電晶體，該第一電晶 體的閘極接收一個在預先充電運作中被作動的控制訊 號，該第一電晶體的汲極係連接到該第一通用位元線， 20 而該第一電晶體的源極係連接到一用於供應該第一電源 電壓的第一電源線。 4. 如申請專利範圍第3項所述之半導體記憶體，其中： 該第一放大器具有一第二電晶體，該第二電晶體的閘 極接收該第一局部位元線的電壓，該第二電晶體的汲極 24 1221293 係連接到該第一通用位元線，而該第二電晶體的源極係 連接到一用於供應一第二電源電壓的第二電源線；及 該等預先充電電路中之每一者的第一電晶體與該第 一放大器的第二電晶體在極性上係顛倒。 5 5.如申請專利範圍第1項所述之半導體記憶體，其中 該第一放大器具有一第二電晶體，該第二電晶體的閘 極接收該第一局部位元線的電壓，該第二電晶體的汲極 係連接到該第一通用位元線，而該第二電晶體的源極係 連接到一用於供應一第二電源電壓的第二電源線。 10 6·如申請專利範圍第1項所述之半導體記憶體，其中 該等記憶體區塊各具有一第二局部位元線，該第二局 部位元線係連接到該等靜態記憶體細胞俾可傳輸與被傳 輸到該第一局部位元線之資料互補的資料。 7.如申請專利範圍第1項所述之半導體記憶體，其中 15 該第一通用位元線係沿著該等記憶體細胞被排列的 方向排列。 8-如申請專利範圍第1項所述之半導體記憶體，更包含 一用於把寫入資料傳輸到該等靜態記憶體細胞的第 二通用位元線，且其中 20 該等記憶體區塊各具有一用於把該第二通用位元線 之電壓放大且把該被放大之資料輸出到該第一局部位元 線的第二放大器。 9.如申請專利範圍第1項所述之半導體記憶體，其中 該第一通用位元線係與該第一局部位元線平行地排列。 25