KR20040017774A - 반도체 메모리 - Google Patents

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KR20040017774A
KR20040017774A KR1020030057114A KR20030057114A KR20040017774A KR 20040017774 A KR20040017774 A KR 20040017774A KR 1020030057114 A KR1020030057114 A KR 1020030057114A KR 20030057114 A KR20030057114 A KR 20030057114A KR 20040017774 A KR20040017774 A KR 20040017774A
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 스태틱 메모리 셀에 접속되는 비트선의 일렉트로마이그레이션에 의한 불량을 방지하는 것을 목적으로 한다.
제1 증폭기는 스태틱 메모리 셀에 접속되어 있는 제1 로컬 비트선의 전압을 증폭한다. 제1 증폭기의 출력에 접속되어 있는 제1 글로벌 비트선을 프리차지하는 프리차지 회로는 제1 글로벌 비트선의 양단부로부터 프리차지 전류를 각각 공급한다. 프리차지 전류가 제1 글로벌 비트선의 양방향으로 흐르기 때문에, 전류가 한 방향으로 흐르는 경우에 비하여, 일렉트로마이그레이션의 평가 기준을 완화할 수 있다. 이 때문에, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 제1 글로벌 비트선의 배선 폭을 좁게 할 수 있기 때문에, 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 스태틱 메모리 셀을 갖는 반도체 메모리에 관한 것이다. 특히 본 발명은 계층 비트선 구조를 갖는 반도체 메모리에 관한 것이다.
반도체 메모리의 기억 용량은 트랜지스터 구조의 미세화에 따라 커져 오고 있다. 한편, 마이크로 컴퓨터 등의 논리 LSI의 동작 주파수는 트랜지스터 구조의 미세화에 따라 향상되어 오고 있다. 이 때문에, 반도체 메모리는 동작 주파수를 향상시키기 위해서, 액세스 시간의 단축을 요구받고 있다. DRAM 등의 반도체 메모리에서는, 액세스 시간을 단축하기 위해서, 비트선을 계층 구조로 하고 있다. 최근, 스태틱 메모리 셀을 갖는 반도체 메모리(이하, SRAM이라 칭함)에 있어서도, 한층 더 고속화의 요구에 대응하기 위해서, 비트선을 계층 구조로 하는 것이 검토되고 있다.
일본 특허 공개 평성 제9-246482호 공보에는 DRAM에 있어서의 계층 비트선 구조의 회로 기술 및 레이아웃 기술이 개시되어 있다.
일본 특허 공개 평성 제5-128859호 공보에는 DRAM에 있어서, 판독용 비트선과 기록용 비트선을 각각 독립적으로 형성한 계층 비트선 구조가 개시되어 있다. 판독용 글로벌 비트선은 트랜지스터의 드레인에 접속되어 있다. 이 트랜지스터의 게이트는 로컬 비트선에 접속되어 있다. 글로벌 비트선은 전원 전압(VCC)을 부하 회로에서 강압한 회로 내부 강압 전압으로 프리차지된다. 메모리 셀에 접속되어 있는 로컬 비트선을 트랜지스터의 게이트에 접속하는 방식은 일반적으로 다이렉트 센스 방식이라 불리고 있다.
일본 특허 공개 제2001-67876호 공보에는 DRAAM에 있어서, 로컬 비트선과 글로벌 비트선을 CMOS 전달 게이트를 통해 접속한 계층 비트선 구조가 개시되어 있다. 글로벌 비트선은 내부 강압 전압(VDL)으로 프리차지된다.
그런데, DRAM은 데이터에 따른 전하를 메모리 셀에 유지함으로써 데이터를 기억한다. 메모리 셀의 축적 전하는 메모리 셀의 액세스시에, 비트선에 재분배된다. 센스 앰프는 비트선의 미소한 전압 변화를 증폭한다. DRAM에서는, 비트선의 근소한 전압 변화를 센스 앰프로 검출하기 때문에, 메모리 셀의 액세스시에 노이즈의 영향을 받기 쉽다. 이 때문에, 예컨대, 글로벌 비트선의 프리차지 전압을 전원 전압보다 낮은 내부 강압 전압으로 함으로써, 비트선으로의 전원 노이즈 등의 영향을 작게 하고 있다.
SRAM의 메모리 셀은 플립플롭으로 구성되어 있다. 플립플롭은 메모리 셀에 기록된 데이터(논리 "1" 또는 논리 "0")를, 예컨대, 전원 전압 또는 접지 전압으로서 기억한다. 플립플롭은 메모리 셀의 액세스시에, 기억하고 있는 전원 전압 또는 접지 전압을 비트선에 직접 출력한다. 이 때문에, SRAM에서는, DRAM에 비하여 전원 노이즈의 영향을 받기 어렵고, 프리차지 전압을 전원 전압으로 하여도 오동작하는 일은 없다.
일본 특허 공개 평성 제5-128859호 공보에 개시된 계층 비트선 구조(다이렉트 센스 방식)에서는, 글로벌 비트선에는 부하 회로(프리차지 회로)로부터 메모리 셀을 향해 한 방향으로만 전류가 흐른다. 전류가 한 방향으로 흐르는 배선의 일렉트로마이그레이션의 평가 기준은 전류가 양방향으로 흐르는 배선의 기준에 비해 엄격하다. 바꾸어 말하면, 전류가 한 방향으로 흐르는 배선 쪽이 전류가 양방향으로 흐르는 배선보다 일렉트로마이그레이션에 의한 단선이 일어나기 쉽다.
그러나, DRAM에서는, 글로벌 비트선에 내부 강압 전압이 공급된다. 이 때문에, 통상의 배선 폭이라면, 일렉트로마이그레이션은 문제가 되지 않는다. 한편, 글로벌 비트선이 전원 전압으로 프리차지되는 SRAM에서는, 글로벌 비트선을 흐르는 전류는 DRAM에 비하여 크다. 이 때문에, SRAM에 다이렉트 센스 방식의 계층 비트선 구조를 채용하는 경우, 즉, 전류가 한 방향으로 흐르는 글로벌 비트선을 형성하는 경우, 일렉트로마이그레이션에 의한 단선을 방지하기 위해서, 글로벌 비트선의 배선 폭을 종래보다 넓게 할 필요가 있다.
일반적으로, SRAM의 데이터 단자는 8비트, 또는, 16, 32, 64, 72, 144, 288비트 등의 넓은 비트 폭으로 구성되어 있다. 칩 내의 글로벌 비트선의 갯수는 데이터 단자의 비트수에 의존하여 많아진다. 이 때문에, 글로벌 비트선의 배선 폭을 넓히면, 칩 사이즈가 증가하여, 칩 비용이 증가한다고 하는 문제가 있었다.
본 발명의 목적은 스태틱 메모리 셀에 접속되는 비트선의 일렉트로마이그레이션에 의한 불량을 방지하는 것에 있다.
본 발명의 다른 목적은 스태틱 메모리 셀을 갖는 반도체 메모리의 칩 사이즈를 삭감하는 것에 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시 형태를 도시하는 블록도.
도 2는 도 1에 도시한 메모리 셀 어레이의 상세를 도시하는 블록도.
도 3은 도 2에 도시한 메모리 셀의 상세를 도시하는 회로도.
도 4는 제1 실시 형태의 발명과의 비교예를 도시하는 블록도.
도 5는 본 발명의 반도체 메모리의 제2 실시 형태에 있어서의 메모리 셀 어레이를 도시하는 블록도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 커맨드 버퍼
12 : 어드레스 버퍼
14 : 데이터 입출력 버퍼
16 : 동작 제어 회로
18, 20 : 어드레스 디코더
22 : 메모리 코어
24 : nMOS 트랜지스터(제2 트랜지스터, 제1 증폭기)
34 : nMOS 트랜지스터(제2 트랜지스터, 제1 증폭기)
26, 28 : nMOS 트랜지스터(제2 증폭기)
30, 32 : 프리차지 회로
30a, 32a : pMOS 트랜지스터(제1 트랜지스터)
ARY : 메모리 셀 어레이
BLK : 메모리 블록
DB : 데이터 버스
CDEC : 칼럼 디코더
CSW : 칼럼 스위치
DQ : 데이터 단자
I/O : 입출력 제어 회로
LBL : 로컬 비트선(제2 로컬 비트선)
/LBL : 로컬 비트선(제1 로컬 비트선)
MC : 메모리 셀
RGBL, /RGBL : 글로벌 비트선(제1 글로벌 비트선)
VDD : 외부 전원선(제1 전원선), 외부 전원 전압(제1 전원 전압)
VSS : 접지선(제2 전원선)
WDEC : 워드 디코더
WGBL, /WGBL : 글로벌 비트선(제2 글로벌 비트선)
WL(WL0-511) : 워드선
청구항 1의 반도체 메모리에서는, 각 메모리 블록은 복수의 스태틱 메모리셀, 제1 로컬 비트선 및 제1 증폭기를 갖고 있다. 제1 로컬 비트선은 이들 스태틱 메모리 셀에 접속되어 있다. 제1 증폭기는 제1 로컬 비트선의 전압을 증폭한다. 제1 글로벌 비트선은 메모리 블록의 제1 증폭기의 출력에 접속되고, 이들 제1 증폭기로 증폭된 판독 데이터를 전달한다. 제1 글로벌 비트선을 제1 전원 전압으로 프리차지하는 프리차지 회로는 제1 글로벌 비트선의 양단부에 각각 접속되어 있다.
제1 글로벌 비트선에는 양단부의 프리차지 회로로부터 프리차지 전류가 각각 공급된다. 프리차지 전류는 제1 글로벌 비트선의 양방향으로 흐른다. 이 때문에, 전류가 양방향으로 흐르는 경우의 일렉트로마이그레이션의 평가 기준에 따라 제1 글로벌 비트선을 설계할 수 있다. 바꾸어 말하면, 전류가 한 방향으로 흐르는 경우의 일렉트로마이그레이션의 평가 기준(프리차지 회로를 글로벌 비트선의 일단에 접속한 경우)에 비하여 느슨한 기준으로 설계할 수 있기 때문에, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 또한, 전술한 바와 같이 느슨한 평가 기준으로 설계할 수 있기 때문에, 제1 글로벌 비트선의 배선 폭을 좁게 할 수 있고, 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
청구항 2의 반도체 메모리에서는, 프리차지 회로는 제1 글로벌 비트선을 반도체 메모리의 외부로부터 공급되는 외부 전원 전압으로 프리차지한다. 제1 전원 전압(프리차지 전압)을 생성하는 회로를 반도체 메모리에 형성할 필요가 없어지기 때문에, 반도체 메모리의 칩 사이즈를 삭감할 수 있다.
청구항 3의 반도체 메모리에서는, 프리차지 회로는 제1 트랜지스터를 갖고있다. 제1 트랜지스터는 프리차지 동작시에 변화되는 제어 신호를 게이트로 받아, 드레인이 제1 글로벌 비트선에 접속되고, 소스가 제1 전원 전압을 공급하는 제1 전원선에 접속되어 있다. 프리차지 회로는 프리차지 동작시에 변화되는 제어 신호에 따라 제1 글로벌 비트선을 제1 전원선에 접속한다. 프리차지 회로를 트랜지스터에 의해 구성함으로써, 프리차지 회로의 레이아웃 사이즈를 최소한으로 할 수 있어, 반도체 메모리의 칩 사이즈를 삭감할 수 있다.
청구항 4 및 청구항 5의 반도체 메모리에서는, 제1 증폭기는 제2 트랜지스터를 갖고 있다. 제2 트랜지스터는 제1 로컬 비트선의 전압을 게이트로 받아, 드레인이 글로벌 비트선에 접속되고, 소스가 제2 전원 전압을 공급하는 제2 전원선에 접속되어 있다. 제1 증폭기는 제1 로컬 비트선의 전압을 증폭하고, 증폭한 전압을 제1 글로벌 비트선에 접속한다. 즉, 제1 증폭기에 의해 다이렉트 센스 방식의 판독 회로가 형성되어 있다.
따라서, 스태틱 메모리 셀을 가지며, 다이렉트 센스 방식의 계층 비트선 구조를 채용하는 반도체 메모리에 있어서, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 또한, 제1 글로벌 비트선의 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
청구항 4에 있어서, 예컨대, 글로벌 비트선은 제1 트랜지스터를 통해 충전(프리차지)되어 제1 전원 전압으로 변화되고, 스태틱 메모리 셀의 기억치에 따라 제2 트랜지스터를 통해 방전되어 제2 전원 전압으로 변화된다. 제1 트랜지스터와제2 트랜지스터와의 극성을 반대로 함으로써, 글로벌 비트선의 전압을 제1 전원 전압 및 제2 전원 전압으로 확실하게 변화시킬 수 있고, 스태틱 메모리 셀에 기억되어 있는 데이터를 고속으로 판독할 수 있다. 또한, 프리차지 전압과 판독 전압의 전압차를 크게 함으로써 데이터의 오판독을 방지할 수 있다.
청구항 6의 반도체 메모리에서는, 스태틱 메모리 셀에 접속되어 있는 제2 로컬 비트선은 제1 로컬 비트선에 전달되는 데이터와 상보의 데이터를 전달한다. 즉, 제1 및 제2 로컬 비트선에 의해 상보의 비트선이 형성되어 있고, 스태틱 메모리 셀은 제1 및 제2 로컬 비트선의 양방에 접속되어 있다. 이 때문에, 상보의 로컬 비트선의 한쪽에 글로벌 비트선을 접속하는 것만으로, 데이터를 판독할 수 있다. 글로벌 비트선을 쌍으로 구성할 필요가 없기 때문에, 반도체 메모리의 칩 사이즈가 증가하는 것을 방지할 수 있다.
청구항 7의 반도체 메모리에서는, 제1 글로벌 비트선은 메모리 블록의 배열 방향을 따라 배선되어 있다. 이 때문에, 제1 글로벌 비트선의 배선 길이를 최소한으로 할 수 있어, 배선 부하를 줄일 수 있다. 이 결과, 프리차지 동작 및 판독 동작에 있어서, 제1 글로벌 비트선의 전압 변화 시간을 짧게 할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다. 또한, 레이아웃 설계가 용이해진다.
청구항 8의 반도체 메모리에서는, 제2 글로벌 비트선은 스태틱 메모리 셀에의 기록 데이터를 전송한다. 제2 증폭기는 제2 글로벌 비트선의 전압을 증폭하여, 증폭한 데이터를 제1 로컬 비트선에 출력한다. 따라서, 판독용 글로벌 비트선과 기록용 글로벌 비트선이 독립적으로 형성되는 반도체 메모리에 있어서도, 제1 글로벌비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 또한, 제1 글로벌 비트선의 레이아웃 영역을 최소한으로 할 수 있다.
청구항 9의 반도체 메모리에서는, 상기 제1 글로벌 비트선은 상기 제1 로컬 비트선에 평행하게 배선되어 있다. 이 때문에, 제1 글로벌 비트선의 배선 길이를 최소한으로 할 수 있어, 배선 부하를 줄일 수 있다. 이 결과, 프리차지 동작 및 판독 동작에 있어서, 제1 글로벌 비트선의 전압 변화 시간을 짧게 할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다. 또한, 레이아웃 설계가 용이해진다.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있는 것을 나타내고 있다. 머리에 "/"가 붙은 신호는 부논리를 나타내고 있다. 도면 중의 ◎는 외부 단자를 나타내고 있다. 이후의 설명에서는, "칩 셀렉트 신호"를 "/CS 신호"라고 하는 것처럼, 신호명을 생략하여 나타내는 경우가 있다.
도 1은 본 발명의 반도체 메모리의 제1 실시 형태를 나타내고 있다. 이 반도체 메모리는 실리콘 기판상에 CMOS 프로세스를 사용하여 SRAM으로서 형성되어 있다.
SRAM은 커맨드 버퍼(10), 어드레스 버퍼(12), 데이터 입출력 버퍼(14), 동작 제어 회로(16), 어드레스 디코더(18, 20) 및 메모리 코어(22)를 갖고 있다.
커맨드 버퍼(10)는 외부로부터 커맨드 신호(칩 셀렉트 신호 /CS, 기록 인에이블 신호 /WE 및 출력 인에이블 신호 /OE)를 수신한다. 어드레스 버퍼(12)는 어드레스 단자를 통해 어드레스 신호(AD)를 수신하여, 수신한 신호를 로우 어드레스 신호 RAD(상위 어드레스) 및 칼럼 어드레스 신호(CAD; 하위 어드레스)로서 출력한다.
데이터 입출력 버퍼(14)는 판독 동작시에 메모리 코어(22)로부터의 판독 데이터를 데이터 버스(DB)를 통해 수신하여, 수신한 데이터를 데이터 단자(DQ)에 출력하고, 기록 동작시에 기록 데이터를 데이터 단자(DQ)를 통해 수신하여, 수신한 데이터를 데이터 버스(DB)에 출력한다. 이 예에서는, 8개의 데이터 단자{DQ(DQ0-7)}가 형성되어 있다.
동작 제어 회로(16)는 커맨드 버퍼(10)로부터 공급되는 커맨드 신호를 해독하여, 메모리 코어(22)를 동작시키기 위한 제어 신호를 출력한다. 어드레스 디코더(18)는 로우 어드레스 신호(RAD)를 디코드하여, 디코드 신호(RAD2)로서 출력한다. 어드레스 디코더(20)는 칼럼 어드레스 신호(CAD)를 디코드하여, 디코드 신호(CAD2)로서 출력한다.
메모리 코어(22)는 메모리 셀 어레이(ARY), 워드 디코더(WDEC), 칼럼 디코더(CDEC) 및 입출력 제어 회로(I/O)를 갖고 있다. 워드 디코더(WDEC)는 어드레스 디코더(18)로부터의 디코드 신호(RAD2)에 따라 후술하는 워드선(WL) 중 어느 하나를 구동(선택)한다. 칼럼 디코더(CDEC)는 어드레스 디코더(20)로부터의 디코드 신호(CAD2)에 따라 후술하는 메모리 셀(MC) 중 어느 하나를 데이터 버스(DB)에 접속한다. 입출력 제어 회로(I/O)는 커맨드 신호에 따라 동작하고, 데이터 신호를 메모리 셀 어레이(ARY)에 출력(기록 동작)하거나 혹은 데이터 신호를 데이터 입출력 버퍼(14)에 출력한다(판독 동작).
도 2는 도 1에 도시한 메모리 셀 어레이(ARY)의 상세를 나타내고 있다.
메모리 셀 어레이(ARY)는 매트릭스형으로 배치된 복수의 메모리 블록{BLK(BLK0-7)}을 갖고 있다. 메모리 블록(BLKO-7)은 데이터 단자(DQ0-7)에 각각 대응하고 있다. 각 메모리 블록(BLK)은 복수의 스태틱 타입의 메모리 셀(MC; 스태틱 메모리 셀)을 갖고 있다. 메모리 블록(BLK0-7)의 구조 및 이들 메모리 블록(BLK0-7)에 접속되는 제어 회로는 동일하다. 이 때문에, 이후, 데이터 단자(DQ0)에 대응하는 메모리 블록(BLK0)에 대해서 설명한다.
메모리 블록(BLK0)은 도면의 세로 방향을 따라 일렬로 배치되어 있다. 메모리 블록(BLK1-7)도 도면의 세로 방향을 따라 일렬로 배치되어 있다. 각 메모리 블록(BLK0)의 메모리 셀(MC)은 상보의 로컬 비트선{/LBL0, LBL0(/LBL0: 제1 로컬 비트선, LBL0: 제2 로컬 비트선)}에 접속되어 있다. 로컬 비트선(/LBL0, LBL0)은 알루미늄 또는 구리 등의 재료를 사용하여 형성되어 있다. 메모리 셀(MC)은 워드선{WL(WL0-511)}에 각각 접속되어 있다.
로컬 비트선(/LBL0)은 CMOS 인버터를 통해 nMOS 트랜지스터(24; 제2 트랜지스터)의 게이트에 접속되어 있다. nMOS 트랜지스터(24)는 소스를 접지 전압(제2 전원 전압)이 공급되는 접지선(VSS; 제2 전원선)에 접속하고, 드레인을 판독 데이터가 전달되는 글로벌 비트선(RGBL0)에 접속하고 있다. 로컬 비트선(/LBL0)과, 글로벌 비트선(RGBL0)과, 로컬 비트선(/LBL0)을 게이트에 접속하고 글로벌 비트선(RGBL0)을 드레인에 접속한 nMOS 트랜지스터(24)에 의해 다이렉트 센스 앰프 방식의 계층 비트선 구조가 형성되어 있다. nMOS 트랜지스터(24)는 로컬 비트선(/LBL0)의 전압을 증폭하는 센스 앰프(제1 증폭기)로서 기능한다.
로컬 비트선(LBL0, /LBL0)은 nMOS 트랜지스터(26, 28)의 드레인에 각각 접속되어 있다. nMOS 트랜지스터(26, 28)의 게이트는 기록 데이터가 전달되는 글로벌 비트선(/WGBL0, WGBL0)에 각각 접속되어 있다. nMOS 트랜지스터(26, 28)의 소스는 접지선(VSS)에 접속되어 있다.
글로벌 비트선(RGBL0; 제1 글로벌 비트선)은 메모리 블록(BLK0)의 배열 방향을 따라 배선되어 있다. 또한, 글로벌 비트선(RGBL0)은 로컬 비트선(LBL0, /LBL0)에 평행하게 배선되어 있다. 글로벌 비트선(RGBL0)은 알루미늄 또는 구리 등의 재료를 사용하여 형성되어 있다. 메모리 셀(MC)은 워드선{WL(WL0-511)}에 각각 접속되어 있다. 글로벌 비트선(RGBL0)에 있어서의 도면의 상하 방향의 양단부에는 프리차지 회로(30, 32)가 각각 접속되어 있다. 각 프리차지 회로(30, 32)는 게이트로 프리차지 신호(/PRE; 제어 신호)를 받아, 소스를 외부 전원 전압(제1 전원 전압, 외부 전원 전압)이 공급되는 외부 전원선(VDD; 제1 전원선)에 접속하고, 드레인을 글로벌 비트선(RGBL0)에 접속한 pMOS 트랜지스터(30a, 32a; 제1 트랜지스터)를 각각 갖고 있다. 글로벌 비트선(RGBL0)은 도 1에 도시한 칼럼 디코더(CDEC)에 의해 제어되는 칼럼 스위치(CSW) 및 인버터를 통해 판독 데이터 버스(DOUT0)에 접속되어 있다. 판독 데이터 버스(DOUT0)는 도 1에 도시한 입출력 제어 회로(I/O)를 통해 데이터 버스(DB)에 접속되어 있다.
글로벌 비트선(WGBL0, /WGBL0; 제2 글로벌 비트선)은 메모리 블록(BLK0)의 배열 방향을 따라 배선되어 있다. 글로벌 비트선(WGBL0, /WGBL0)은 알루미늄 또는 구리 등의 재료를 사용하여 형성되어 있다. 글로벌 비트선(WGBL0, /WGBL0)은 칼럼스위치(CSW) 및 인버터를 통해 기록 데이터 버스(/DIN0, DIN0)에 각각 접속되어 있다. 기록 데이터 버스(/DIN0, DIN0)는 도 1에 도시한 입출력 제어 회로(I/O)를 통해 데이터 버스(DB)에 접속되어 있다.
로컬 비트선(/LBL0)과, 글로벌 비트선(WGBL0)과, 글로벌 비트선(WGBL0)을 게이트에 접속하고 로컬 비트선(/LBL0)을 드레인에 접속한 nMOS 트랜지스터(26)에 의해 다이렉트 센스 앰프 방식의 계층 비트선 구조가 형성되어 있다. 마찬가지로, 로컬 비트선(LBL0)과, 글로벌 비트선(/WGBL0)과, 글로벌 비트선(/WGBL0)을 게이트에 접속하고 로컬 비트선(/LBL0)을 드레인에 접속한 nMOS 트랜지스터(28)에 의해 다이렉트 센스 앰프 방식의 계층 비트선 구조가 형성되어 있다. nMOS 트랜지스터(26, 28)는 글로벌 비트선(WGBL0, /WGBL0)의 전압을 각각 증폭하는 센스 앰프(제2 증폭기)로서 기능한다.
도 3은 도 2에 도시한 메모리 셀(MC)의 상세를 나타내고 있다. 메모리 셀(MC)은 2개의 전송 트랜지스터(TT), 2개의 구동 트랜지스터(DT) 및 2개의 부하 트랜지스터(LT)를 갖고 있다. 전송 트랜지스터(TT) 및 구동 트랜지스터(DT)는 nMOS 트랜지스터로 구성되고, 부하 트랜지스터(LT)는 pMOS 트랜지스터로 구성되어 있다.
부하 트랜지스터(LT) 및 구동 트랜지스터(DT)에 의해 입력과 출력이 서로 접속된 2개의 CMOS 인버터가 형성되어 있다. 부하 트랜지스터(LT)의 소스는 전원선(VDD)에 접속되어 있다. 구동 트랜지스터(DT)의 소스는 접지선(VSS)에 접속되어 있다. 전송 트랜지스터(TT)는 CMOS 인버터의 입력을 로컬 비트선{/LBL, LBL(/LBL0, 1, ..., LBL0, 1, ...)}에 각각 접속하고 있다. 전송 트랜지스터(TT)의게이트는 워드선{WL(WL0, 1, ...)}에 접속되어 있다. 즉, 메모리 셀(MC)은 일반 6트랜지스터 타입의 SRAM의 메모리 셀이다.
전술한 SRAM에서는, 도 2에 도시한 바와 같이, 판독용 글로벌 비트선(RGBL)의 양단에 프리차지 회로(30, 32)가 각각 접속되어 있다. 이 때문에, 메모리 셀(MC)로부터 데이터를 판독하는 판독 동작 및 글로벌 비트선(RGBL)에 전원 전압(VDD)을 공급하는 프리차지 동작에 있어서, 글로벌 비트선(RGBL)에 흐르는 전류는 도면에 굵은 화살표로 도시한 바와 같이 양방향이 된다. 따라서, 글로벌 비트선(RGBL)에 대한 일렉트로마이그레이션의 평가 기준은 전류가 양방향으로 흐르는 경우가 된다. 일렉트로마이그레이션 기준은 전류를 한 방향으로만 흐르게 하는 경우에 비하여 완화되기 때문에, 글로벌 비트선(RGBL)에 흐르는 전류량을 상대적으로 크게 할 수 있다. 구체적으로는, 전류를 한 방향으로만 흐르게 하는 경우에 비하여 최대 전류를 수배로 할 수 있다. 전류가 늘어남으로써, 프리차지 동작 기간이 짧아지기 때문에, 사이클 시간을 단축할 수 있다. 전류량을 늘릴 필요가 없는 경우에는, 글로벌 비트선(RGBL)의 배선 폭을 좁게 할 수 있다. 이 결과, 메모리 셀 어레이(ARY)의 레이아웃 사이즈를 작게 할 수 있다.
도 4는 제1 실시 형태의 발명과의 비교예를 나타내고 있다.
도 4에서는, 글로벌 비트선(RGBL)에 있어서의 칼럼 스위치(CSW)측의 일단에 프리차지 회로(32)만이 접속되어 있다. 이 경우, 판독 동작 및 프리차지 동작에 있어서, 글로벌 비트선(RGBL)에 흐르는 전류는 항상 굵은 선으로 도시한 화살표의 방향이 된다. 이 때문에, 글로벌 비트선(RGBL)에 대한 일렉트로마이그레이션의 평가기준은 제1 실시 형태(도 2)에 비해 엄격해진다. 이 결과, 도 4에서는, 글로벌 비트선(RGBL)의 배선 폭을 넓혀야만 하기 때문에, 메모리 셀 어레이(ARY)의 레이아웃 사이즈가 커진다. SRAM 등의 반도체 메모리에서는, 메모리 셀 어레이(ARY)는 칩 면적의 대부분을 차지하고 있다. 이 때문에, 메모리 셀 어레이(ARY)의 면적이 커지면, 칩 사이즈가 증가하여, 칩 비용이 증대해 버린다. 바꾸어 말하면, 제1 실시 형태에서는, 계층 비트선 구조에 다이렉트 센스 방식을 채용한 경우에도, 칩 사이즈가 증가하는 것을 방지할 수 있다.
이상, 본 실시 형태에서는, 글로벌 비트선(RGBL)의 양단부에 프리차지 회로(30, 32)를 각각 형성하였다. 이 때문에, 프리차지 전류를 글로벌 비트선(RGBL)에 양방향으로 흐르게 할 수 있고, 일렉트로마이그레이션의 평가 기준을 완화할 수 있다. 특히, 다이렉트 센스 방식의 계층 비트선 구조를 채용하는 SRAM에 있어서, 글로벌 비트선(RGBL)의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다.
평가 기준의 완화에 따라 글로벌 비트선(RGBL)의 배선 폭을 좁게 함으로써, 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, SRAM의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
글로벌 비트선(RGBL)에 프리차지하는 전압을 외부 전원 전압(VDD)으로 하였기 때문에, 프리차지 전압을 생성하는 회로를 SRAM에 형성할 필요가 없어진다. 따라서, SRAM의 칩 사이즈를 삭감할 수 있다. 프리차지 회로(30, 32)를 pMOS 트랜지스터(30a, 32a)로 구성하였기 때문에, 프리차지 회로(30, 32)의 레이아웃 사이즈를최소한으로 할 수 있어, SRAM의 칩 사이즈를 삭감할 수 있다.
글로벌 비트선(RGBL)을 프리차지 동작시에 pMOS 트랜지스터(30a, 32a)를 통해 충전하고, 판독 동작시에 nMOS 트랜지스터(24)를 통해 방전하였다. 이 때문에, 글로벌 비트선(RGBL)을 전원 전압(VDD) 및 접지 전압(VSS)으로 확실하게 변화시킬 수 있고, 메모리 셀(MC)에 기억되어 있는 데이터를 고속으로 판독할 수 있다.
상보의 로컬 비트선(/LBL, LBL)이 형성되는 경우에도, 로컬 비트선(/LBL)에만 글로벌 비트선(RGBL)을 접속함으로써, 메모리 셀(MC)의 데이터를 판독할 수 있다. 글로벌 비트선(RGBL)을 쌍으로 구성할 필요가 없기 때문에, SRAM의 칩 사이즈가 증가하는 것을 방지할 수 있다.
글로벌 비트선(RGBL)을 메모리 블록(BLK)의 배열 방향을 따라 배선하였다. 또한, 글로벌 비트선(RGBL)을 로컬 비트선(LBL0, /LBL0)에 평행하게 배선하였다. 이 때문에, 글로벌 비트선(RGBL)의 배선 길이를 최소한으로 할 수 있어, 배선 부하를 줄일 수 있다. 이 결과, 프리차지 동작 및 판독 동작에 있어서, 글로벌 비트선(RGBL)의 전압 변화 시간을 짧게 할 수 있어, SRAM의 액세스 시간을 단축할 수 있다. 또한, 레이아웃 설계가 용이해진다.
판독용 글로벌 비트선(RGBL)과 기록용 글로벌 비트선(WGBL, /WGBL)이 독립적으로 형성되는 SRAM에 있어서도, 글로벌 비트선(RGBL)의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다.
도 5는 본 발명의 반도체 메모리의 제2 실시 형태에 있어서의 메모리 셀 어레이를 나타내고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다.
이 실시 형태에서는, 로컬 비트선(LBL0)에 대응하는 글로벌 비트선(/RGBL0; 제1 글로벌 비트선)이 메모리 블록(BLK0)의 배열 방향을 따라 배선되어 있다. 또한, 글로벌 비트선(/RGBL0)은 로컬 비트선(LBL0, /LBL0)에 평행하게 배선되어 있다. 글로벌 비트선(/RGBL0)에 있어서의 도면의 상하 방향의 양단부에는 프리차지 회로(30, 32)가 각각 접속되어 있다. 글로벌 비트선(RGBL0)은 알루미늄 또는 구리 등의 재료를 사용하여 형성되어 있다. 도시하지 않은 다른 메모리 블록(BLK1-7)에 대해서도, 마찬가지로 글로벌 비트선(/RGBL1-7; 도시하지 않음)이 배선되어 있다.
로컬 비트선(LBL0)은 CMOS 인버터를 통해 nMOS 트랜지스터(34; 제2 트랜지스터)의 게이트에 접속되어 있다. nMOS 트랜지스터(34)는 소스를 접지선(VSS; 제2 전원선)에 접속하고, 드레인을 판독 데이터가 전달되는 글로벌 비트선(/RGBL0)에 접속하고 있다. 로컬 비트선(LBL0)과, 글로벌 비트선(/RGBL0)과, 로컬 비트선(LBL0)을 게이트에 접속하고 글로벌 비트선(/RGBL0)을 드레인에 접속한 nMOS 트랜지스터(34)에 의해 다이렉트 센스 앰프 방식의 계층 비트선 구조가 형성되어 있다. nMOS 트랜지스터(34)는 로컬 비트선(LBL0)의 전압을 증폭하는 센스 앰프(제1 증폭기)로서 기능한다.
도 5의 기타 구성은 제1 실시 형태(도 2)와 동일하다. 또한, SRAM 전체의 구성은 제1 실시 형태(도 1)와 동일하다.
이 실시 형태에 있어서도, 전술한 제1 실시 형태와 동일한 효과를 얻을 수 있다.
이상, 본 발명에 대해서 상세히 설명하여 왔지만, 상기 실시 형태 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
청구항 1의 반도체 메모리에서는, 전류가 양방향으로 흐르는 경우의 일렉트로마이그레이션의 평가 기준에 따라 제1 글로벌 비트선을 설계할 수 있다. 느슨한 평가 기준으로 설계할 수 있기 때문에, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 제1 글로벌 비트선의 배선 폭을 좁게 할 수 있고, 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
청구항 2의 반도체 메모리에서는, 제1 전원 전압(프리차지 전압)을 생성하는 회로를 반도체 메모리에 형성할 필요가 없어지기 때문에, 반도체 메모리의 칩 사이즈를 삭감할 수 있다.
청구항 3의 반도체 메모리에서는, 프리차지 회로의 레이아웃 사이즈를 최소한으로 할 수 있어, 반도체 메모리의 칩 사이즈를 삭감할 수 있다.
청구항 4 및 청구항 5의 반도체 메모리에서는, 스태틱 메모리 셀을 가지며, 다이렉트 센스 방식의 계층 비트선 구조를 채용하는 반도체 메모리에 있어서, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 또한, 제1 글로벌 비트선의 레이아웃 영역을 최소한으로 할 수 있다. 이 결과, 반도체 메모리의 칩 사이즈를 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
청구항 4에 있어서는, 스태틱 메모리 셀에 기억되어 있는 데이터를 고속으로 판독할 수 있다. 또한, 프리차지 전압과 판독 전압의 전압차를 크게 함으로써 데이터의 오판독을 방지할 수 있다.
청구항 6의 반도체 메모리에서는, 글로벌 비트선을 쌍으로 구성할 필요가 없기 때문에, 반도체 메모리의 칩 사이즈가 증가하는 것을 방지할 수 있다.
청구항 7 및 청구항 9의 반도체 메모리에서는, 프리차지 동작 및 판독 동작에 있어서, 제1 글로벌 비트선의 전압 변화 시간을 짧게 할 수 있어, 반도체 메모리의 액세스 시간을 단축할 수 있다. 또한, 레이아웃 설계가 용이해진다.
청구항 8의 반도체 메모리에서는, 판독용 글로벌 비트선과 기록용 글로벌 비트선이 독립적으로 형성되는 반도체 메모리에 있어서도, 제1 글로벌 비트선의 일렉트로마이그레이션에 의한 불량을 방지할 수 있다. 또한, 제1 글로벌 비트선의 레이아웃 영역을 최소한으로 할 수 있다.

Claims (9)

  1. 복수의 스태틱 메모리 셀, 상기 스태틱 메모리 셀에 접속되어 있는 제1 로컬 비트선 및 상기 제1 로컬 비트선의 전압을 증폭하는 제1 증폭기를 갖는 복수의 메모리 블록과,
    상기 메모리 블록의 제1 증폭기의 출력에 접속되고, 이들 제1 증폭기로 증폭된 판독 데이터를 전달하는 제1 글로벌 비트선과,
    상기 제1 글로벌 비트선의 양단부에 각각 접속되고, 상기 제1 글로벌 비트선을 제1 전원 전압으로 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1 전원 전압은 반도체 메모리의 외부로부터 공급되는 외부 전원 전압인 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 프리차지 회로는 프리차지 동작시에 변화되는 제어 신호를 게이트로 받아, 드레인이 상기 제1 글로벌 비트선에 접속되고, 소스가 제1 전원 전압을 공급하는 제1 전원선에 접속되어 있는 제1 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 제1 증폭기는 상기 제1 로컬 비트선의 전압을 게이트로 받아, 드레인이 상기 글로벌 비트선에 접속되고, 소스가 제2 전원 전압을 공급하는 제2 전원선에 접속되어 있는 제2 트랜지스터를 구비하며,
    상기 프리차지 회로의 제1 트랜지스터와, 상기 제1 증폭기의 제2 트랜지스터는 극성이 반대인 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 제1 증폭기는 상기 제1 로컬 비트선의 전압을 게이트로 받아, 드레인이 상기 글로벌 비트선에 접속되고, 소스가 제2 전원 전압을 공급하는 제2 전원선에 접속되어 있는 제2 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 스태틱 메모리 셀에 접속되고, 상기 제1 로컬 비트선에 전달되는 데이터와 상보의 데이터를 전달하는 제2 로컬 비트선을 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 제1 글로벌 비트선은 상기 메모리 블록의 배열 방향을 따라 배선되어 있는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 스태틱 메모리 셀로의 기록 데이터를 전송하는 제2 글로벌 비트선과,
    상기 제2 글로벌 비트선의 전압을 증폭하고, 증폭한 데이터를 상기 제1 로컬비트선에 출력하는 제2 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 상기 제1 글로벌 비트선은 상기 제1 로컬 비트선에 평행하게 배선되어 있는 것을 특징으로 하는 반도체 메모리.
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