CN101789261B - 半导体存储器电路以及用于读取数据的控制方法 - Google Patents

半导体存储器电路以及用于读取数据的控制方法 Download PDF

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Abstract

本发明公开了一种半导体存储器电路以及用于读取数据的控制方法，半导体存储器设备包括：第一存储器电路，其连接到第一位线、第二位线和字线；第一预充电控制电路，其连接到第一预充电控制线、第一位线和第二位线，并且基于来自第一预充电控制线的输入对第一位线和第二位线进行预充电；以及读取控制电路，其具有第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中第四晶体管基于来自经充电的全局位线驱动器控制线的输入而开始导电，因此具有第一位线和第二位线的列被选择，并且保存在所述存储器电路之中连接到所驱动的字线的存储器电路中的信息被输出到第三位线。

Description

半导体存储器电路以及用于读取数据的控制方法
技术领域
这里讨论的实施例涉及半导体存储器电路以及用于读取数据的控制方法。
背景技术
迄今，为了将各种数据存储在半导体集成电路中，使用了诸如SRAM(static random access memory，静态随机存取存储器)和DRAM(dynamic random access memory，动态随机存取存储器)的半导体存储器电路。
[专利文献1]日本公开专利公布2006-331568号
[非专利文献1]Kevin Zhang，Ken Hose，Vivek De，and Borys Senyk″TheScaling of Data Sensing Schemes for High Speed Cache Design inSub-0.18pm Technologies″Symposium on VLSI Circuits Digest ofTechnical Papers，PP 226-227，2000
[非专利文献2]J.Davis，D.Plass，P.Bunce，Y.Chanl，A.Pelella，R.Joshi，A.Chen，W.Huott，T.Knips，P.Patel，K.Lo，E.Fluhr″A 5.6GHz 64 kBDual-Read Data Cache for the POWER6TM Processor″IEEEInternational Solid-State Circuits Conference，2006.
半导体存储器电路采用了动态电路，在该动态电路中，单个p型MOS晶体管连接到单个位线。因为仅一个晶体管连接到位线，所以采用动态电路可以比静态电路更多地减小位线的负载容量，并且因此可以提高操作速度。另外，由于动态电路可以由较少数量的晶体管来配置，因此这可以减小电路面积。
如图6A所示，在局部位线中具有列选择电路的现有半导体存储器电路具有较低的局部位线放电速度，导致读取速度的降低。
如图6A和6B以及图7所示，将由两个或者更多个晶体管配置的局部读取电路(诸如反相器和NAND(与非))添加到局部位线的末端可能会降低局部位线的放电速度。因此，半导体存储器电路的读取速度可能会降低。
如图7和图8所示，替代使用局部读取电路(在下文中也被称为“局部区域”)的局部读取中的列选择的全局读取中的列选择有可能包括在全局位线中对所有列进行充电/放电，这会增加功耗。
在图8中，通过将局部位线的末端连接到一个p型晶体管的预放电动态电路来提高读取速度(参考图8中的(A))。然而，如上所述，由于列选择不在局部区域中执行，因此功耗不利地增加。例如，将列选择电路添加到图8所示的电路也必定会增加晶体管的数量。预放电信号和列选择信号两者可能都会被要求输入到局部区域，这也可能会需要在那里用于这两个信号的布线区(wiring area)。出于这些原因，将列选择电路构建到图8所示的电路中增大了电路尺寸。图6A和6B到图8是现有的电路构造的图。
发明内容
根据实施例的一方面，半导体存储器设备包括：第一存储器电路，其连接到第一位线、第二位线和字线；第一预充电控制电路，其连接到第一预充电控制线、第一位线和第二位线，并且基于来自第一预充电控制线的输入对第一位线和第二位线进行预充电；以及读取控制电路，其具有第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中第四晶体管基于来自经充电的全局位线驱动器控制线的输入而开始导电，因此具有第一位线和第二位线的列被选择，并且在存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到第三位线。
附图说明
图1是示出根据第一实施例的半导体存储器电路的电路构造的图；
图2是用于说明根据第一实施例的半导体存储器电路的图；
图3是用于说明根据第一实施例的半导体存储器电路的图；
图4是示出根据第一实施例的信号波形的图；
图5是示出根据第二实施例的半导体存储器电路的电路构造的图；
图6A和6B是现有的电路构造的图；
图7是现有的电路构造的图；以及
图8是现有的电路构造的图。
具体实施方式
下面将详细地描述根据实施例的半导体存储器电路以及用于读取数据的控制方法。
根据第一实施例的半导体存储器电路包括读取电路，该读取电路是具有连接到单个p型晶体管的位线的动态电路。根据第一实施例的半导体存储器电路有两个基本特征。第一特征是读取电路包括p型晶体管，该p型晶体管串联地位于连接到该位线的另一p型晶体管和电源之间，并且连接到读取列选择线。第二特征是读取电路还包括连接到读取列选择线的n型晶体管。下面将更具体地描述根据第一实施例的半导体存储器电路。
图1是示出根据第一实施例的半导体存储器电路的电路构造的图。图2是用于说明根据第一实施例的半导体存储器电路的图。该半导体存储器电路具有如图1所示的电路构造。下面将参考图2描述该半导体存储器电路。
如图2所示，根据第一实施例的半导体存储器电路包括多个位单元10，位单元10连接到局部位线70和字线20并且保存信息。
半导体存储器电路还包括预充电电路30，预充电电路30连接到局部位线预充电线40和局部位线70，并且基于来自局部位线预充电线40的输入对局部位线70进行预充电。
半导体存储器电路还包括如下面将进行描述的读取电路200。也就是说，读取电路200包括p型晶体管P2，晶体管P2具有连接到电源的源极端以及连接到读取列选择线90的栅极端。
读取电路200还包括p型晶体管P1，晶体管P1具有连接到p型晶体管P2的漏极端的源极端、连接到局部位线之一的栅极端、以及连接到感测输出线80的漏极端，并且基于来自读取列选择线90的输入和局部位线70的电势电平对感测输出线80进行充电。读取电路200还包括n型晶体管N1，晶体管N1具有连接到感测输出线80的漏极端、连接到读取列选择线90的栅极端、以及接地的源极端，并且基于列选择信号对全局位线驱动器控制线进行预放电。读取电路200还包括n型晶体管N2，晶体管N2具有连接到全局位线的漏极端、连接到感测输出线80的栅极端、以及接地的源极端。
在读取电路200中，基于来自经充电的感测输出线80的输入，n型晶体管N2开始导电。因此，具有相应的局部位线的列被选择(这表示在读取列选择线90上的信号变为“Lo”时，从而相应的列被选择)，并且从全局位线110读取在多个位单元10之中使字线20被驱动的位单元10中保存的信息。
如图2所示，根据第一实施例的半导体存储器电路还包括写入电路300，写入电路300连接到写入列选择线310和写入数据输入线320。基于来自写入列选择线310的输入，具有相应的局部位线的列被选择，并且数据从写入数据输入线320写入到多个位单元10之中使字线20被驱动的位单元10。
根据实施例，位单元10也可以被称为“位单元”；字线20也可以被称为“字线”；预充电电路30也可以被称为“第一预充电控制电路”；局部位线预充电线40也可以被称为“第一预充电控制线”；局部位线70也可以被称为“第一位线”或“第二位线”；感测输出线80也可以被称为“全局位线驱动器控制线”；读取列选择线90也可以被称为“列选择线”；全局位线预充电线100也可以被称为“第三预充电控制线”；并且全局位线110也可以被称为“第三位线”。
根据实施例，p型晶体管P1也可以被称为“第二晶体管”；p型晶体管P2也可以被称为“第一晶体管”；n型晶体管N1也可以被称为“第三晶体管”；并且n型晶体管N2也可以被称为“第四晶体管”。
根据实施例，写入电路300也可以被称为“写入控制电路”；写入列选择线310也可以被称为“写入列选择线”；并且写入数据输入线320也可以被称为“写入数据输入线”。
参考图3，下面将描述读取电路200中的位单元选择方法。图3是用于说明根据第一实施例的半导体存储器电路的图。为简化起见，图1和图2仅示出了位单元10的单条线。一般而言，如图3所示，多个位单元被布置在半导体存储器电路中。
例如，响应于来自主机(未示出)的读取请求，读取电路200中保存与读取请求对应的数据的位单元10被选择。更具体地说，如图3所示，字线20被驱动，并且从而连接到保存与读取请求对应的数据的位单元10的行被选择。然后，基于来自读取列选择线90的输入，连接到保存与读取请求对应的数据的位单元的列被选择。
接下来，参考图4，将描述读取电路200中的读取操作例程。图4是示出根据第一实施例的信号波形的图。所示虚线箭头表示触发信号在“Hi”和“Lo”之间进行切换的信号。响应于读取请求，并且然后基于来自局部位线预充电线的输入，对局部位线70进行预充电(参考图4中的(1))。接下来，基于来自全局位线预充电线100的输入，对全局位线110进行预充电(参考图4中的(2))。
如图4所示，在对局部位线70和全局位线110的预充电期间，来自读取列选择线90的输入为“Hi”(参考图4中的(3))。因此，连接到读取列选择线90的n型晶体管N1被导通，并且对感测输出线80进行预放电。因此，感测输出线80是“Lo”(参考图4中的(4))。
然后，字线20是“Hi”(参考图4中的(5))。当来自读取列选择线90的输入是“Lo”时(如图4中的(6))，n型晶体管N1被关断。由于来自读取列选择线90的输入变为了“Lo”，因此相应的列已经被选择。另一方面，当来自读取列选择线90的输入是“Lo”时(如图4中的(6))，p型晶体管P2被导通。相反地，当字线20是“Hi”时，对局部位线70进行放电(这表示在与局部位线70有关的位单元的内部节点是“Lo”时，对局部位线70进行放电，并且在其是“Hi”时，不对局部位线70进行放电)(参考图4中的(7))。因此，p型晶体管P1被导通。当p型晶体管P1和P2都被导通时，电荷因此从电源被加载，并且对感测输出线80进行充电(参考图4中的(8))。
具有“Hi”的感测输出线80导通n型晶体管N2。因此，全局位线110被放电到“Lo”。在对全局位线110进行放电之后，“Lo”被输出到I/O电路400作为来自位单元10的读取结果。
将在概念上组织读取电路200中的读取操作：(1)读取由字线驱动的整行；(2)在该行中，仅仅选择读取列选择信号所要求的列(其中该列此时已经被选择)；(3)因此，对感测输出进行充电；(4)在(3)中充电的感测输出导通n型晶体管N2，并且因此，读取由字线和读取列选择信号选择的存储器/保存电路中的数据(其中，n型晶体管N2是用于将在局部区域中读取的结果传送到全局区域的电路)。
如上所述，由于根据第一实施例的半导体存储器电路包括具有将位线连接到p型晶体管P1的动态构造的读取电路，因此可以提高从局部位线70放电的速度。因此，可以提高读取电路200的读取速度。
现有的半导体存储器电路具有较短的局部位线作为对付用于制造晶体管的性能之中的变化的措施。然而，位线的划分数量的增加增大了位线方向上的布局尺寸。因此，要加载到全局位线或者要从全局位线卸载的电荷量增加。因此，功耗增加。另一方面，根据第一实施例的半导体存储器电路包括内部具有p型晶体管P2并且连接到读取列选择信号的读取电路，晶体管P2串联地连接到与局部位线70连接的p型晶体管P1和电源之间。由于p型晶体管P2可以实现位单元的列选择，因此可以减少要充电或放电的全局位线数量。因此，可以降低功耗。
在读取电路200内，用于对感测输出线80进行预放电的n型晶体管N1连接到读取列选择信号。因此，可能需要一条信号线用于列选择并且对感测输出线80进行预放电。因此，可以减小电路的尺寸。
下面将描述根据另一实施例的半导体存储器电路以及用于写入/读取数据的控制方法。
[1]根据第一实施例的半导体存储器电路的应用示例
例如，如图5所示，根据第一实施例的半导体存储器电路适用于多端口半导体存储器电路。图5是示出根据第二实施例的半导体存储器电路的构造的图。
[2]电路构造及其它
图1所示的半导体存储器电路的部件不是总是需要在物理上如所示构造那样布置。换句话说，图1所示的半导体存储器电路的组件的分布和集成的具体形式不限于所示形式，而是可以在实现实施例的目标所要求的范围内，根据负载和/或用途将所有或者部分部件在功能上或者在物理上分布和/或集成在任意单元中。
[3]用于读取数据的控制方法
根据第一实施例的半导体存储器电路可以实现如下用于读取数据的控制方法：
可以提供一种用于读取半导体存储器电路中的数据的控制方法，该方法包括执行读取控制的读取控制步骤，执行读取控制包括：基于来自经预充电的感测输出线80的输入，使n型晶体管N2开始导电；选择具有相应的局部位线的列；以及将在多个位单元10之中使字线20被驱动的位单元10中保存的信息输出到全局位线110。

Claims (9)

1.一种半导体存储器设备，其包括：
第一多个存储器电路，其连接到第一位线、第二位线和字线，并且保存信息；
第一预充电控制电路，其连接到第一预充电控制线、所述第一位线和所述第二位线，并且基于来自所述第一预充电控制线的输入对所述第一位线和所述第二位线进行预充电；以及
读取控制电路，其包括：第一晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第二晶体管，其具有连接到所述第一晶体管的漏极端的源极端、连接到所述第一位线的栅极端、以及连接到全局位线驱动器控制线的漏极端，并且基于来自所述读取列选择线的输入和所述第一位线的电势电平对所述全局位线驱动器控制线进行充电；第三晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述读取列选择线的栅极端、以及接地的源极端，并且基于列选择信号对所述全局位线驱动器控制线进行预放电；以及第四晶体管，其具有连接到第三位线的漏极端、连接到所述全局位线驱动器控制线的栅极端、以及接地的源极端，其中所述第四晶体管基于来自经充电的所述全局位线驱动器控制线的输入而开始导电，因此具有所述第一位线和所述第二位线的列被选择，并且在所述第一多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到所述第三位线。
2.根据权利要求1所述的半导体存储器设备，还包括：
第二多个存储器电路，其连接到第四位线、第五位线和字线，并且保存信息；
第一预充电控制电路，其连接到第二预充电控制线、所述第四位线和所述第五位线，并且基于来自所述第二预充电控制线的输入对所述第四位线和所述第五位线进行预充电；以及
第五晶体管，其具有连接到所述第一晶体管的漏极端的源极端、连接到所述第四位线的栅极端、以及连接到全局位线驱动器控制线的漏极端，并且基于来自所述读取列选择线的输入和所述第四位线的电势电平对所述全局位线驱动器控制线进行充电。
3.根据权利要求1所述的半导体存储器设备，还包括：
第六晶体管，其具有连接到所述电源的源极端、连接到第三预充电控制线的栅极端、以及连接到所述第三位线的漏极端，其中基于来自所述第三预充电控制线的输入对所述第三位线进行预充电。
4.根据权利要求2所述的半导体存储器设备，还包括：
第六晶体管，其具有连接到所述电源的源极端、连接到第三预充电控制线的栅极端、以及连接到所述第三位线的漏极端，其中基于来自所述第三预充电控制线的输入对所述第三位线进行预充电。
5.根据权利要求1所述的半导体存储器设备，还包括：
写入数据的控制电路，其连接到写入列选择线和写入数据输入线，其中：
基于来自所述写入列选择线的输入，具有所述第二位线和所述第一位线的列被选择，并且来自所述写入数据输入线的数据被写入到所述第一多个存储器电路之中连接到所驱动的字线的存储器电路。
6.根据权利要求2所述的半导体存储器设备，还包括：
写入数据的控制电路，其连接到写入列选择线和写入数据输入线，其中：
基于来自所述写入列选择线的输入，具有所述第二位线和所述第一位线的列被选择，并且来自所述写入数据输入线的数据被写入到所述第一多个存储器电路和所述第二多个存储器电路之中连接到所驱动的字线的存储器电路。
7.一种半导体存储器设备，其包括：
多个存储器电路，其连接到第一位线、第二位线和字线，并且保存信息；
预充电控制电路，其连接到第一预充电控制线、所述第一位线和所述第二位线，并且基于来自所述第一预充电控制线的输入对所述第一位线和所述第二位线进行预充电；
第一读取控制电路，其包括：第一晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第二晶体管，其具有连接到所述第一晶体管的漏极端的源极端、连接到所述第一位线的栅极端、以及连接到第一全局位线驱动器控制线的漏极端，并且基于来自所述读取列选择线的输入和所述第一位线的电势电平对所述第一全局位线驱动器控制线进行充电；第三晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述读取列选择线的栅极端、以及接地的源极端；以及第四晶体管，其具有连接到第三位线的漏极端、连接到所述第一全局位线驱动器控制线的栅极端、以及接地的源极端，其中所述第四晶体管基于来自经充电的所述第一全局位线驱动器控制线的输入而开始导电，因此具有所述第一位线和所述第二位线的列被选择，并且在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到所述第三位线；以及
第二读取控制电路，其包括：第五晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第六晶体管，其具有连接到所述第五晶体管的漏极端的源极端、连接到所述第二位线的栅极端、以及连接到第二全局位线驱动器控制线的漏极端，并且基于来自所述第二读取列选择线的输入和所述第二位线的电势电平对所述第二全局位线驱动器控制线进行充电；第七晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述第二读取列选择线的栅极端、以及接地的源极端，并且基于列选择信号对所述全局位线驱动器控制线进行预放电；以及第八晶体管，其具有连接到第四位线的漏极端、连接到所述第二全局位线驱动器控制线的栅极端、以及接地的源极端，其中所述第八晶体管基于来自经预充电的所述第二全局位线驱动器控制线的输入而开始导电，因此具有所述第一位线和所述第二位线的列被选择，并且在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到所述第四位线。
8.一种用于读取半导体存储器设备中的数据的控制方法，所述半导体存储器设备包括：
第一多个存储器电路，其连接到第一位线、第二位线和字线，并且保存信息；
第一预充电控制电路，其连接到第一预充电控制线、所述第一位线和所述第二位线，并且基于来自所述第一预充电控制线的输入对所述第一位线和所述第二位线进行预充电；以及
读取控制电路，其包括：第一晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第二晶体管，其具有连接到所述第一晶体管的漏极端的源极端、连接到所述第一位线的栅极端、以及连接到全局位线驱动器控制线的漏极端，并且基于来自所述读取列选择线的输入和所述第一位线的电势电平对所述全局位线驱动器控制线进行充电；第三晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述读取列选择线的栅极端、以及接地的源极，并且基于列选择信号对所述全局位线驱动器控制线进行预放电；以及第四晶体管，其具有连接到第三位线的漏极端、连接到所述全局位线驱动器控制线的栅极端、以及接地的源极端，所述用于读取数据的控制方法包括：
通过基于来自经充电的所述全局位线驱动器控制线的输入使所述第四晶体管开始导电，选择具有所述第一位线和所述第二位线的列；以及
将在所述第一多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息输出到所述第三位线。
9.一种用于读取半导体存储器设备中的数据的控制方法，所述半导体存储器设备包括：
多个存储器电路，其连接到第一位线、第二位线和字线，并且保存信息；
预充电控制电路，其连接到第一预充电控制线、所述第一位线和所述第二位线，并且基于来自所述第一预充电控制线的输入对所述第一位线和所述第二位线进行预充电；
第一读取控制电路，其包括：第一晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第二晶体管，其具有连接到所述第一晶体管的漏极端的源极端、连接到所述第一位线的栅极端、以及连接到第一全局位线驱动器控制线的漏极端，并且基于来自所述读取列选择线的输入和所述第一位线的电势电平对所述第一全局位线驱动器控制线进行充电；第三晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述读取列选择线的栅极端、以及接地的源极端；以及第四晶体管，其具有连接到第三位线的漏极端、连接到所述第一全局位线驱动器控制线的栅极端、以及接地的源极端，其中所述第四晶体管基于来自经充电的所述第一全局位线驱动器控制线的输入而开始导电，因此具有所述第一位线和所述第二位线的列被选择，并且在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到所述第三位线；以及
第二读取控制电路，其包括：第五晶体管，其具有连接到电源的源极端以及连接到读取列选择线的栅极端；第六晶体管，其具有连接到所述第五晶体管的漏极端的源极端、连接到所述第二位线的栅极端、以及连接到第二全局位线驱动器控制线的漏极端，并且基于来自所述第二读取列选择线的输入和所述第二位线的电势电平对所述第二全局位线驱动器控制线进行充电；第七晶体管，其具有连接到所述全局位线驱动器控制线的漏极端、连接到所述第二读取列选择线的栅极端、以及接地的源极端；以及第八晶体管，其具有连接到第四位线的漏极端、连接到所述第二全局位线驱动器控制线的栅极端、以及接地的源极端，其中所述第八晶体管基于来自经充电的所述第二全局位线驱动器控制线的输入而开始导电，因此具有所述第一位线和所述第二位线的列被选择，并且在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息被输出到所述第四位线，所述用于读取数据的控制方法包括：
通过基于来自经充电的所述第一全局位线驱动器控制线的输入使所述第四晶体管开始导电，选择具有所述第一位线和所述第二位线的列；
从所述第三位线读取在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息；
通过基于来自经充电的所述第二全局位线驱动器控制线的输入使所述第八晶体管开始导电，选择具有所述第一位线和所述第二位线的列；以及
将在所述多个存储器电路之中连接到所驱动的字线的存储器电路中保存的信息读取到所述第四位线。
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