JPWO2016038748A1 - 記憶装置 - Google Patents

Abstract

一つの実施形態によれば、コントロールチップと複数のメモリチップとを有する記憶装置が提供される。複数のメモリチップは、コントロールチップの上に積層されている。コントロールチップは、入力バッファを有する。入力バッファは、外部端子に電気的に接続されている。入力バッファは、コントロールチップ及び複数のメモリチップについて共通化されている。外部端子と複数のメモリチップとの間には、第１の伝送経路と第２の伝送経路とが設けられている。第１の伝送経路は、入力バッファを介した伝送経路である。第２の伝送経路は、入力バッファを介しない伝送経路である。コントロールチップは、第１のモードにおいて入力バッファをイネーブルして第１の伝送経路を活性化する。コントロールチップは、第２のモードにおいて入力バッファをディスエーブルして第２の伝送経路を活性化する。

Description

本実施形態は、記憶装置に関する。

記憶装置では、実装密度を向上させるため、コントロールチップに複数のメモリチップを積層させる。このとき、記憶装置の消費電流を低減することが望まれる。

特開２０１１−８１７３０号公報 特開２０１１−８１８８４号公報

一つの実施形態は、消費電流を低減できる記憶装置を提供することを目的とする。

一つの実施形態によれば、コントロールチップと複数のメモリチップとを有する記憶装置が提供される。複数のメモリチップは、コントロールチップの上に積層されている。コントロールチップは、入力バッファを有する。入力バッファは、外部端子に電気的に接続されている。入力バッファは、コントロールチップ及び複数のメモリチップについて共通化されている。外部端子と複数のメモリチップとの間には、第１の伝送経路と第２の伝送経路とが設けられている。第１の伝送経路は、入力バッファを介した伝送経路である。第２の伝送経路は、入力バッファを介しない伝送経路である。コントロールチップは、第１のモードにおいて入力バッファをイネーブルして第１の伝送経路を活性化する。コントロールチップは、第２のモードにおいて入力バッファをディスエーブルして第２の伝送経路を活性化する。

第１の実施形態にかかる記憶装置の構成を示す断面図。 第１の実施形態にかかる記憶装置における入力端子に関連した構成を示す回路図。 第１の実施形態の変形例にかかる記憶装置の構成を示す断面図。 第１の実施形態の変形例にかかる記憶装置における入力端子に関連した構成を示す回路図。 第２の実施形態にかかる記憶装置における入力端子に関連した構成を示す回路図。 第３の実施形態にかかる記憶装置における入力端子に関連した構成を示す回路図。 第４の実施形態にかかる記憶装置における入力端子に関連した構成を示す回路図。 第５の実施形態にかかる記憶装置における出力端子に関連した構成を示す回路図。 第６の実施形態にかかる記憶装置における出力端子に関連した構成を示す回路図。 第７の実施形態にかかる記憶装置における出力端子に関連した構成を示す回路図。 基本の実施形態にかかる記憶装置における入力端子に関連した構成を示す回路図。 基本の実施形態にかかる記憶装置における出力端子に関連した構成を示す回路図。

実施形態

以下に添付図面を参照して、実施形態にかかる記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる記憶装置１００について図１を用いて説明する。図１は、記憶装置１００の構成を示す断面図である。

記憶装置１００では、実装密度を向上させるため、コントロールチップ２０に複数のメモリチップ１０を積層させる。例えば、記憶装置１００では、図１に示すように、基盤１上に、コントロールチップ２０、メモリチップ１０−１、メモリチップ１０−２が順に積層される。それらの周囲の空間が封止樹脂３０で封止されている。このとき、例えば外部端子２と各チップ内の素子とは、チップの基板を貫通するＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いて接続される。

例えば、外部端子２とコントロールチップ２０内の素子とは、ランド３、バンプ４、ＴＳＶ５、及び多層配線２１を介して接続されている。外部端子２は、基盤１の下に設けられ、ランド３に電気的に接続されている。ランド３は、基盤１をその下面から上面まで貫通している。ＴＳＶ５は、コントロールチップ２０の基板２２を裏面から表面まで貫通して、バンプ４と多層配線２１とを電気的に接続している。

外部端子２とメモリチップ１０−１内の素子とは、ランド３、バンプ４、ＴＳＶ５、多層配線２１、バンプ６、及び多層配線１１−１を介して接続されている。バンプ６は、多層配線２１における電極パッドと多層配線１１−１における電極パッドとに接合されている。

外部端子２とメモリチップ１０−２内の素子とは、ランド３、バンプ４、ＴＳＶ５、多層配線２１、バンプ６、多層配線１１−１、ＴＳＶ７、バンプ８、及び多層配線１１−２を介して接続されている。ＴＳＶ７は、メモリチップ１０−１の基板１２−１を表面から裏面まで貫通して、バンプ６とバンプ８とを電気的に接続している。バンプ８は、ＴＳＶ７と多層配線１１−２における電極パッドとに接合されている。

なお、図１では、メモリチップ１０−２の基板１２−２を表面から裏面までＴＳＶ９が貫通している場合が例示されているが、ＴＳＶ９は省略されていてもよい。また、図１では、コントロールチップ２０に２つのメモリチップ１０−１，１０−２を積層させる場合について例示しているが、積層させるメモリチップ１０の個数は３つ以上であってもよい。

記憶装置１００において、コントロールチップ２０及び複数のメモリチップ１０のそれぞれは、共通の外部端子２（入力端子）を介して制御信号を受け、受けた制御信号に従って動作する。例えば、コントロールチップ２０及び複数のメモリチップ１０のそれぞれは、共通のＣＥｎ端子２ａ（図２参照）を介してチップイネーブル信号ＣＥｎを受けたら、チップイネーブル信号ＣＥｎに従って全機能を有効化する。コントロールチップ２０及び複数のメモリチップ１０のそれぞれは、共通のＣＬＥ端子２ｂ（図２参照）を介してコマンドラッチイネーブル信号ＣＬＥを受けたら、コマンドラッチイネーブル信号ＣＬＥに従ってコマンドを受付可能な状態にする。コントロールチップ２０及び複数のメモリチップ１０のそれぞれは、共通のＡＬＥ端子２ｃ（図２参照）を介してアドレスラッチイネーブル信号ＡＬＥを受けたら、アドレスラッチイネーブル信号ＡＬＥに従ってアドレスを受付可能な状態にする。コントロールチップ２０は、共通のＷＰｎ端子２ｅ（図２参照）を介してライトプロテクト信号ＷＰｎを受け、ライトプロテクト信号ＷＰｎがアクティブレベル（Ｌレベル）になるとコントロールチップ２０内がライトプロテクト状態に遷移してメモリチップ１０へのデータの書き込み／消去を停止させる。複数のメモリチップ１０のそれぞれは、ＷＰｎ端子２ｅを介してライトプロテクト信号ＷＰｎを受けたら、コントロールチップ２０による制御のもと、ライトプロテクト信号ＷＰｎに従ってメモリセルへの書き込みを禁止する。

仮に、記憶装置９００において、外部端子２（入力端子）を介して制御信号を受ける入力バッファをコントロールチップ９２０及び複数のメモリチップ９１０のそれぞれに設ける場合について考える。例えば、図１１に示すように、コントロールチップ９２０及び複数のメモリチップ９１０−１，９１０−２のそれぞれに、入力バッファ９２１，９１１−１，９１１−２、転送スイッチ９２２，９１２−１，９１２−２、及びロジックコントロール回路９２３，９１３−１，９１３−２が設けられている。図１１は、基本の形態にかかる記憶装置９００における入力端子に関連した構成を示す図である。図１１では、入力端子としてＷＰｎ端子２ｅを例示している。

入力バッファ９２１と転送スイッチ９２２とは、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。入力バッファ９１１−１と転送スイッチ９１２−１とは、バンプ６、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。入力バッファ９１１−２と転送スイッチ９１２−２とは、バンプ８、ＴＳＶ７、バンプ６、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。

記憶装置９００は、通常動作モード及びテストモードを有し、通常動作モードにおいてＷＰｎ端子２ｅをライトプロテクト信号ＷＰｎの外部入力端子として使用し、テストモードにおいてＷＰｎ端子２ｅをテスト用の端子として使用する。すなわち、記憶装置９００は、ＷＰｎ端子２ｅを外部入力端子とテスト用の端子とに兼用する。

ロジックコントロール回路９２３，９１３−１，９１３−２は、通常動作モードにおいて、アクティブレベルのイネーブル信号φＥを入力バッファ９２１，９１１−１，９１１−２へ供給し、ノンアクティブレベルの転送信号φＴＸを転送スイッチ９２２，９１２−１，９１２−２の制御端子へ供給する。これにより、各入力バッファ９２１，９１１−１，９１１−２が動作可能な状態になり、ライトプロテクト信号ＷＰｎが入力バッファ９２１，９１１−１，９１１−２を介してロジックコントロール回路９２３，９１３−１，９１３−２へ供給され得る。各転送スイッチ９２２，９１２−１，９１２−２はオフ状態に維持される。

ロジックコントロール回路９２３，９１３−１，９１３−２は、テストモードにおいて、ノンアクティブレベルのイネーブル信号φＥを入力バッファ９２１，９１１−１，９１１−２へ供給し、アクティブレベルの転送信号φＴＸを転送スイッチ９２２，９１２−１，９１２−２の制御端子へ供給する。このとき、ロジックコントロール回路９２３は、コントロールチップ９２０及び複数のメモリチップ９１０−１，９１０−２のうちテストを行ういずれかのチップを選択し、選択されたチップのロジックコントロール回路へアクティブレベルのチップアドレス選択信号を供給する。ロジックコントロール回路９２３は、コントロールチップ９２０のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ９２２へ供給する。ロジックコントロール回路９１３−１は、メモリチップ９１０−１のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ９１２−１へ供給する。ロジックコントロール回路９１３−２は、メモリチップ９１０−２のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ９１２−２へ供給する。これにより、チップアドレス選択信号で選択されたいずれかのチップの転送スイッチ９２２，９１２−１，９１２−２はオンされ、ＷＰｎ端子２ｅ及び転送スイッチ９２２，９１２−１，９１２−２を介してチップ内部のテストが可能な状態になる。各入力バッファ９２１，９１１−１，９１１−２は停止状態になる。

この構成では、ＷＰｎ端子２ｅに対して、入力バッファ９２１，９１１−１，９１１−２及び転送スイッチ９２２，９１２−１，９１２−２のそれぞれがコントロールチップ９２０及び複数のメモリチップ９１０−１，９１０−２の個数分電気的に接続されている。すなわち、各メモリチップ９１０−１，９１０−２に搭載すべき素子数が多いので、各メモリチップ９１０−１，９１０−２のチップ面積が増加しやすい。各メモリチップ９１０−１，９１０−２のチップ面積が増加すると、記憶装置９００のパッケージ（図１参照）が大型化し、コストの増大がもたらされる可能性がある。また、外部端子２に接続される素子数が多いので、外部端子２から見える容量が大きく、制御信号の入力時にその容量を充放電するための消費電流が増大する可能性がある。

そこで、第１の実施形態では、記憶装置１００において、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２のそれぞれの入力バッファを共通化してコントロールチップ２０内に配することで、メモリチップ面積の削減と消費電力の低減とを目指す。

図２は、記憶装置１００における入力端子に関連した構成を示す回路図である。図２では、入力端子としてＷＰｎ端子２ｅを例示している。

コントロールチップ２０は、入力バッファ２１、転送スイッチ２２、及びロジックコントロール回路２３を有する。メモリチップ１０−１は、転送スイッチ１２−１、及びロジックコントロール回路１３−１を有する。メモリチップ１０−２は、転送スイッチ１２−２、及びロジックコントロール回路１３−２を有する。

コントロールチップ２０における入力バッファ２１は、ＷＰｎ端子２ｅに電気的に接続されている。入力バッファ２１は、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２について共通化されている。

例えば、入力バッファ２１は、入力ノード２１ａ、出力ノード２１ｂ、制御ノード２１ｃを有する。入力ノード２１ａは、ラインＬ２、ラインＬ１、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。これにより、入力バッファ２１は、ＷＰｎ端子２ｅに入力されたライトプロテクト信号ＷＰｎを受けることができる。

出力ノード２１ｂは、ラインＬ３，Ｌ４経由でロジックコントロール回路２３に接続されている。これにより、入力バッファ２１は、ライトプロテクト信号ＷＰｎをロジックコントロール回路２３へ供給することができる。

また、出力ノード２１ｂは、ラインＬ３，Ｌ５、バンプ６、ラインＬ７，Ｌ６経由でロジックコントロール回路１３−１に接続されている。これにより、入力バッファ２１は、ライトプロテクト信号ＷＰｎをメモリチップ１０−１内のロジックコントロール回路１３−１へ供給することができる。

また、出力ノード２１ｂは、ラインＬ３，Ｌ５、バンプ６、ラインＬ７、ＴＳＶ７、バンプ８、ラインＬ９，Ｌ８経由でロジックコントロール回路１３−２に接続されている。これにより、入力バッファ２１は、ライトプロテクト信号ＷＰｎをメモリチップ１０−２内のロジックコントロール回路１３−２へ供給することができる。

制御ノード２１ｃは、コントロールチップ２０内のロジックコントロール回路２３に接続されている。入力バッファ２１は、ロジックコントロール回路２３からアクティブレベルのイネーブル信号φＥを制御ノード２１ｃで受けた際に動作可能な状態になる。入力バッファ２１は、ロジックコントロール回路２３からノンアクティブレベルのイネーブル信号φＥを制御ノード２１ｃで受けた際に停止状態になる。

コントロールチップ２０における転送スイッチ２２は、ＷＰｎ端子２ｅに電気的に接続されている。例えば、転送スイッチ２２は、第１のノード２２ａ、第２のノード２２ｂ、制御ノード２２ｃを有する。

第１のノード２２ａは、ラインＬ２２，Ｌ２１，Ｌ１、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。これにより、転送スイッチ２２は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力することができる。あるいは、転送スイッチ２２は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

第２のノード２２ｂは、ラインＬ２３経由で内部回路（内部電圧に関連する回路）に電気的に接続されている。内部回路は、例えば、セレクタ２４、内部電圧発生回路２５ａ〜２５ｃ、処理回路２６ａ〜２６ｃを有する。内部電圧発生回路２５ａ〜２５ｃは、互いに異なるレベルの内部電圧を発生し、処理回路２６ａ〜２６ｃへ供給する。処理回路２６ａ〜２６ｃは、ロジックコントロール回路２３による制御のもと、供給された内部電圧を用いて所定の処理を行う。セレクタ２４は、ロジックコントロール回路２３から供給されたセレクト信号φＳに従って、複数の内部電圧発生回路２５ａ〜２５ｃの出力のいずれかを選択してラインＬ２３経由で第２のノード２２ｂへ供給する。あるいは、セレクタ２４は、ロジックコントロール回路２３から供給されたセレクト信号φＳに従って、第２のノード２２ｂから供給された内部電圧を複数の処理回路２６ａ〜２６ｃのいずれかへ供給する。

制御ノード２２ｃは、コントロールチップ２０内のロジックコントロール回路２３に接続されている。転送スイッチ２２は、ロジックコントロール回路２３からアクティブレベルの転送信号φＴＸを制御ノード２２ｃで受けた際にオンしてラインＬ２２とラインＬ２３とを導通させる。転送スイッチ２２は、ロジックコントロール回路２３からノンアクティブレベルの転送信号φＴＸを制御ノード２２ｃで受けた際にオフしてラインＬ２２とラインＬ２３とを電気的に遮断させる。

メモリチップ１０−１における転送スイッチ１２−１は、ＷＰｎ端子２ｅに電気的に接続されている。例えば、転送スイッチ１２−１は、第１のノード１２ａ１、第２のノード１２ｂ１、制御ノード１２ｃ１を有する。

第１のノード１２ａ１は、ラインＬ２５，Ｌ２４、バンプ６、ラインＬ２１，Ｌ１、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。これにより、転送スイッチ１２−１は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力することができる。あるいは、転送スイッチ１２−１は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

第２のノード１２ｂ１は、ラインＬ２６経由で内部回路（内部電圧に関連する回路）に電気的に接続されている。内部回路は、例えば、セレクタ１４、内部電圧発生回路１５ａ〜１５ｃ、メモリセルアレイ１６、制御回路１７、読み出し回路１８、データキャッシュ１９を有する。内部電圧発生回路１５ａ〜１５ｃは、互いに異なるレベルの内部電圧を発生し、メモリセルアレイ１６、制御回路１７、読み出し回路１８へそれぞれ供給する。メモリセルアレイ１６では、複数のメモリセルが配列されている。互いに異なるレベルの内部電圧は、例えば、メモリセルへのデータ書き込み、メモリセルからのデータ読み出し、メモリセルのデータ消去に必要な内部電圧を含む。セレクタ１４は、ロジックコントロール回路１３−１から供給されたセレクト信号φＳに従って、複数の内部電圧発生回路１５ａ〜１５ｃの出力のいずれかを選択してラインＬ２６経由で第２のノード１２ｂ１へ供給する。あるいは、セレクタ１４は、ロジックコントロール回路１３−１から供給されたセレクト信号φＳに従って、第２のノード１２ｂ１から供給された内部電圧をメモリセルアレイ１６、制御回路１７、読み出し回路１８のいずれかへ供給する。

制御ノード１２ｃ１は、メモリチップ１０−１内のロジックコントロール回路１３−１に接続されている。転送スイッチ１２−１は、ロジックコントロール回路１３−１からアクティブレベルの転送信号φＴＸを制御ノード１２ｃ１で受けた際にオンしてラインＬ２５とラインＬ２６とを導通させる。転送スイッチ１２−１は、ロジックコントロール回路１３−１からノンアクティブレベルの転送信号φＴＸを制御ノード１２ｃ１で受けた際にオフしてラインＬ２５とラインＬ２６とを電気的に遮断させる。

メモリチップ１０−２における転送スイッチ１２−２は、ＷＰｎ端子２ｅに電気的に接続されている。例えば、転送スイッチ１２−２は、第１のノード１２ａ２、第２のノード１２ｂ２、制御ノード１２ｃ２を有する。

第１のノード１２ａ２は、ラインＬ２８，Ｌ２７、バンプ８、ＴＳＶ７、ラインＬ２４、バンプ６、ラインＬ２１，Ｌ１、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。これにより、転送スイッチ１２−２は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力することができる。あるいは、転送スイッチ１２−２は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

第２のノード１２ｂ２は、ラインＬ２９経由で内部回路（内部電圧に関連する回路）に電気的に接続されている。内部回路は、例えば、セレクタ１４、内部電圧発生回路１５ａ〜１５ｃ、メモリセルアレイ１６、制御回路１７、読み出し回路１８、データキャッシュ１９を有する。内部電圧発生回路１５ａ〜１５ｃは、互いに異なるレベルの内部電圧を発生し、メモリセルアレイ１６、制御回路１７、読み出し回路１８へそれぞれ供給する。メモリセルアレイ１６では、複数のメモリセルが配列されている。互いに異なるレベルの内部電圧は、例えば、メモリセルへのデータ書き込み、メモリセルからのデータ読み出し、メモリセルのデータ消去に必要な内部電圧を含む。セレクタ１４は、ロジックコントロール回路１３−２から供給されたセレクト信号φＳに従って、複数の内部電圧発生回路１５ａ〜１５ｃの出力のいずれかを選択してラインＬ２９経由で第２のノード１２ｂ２へ供給する。あるいは、セレクタ１４は、ロジックコントロール回路１３−２から供給されたセレクト信号φＳに従って、第２のノード１２ｂ２から供給された内部電圧をメモリセルアレイ１６、制御回路１７、読み出し回路１８のいずれかへ供給する。

制御ノード１２ｃ２は、メモリチップ１０−２内のロジックコントロール回路１３−２に接続されている。転送スイッチ１２−２は、ロジックコントロール回路１３−２からアクティブレベルの転送信号φＴＸを制御ノード１２ｃ２で受けた際にオンしてラインＬ２８とラインＬ２９とを導通させる。転送スイッチ１２−２は、ロジックコントロール回路１３−２からノンアクティブレベルの転送信号φＴＸを制御ノード１２ｃ２で受けた際にオフしてラインＬ２８とラインＬ２９とを電気的に遮断させる。

すなわち、記憶装置１００において、ＷＰｎ端子２ｅと複数のメモリチップ１０−１，１０−２との間には、伝送経路ＴＰ１と伝送経路ＴＰ２とが設けられている。伝送経路ＴＰ１は、入力バッファ２１を介した伝送経路である。伝送経路ＴＰ２は、入力バッファ２１を介しない伝送経路である。伝送経路ＴＰ１は、ラインＬ１，Ｌ２、入力バッファ２１、ラインＬ３〜Ｌ５、バンプ６、ラインＬ６，Ｌ７、ＴＳＶ７、バンプ８、ラインＬ８，Ｌ９、及びＴＳＶ９を含む。伝送経路ＴＰ２は、ラインＬ１，Ｌ２１，Ｌ２２、転送スイッチ２２、ラインＬ２３、バンプ６、ラインＬ２４，Ｌ２５、転送スイッチ１２−１、ラインＬ２６、ＴＳＶ７、バンプ８、ラインＬ２７，Ｌ２８、転送スイッチ１２−２、ラインＬ２９、及びＴＳＶ９を含む。

記憶装置１００は、通常動作モード及びテストモードを有し、通常動作モードにおいてＷＰｎ端子２ｅをライトプロテクト信号ＷＰｎの外部入力端子として使用し、テストモードにおいてＷＰｎ端子２ｅをテスト用の端子として使用する。すなわち、記憶装置１００は、ＷＰｎ端子２ｅを外部入力端子とテスト用の端子とに兼用する。

通常動作モードは、伝送経路ＴＰ１を用いてＷＰｎ端子２ｅからコントロールチップ２０及び複数のメモリチップ１０−１，１０−２のそれぞれにおけるロジックコントロール回路へライトプロテクト信号ＷＰｎを供給するモードを含む。テストモードは、伝送経路ＴＰ２を用いてコントロールチップ２０及び複数のメモリチップ１０−１，１０−２のそれぞれの動作を検査するモードを含む。

例えば、コントロールチップ２０のロジックコントロール回路２３は、通常動作モード（第１のモード）において、入力バッファ２１をイネーブルして伝送経路ＴＰ１を活性化する。例えば、ロジックコントロール回路２３は、通常動作モードにおいて、アクティブレベルのイネーブル信号φＥを入力バッファ２１の制御ノード２１ｃへ供給する。このとき、各ロジックコントロール回路２３，１３−１，１３−２は、転送スイッチ２２，１２−１，１２−２をオフ状態に維持して、伝送経路ＴＰ２を非活性化された状態に維持する。例えば、各ロジックコントロール回路２３，１３−１，１３−２は、転送スイッチ２２，１２−１，１２−２の制御ノード２２ｃ、１２ｃ１，１２ｃ２へ供給する転送信号φＴＸをノンアクティブレベルに維持する。

コントロールチップ２０のロジックコントロール回路２３は、テストモード（第２のモード）において、入力バッファ２１をディスエーブルして伝送経路ＴＰ２を活性化する。例えば、各ロジックコントロール回路２３，１３−１，１３−２は、テストモードにおいて、アクティブレベルの転送信号φＴＸを転送スイッチ２２，１２−１，１２−２の制御ノード２２ｃ、１２ｃ１，１２ｃ２へ供給する。このとき、ロジックコントロール回路２３は、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２のうちテストを行ういずれかのチップを選択し、選択されたチップのロジックコントロール回路へアクティブレベルのチップアドレス選択信号を供給する。ロジックコントロール回路２３は、コントロールチップ２０のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ２２へ供給する。ロジックコントロール回路１３−１は、メモリチップ１０−１のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ１２−１へ供給する。ロジックコントロール回路１３−２は、メモリチップ１０−２のチップアドレス選択信号がアクティブレベルであれば、アクティブレベルの転送信号φＴＸを転送スイッチ１２−２へ供給する。これにより、チップアドレス選択信号で選択されたいずれかのチップの転送スイッチ２２，１２−１，１２−２がオンする。すなわち、チップアドレス選択信号で選択されたチップ（コントロールチップ２０又はメモリチップ１０−１，０−２）は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力できる。あるいは、チップアドレス選択信号で選択されたチップ（コントロールチップ２０又はメモリチップ１０−１，１０−２）は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

このとき、ロジックコントロール回路２３は、入力バッファ２１をディスエーブル状態に維持して、伝送経路ＴＰ１を非活性化された状態に維持する。例えば、ロジックコントロール回路２３は、入力バッファ２１の制御ノード２１ｃへ供給するイネーブル信号φＥをノンアクティブレベルに維持する。

各転送スイッチ２２，１２−１，１２−２へ供給される転送信号φＴＸと入力バッファ２１へ供給されるイネーブル信号φＥとは、互いに重ならない期間にアクティブレベルになる信号である。これにより、コントロールチップ２０のロジックコントロール回路２３は、伝送経路ＴＰ１と伝送経路ＴＰ２とを互いに重ならない期間に活性化することができる。

以上のように、第１の実施形態では、記憶装置１００において、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２について共通化された入力バッファ２１がコントロールチップ２０内に配されている。これにより、各メモリチップ１０−１，１０−２に搭載すべき素子数を低減できるので、各メモリチップ１０−１，１０−２のチップ面積を低減できる。この結果、記憶装置１００のパッケージ（図１参照）を容易に小型化でき、記憶装置１００のコストを低減できる。また、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２のそれぞれにおいて入力バッファを設ける場合（図１１参照）に比べて、外部端子２（入力端子）に接続される入力バッファの数を少なくすることができる。この結果、外部端子２から見える容量を小さくでき、信号入力時にその容量を充放電するための消費電流を低減できる。

また、第１の実施形態では、記憶装置１００において、外部端子２と複数のメモリチップ１０−１，１０−２との間には、入力バッファ２１を介した伝送経路ＴＰ１と入力バッファ２１を介しない伝送経路ＴＰ２とが設けられている。コントロールチップ２０は、通常動作モードにおいて入力バッファ２１をイネーブルして伝送経路ＴＰ１を活性化し、テストモードにおいて入力バッファ２１をディスエーブルして伝送経路ＴＰ２を活性化する。これにより、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２について入力バッファ２１を共通化した場合でも外部端子２（ＷＰｎ端子２ｅ）を外部入力端子とテスト用の端子とに兼用できる。これにより、記憶装置１００にテスト用の端子を追加する必要性を低減できるので、記憶装置１００の端子数の増加を抑制でき、装置１００のコストの増加を抑制できる。

なお、図２では、ライトプロテクト信号ＷＰｎを受ける入力バッファ２１について例示するが、第１の実施形態の考え方は他の制御信号を受ける入力バッファについても同様に適用できる。

例えば、図２に示すように、ＣＥｎ端子２ａからチップイネーブル信号ＣＥｎを受ける入力バッファ２７ａをコントロールチップ２０及び複数のメモリチップ１０について共通化してコントロールチップ２０内に配することができる。また、ＣＥｎ端子２ａを外部入力端子とテスト用の端子とに兼用する場合、伝送経路ＴＰ２に相当する構成を入力バッファ２７ａの入力側に追加的に接続することができる。

あるいは、例えば、ＣＬＥ端子２ｂからコマンドラッチイネーブル信号ＣＬＥを受ける入力バッファ２７ｂをコントロールチップ２０及び複数のメモリチップ１０について共通化してコントロールチップ２０内に配することができる。また、ＣＬＥ端子２ｂを外部入力端子とテスト用の端子とに兼用する場合、伝送経路ＴＰ２に相当する構成を入力バッファ２７ｂの入力側に追加的に接続することができる。

あるいは、例えば、ＡＬＥ端子２ｃからアドレスラッチイネーブル信号ＡＬＥを受ける入力バッファ２７ｃをコントロールチップ２０及び複数のメモリチップ１０について共通化してコントロールチップ２０内に配することができる。また、ＡＬＥ端子２ｃを外部入力端子とテスト用の端子とに兼用する場合、伝送経路ＴＰ２に相当する構成を入力バッファ２７ｃの入力側に追加的に接続することができる。

また、第１の実施形態の考え方は、Ｉ／Ｏ端子２ｄについても適用できる。例えば、Ｉ／Ｏ端子２ｄに対してＩ／Ｏ信号を転送する入力バッファ２７ｄ及び出力バッファ２８ｄの対をコントロールチップ２０及び複数のメモリチップ１０について共通化してコントロールチップ２０内に配することができる。入力バッファ２７ｄ及び出力バッファ２８ｄは、Ｉ／Ｏ端子２ｄとＩ／ＯラインＬ３１との間に並列接続される。

また、記憶装置１００は、テストモードにおいて、各メモリチップ１０−１，１０−２のメモリセルにおけるメモリセルの閾値電圧を検査してもよい。例えば、コントロールチップ２０及び複数のメモリチップ１０−１，１０−２のそれぞれは、ＣＥｎ端子２ａを介してアクティブレベルのチップイネーブル信号ＣＥｎを受けてチップの全機能を有効化する。各メモリチップ１０−１，１０−２は、ＣＬＥ端子２ｂを介してアクティブレベルのコマンドラッチイネーブル信号ＣＬＥを受けてチップがコマンドを受付可能な状態にする。各メモリチップ１０−１，１０−２は、ＡＬＥ端子２ｃを介してアクティブレベルのアドレスラッチイネーブル信号ＡＬＥを受けてチップがアドレスを受付可能な状態にする。各メモリチップ１０−１，１０−２は、Ｉ／Ｏ端子２ｄを介して、メモリセルの閾値電圧を検査するためのコマンド及びアドレスを受け、コマンド及びアドレスに従ってメモリセルアレイ１６におけるメモリセルを選択する。コントロールチップ２０は、テストモードにおいて伝送経路ＴＰ２を活性化する。この状態で、メモリセルに印加すべき書き込み電圧がＷＰｎ端子２ｅを介して転送スイッチ１２−１，１２−２経由で選択されたメモリセルに印加される。そして、選択されたメモリセルに書き込まれたデータがＩ／Ｏ端子２ｄを介して外部へ読み出される。これにより、メモリセルの閾値電圧を検査することができる。

あるいは、記憶装置１００ｉでは、図３に示すように、コントロールチップ２０ｉの平面寸法がメモリチップ１０−１の平面寸法より小さく、ＴＳＶ５（図１参照）が省略された構成であってもよい。図３は、記憶装置１００ｉの構成を示す断面図である。この場合、例えば、外部端子２とコントロールチップ２０ｉ内の素子とは、ランド３、バンプ４ｉ、多層配線２１、及びバンプ６を介して接続されている。バンプ４ｉは、バンプ６の高さ及びコントロールチップ２０ｉの厚さに対応した高さを有し、ランド３と多層配線２１とを電気的に接続している。例えば、コントロールチップ２０ｉにおけるラインＬ１は、図４に示すように、バンプ６、ラインＬ１１、バンプ４ｉ、ランド３経由でＷＰｎ端子２ｅに接続されていてもよい。図４は、記憶装置１００ｉにおける入力端子に関連した構成を示す回路図である。この場合も、各メモリチップ１０−１，１０−２に搭載すべき素子数を低減できるので、各メモリチップ１０−１，１０−２のチップ面積を低減できる。また、コントロールチップ２０ｉ及び複数のメモリチップ１０−１，１０−２のそれぞれにおいて入力バッファを設ける場合（図１１参照）に比べて、外部端子２（入力端子）に接続される入力バッファの数を少なくすることができる。

（第２の実施形態）
次に、第２の実施形態にかかる記憶装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、ＷＰｎ端子２ｅにスイッチがチップの個数分接続されているが、第２の実施形態では、ＷＰｎ端子２ｅに接続されるスイッチの個数を減らすための工夫を行う。

図５は、記憶装置２００の構成を示す回路図である。メモリチップ２１０−２は、接続スイッチ２１１−２をさらに有する。

メモリチップ２１０−１における接続スイッチ２１１−１は、ＷＰｎ端子２ｅと各メモリチップ２１０−１，２１０−２の転送スイッチ１２−１，１２−２との間に電気的に接続されている。

例えば、接続スイッチ２１１−１は、第１のノード２１１ａ１、第２のノード２１１ｂ１、制御ノード２１１ｃ１を有する。

第１のノード２１１ａ１は、ラインＬ２２４、バンプ６、ラインＬ２２１，Ｌ１、ＴＳＶ５、バンプ４、ランド３経由でＷＰｎ端子２ｅに接続されている。これにより、接続スイッチ２１１−１は、転送スイッチ１２−１，１２−２を介して転送されたモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力することができる。あるいは、接続スイッチ２１１−１は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を転送スイッチ１２−１，１２−２へ転送することができる。

第２のノード２１１ｂ１は、ラインＬ２２６，Ｌ２５経由で転送スイッチ１２−１に接続されている。これにより、接続スイッチ２１１−１は、転送スイッチ１２−１を介して転送されたモニタ結果（内部電圧のモニタ値）を受けることができる。あるいは、接続スイッチ２１１−１は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を転送スイッチ１２−１へ転送することができる。

第２のノード２１１ｂ１は、ラインＬ２２６，Ｌ２４、ＴＳＶ７、バンプ８、ラインＬ２７，Ｌ２８経由で転送スイッチ１２−２に接続されている。これにより、接続スイッチ２１１−１は、転送スイッチ１２−２を介して転送されたモニタ結果（内部電圧のモニタ値）を受けることができる。あるいは、接続スイッチ２１１−１は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を転送スイッチ１２−２へ転送することができる。

制御ノード２１１ｃ１は、メモリチップ２１０−１内のロジックコントロール回路１３−１に接続されている。接続スイッチ２１１−１は、ロジックコントロール回路１３−１からアクティブレベルの接続信号φＣＮを制御ノード２１１ｃ１で受けた際にオンしてラインＬ２２４とラインＬ２２６とを導通させる。すなわち、接続スイッチ２１１−１は、ＷＰｎ端子２ｅと転送スイッチ１２−１，１２−２とを導通させる。接続スイッチ２１１−１は、ロジックコントロール回路１３−１からノンアクティブレベルの接続信号φＣＮを制御ノード２１１ｃ１で受けた際にオフしてラインＬ２２４とラインＬ２２６とを電気的に遮断させる。すなわち、接続スイッチ２１１−１は、ＷＰｎ端子２ｅと転送スイッチ１２−１，１２−２とを電気的に遮断させる。

メモリチップ２１０−２における接続スイッチ２１１−２は、一端がフローティング状態になっており信号伝送に使用されないが、メモリチップ２１０−１における接続スイッチ２１１−１に対応して設けられている。これにより、各メモリチップ２１０−１，２１０−２の構成を揃えることができ、各メモリチップ２１０−１，２１０−２の製造コストを低減できる。

例えば、接続スイッチ２１１−２は、第１のノード２１１ａ２、第２のノード２１１ｂ２、制御ノード２１１ｃ２を有する。第１のノード２１１ａ２は、ラインＬ２２７に接続されて、フローティング状態になっている。第２のノード２１１ｂ２は、ラインＬ２２９，Ｌ２８経由で転送スイッチ１２−２に接続されている。また、第２のノード２１１ｂ２は、ラインＬ２２９，Ｌ２７、バンプ８、ＴＳＶ７、ラインＬ２４，Ｌ２５経由で転送スイッチ１２−１に接続されている。制御ノード２１１ｃ２は、メモリチップ２１０−２内のロジックコントロール回路１３−２に接続されている。

コントロールチップ２２０では、複数のメモリチップ２１０−１，２１０−２のうち最下のメモリチップ２１０−１の接続スイッチ２１１−１に対応してその配線が変更されている。すなわち、コントロールチップ２２０では、ラインＬ２１（図２参照）に代えてラインＬ２２１が設けられている。ラインＬ２２１は、ラインＬ２４に接続されたバンプ６（図２参照）ではなくラインＬ２２４に接続されたバンプ６に接続されている。

記憶装置２００において、入力バッファ２１を介しない伝送経路ＴＰ２０２は、ラインＬ２１（図２参照）に代えてラインＬ２２１を含み、ラインＬ２２４、接続スイッチ２１１−１、ラインＬ２２６をさらに含む。

コントロールチップ２２０のロジックコントロール回路２３は、テストモード（第２のモード）において、入力バッファ２１をディスエーブルして伝送経路ＴＰ２０２を活性化する。例えば、メモリチップ２１０−１のロジックコントロール回路１３−１は、テストモードにおいて、アクティブレベルの接続信号φＣＮを接続スイッチ２１１−１の制御ノード２１１ｃ１へ供給する。また、チップアドレス選択信号で選択されたチップのロジックコントロール回路２３，１３−１，１３−２は、テストモードにおいて、アクティブレベルの転送信号φＴＸを転送スイッチ２２，１２−１，１２−２の制御ノード２２ｃ、１２ｃ１，１２ｃ２へ供給する。これにより、チップアドレス選択信号で選択されたいずれかのチップの転送スイッチ２２，１２−１，１２−２がオンする。すなわち、チップアドレス選択信号で選択されたチップ（コントロールチップ２２０又はメモリチップ２１０−１，２１０−２）は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力できる。あるいは、チップアドレス選択信号で選択されたチップ（コントロールチップ２２０又はメモリチップ２１０−１，２１０−２）は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

以上のように、第２の実施形態では、記憶装置２００において、接続スイッチ２１１−１が、ＷＰｎ端子２ｅと各メモリチップ２１０−１，２１０−２の転送スイッチ１２−１，１２−２との間に電気的に接続されている。これにより、ＷＰｎ端子２ｅに電気的に接続されるスイッチの数を転送スイッチ２２と接続スイッチ２１１−１との２つに低減できる。すなわち、第１の実施形態に比べて外部端子２（入力端子）に接続されるスイッチの数を少なくすることができる。この結果、外部端子２から見える容量をさらに小さくでき、信号入力時にその容量を充放電するための消費電流をさらに低減できる。

また、第２の実施形態では、記憶装置２００において、接続スイッチ２１１−１が伝送経路ＴＰ２０２上に設けられ、外部端子２（入力端子）を転送スイッチ１２−１，１２−２に電気的に接続する。ロジックコントロール回路１３−１は、通常動作モードにおいて少なくとも接続スイッチ２１１−１をオフ状態に維持する。これにより、通常動作モードにおいて伝送経路ＴＰ２０２を非活性化できる。ロジックコントロール回路１３−１は、テストモードにおいて接続スイッチ２１１−１をオンし、各ロジックコントロール回路２３，１３−１，１３−２は、テストモードにおいて転送スイッチ２２，１２−１，１２−２をオンする。これにより、ＷＰｎ端子２ｅに電気的に接続されるスイッチの数を低減した場合に、テストモードで必要な動作を行うことができる。

（第３の実施形態）
次に、第３の実施形態にかかる記憶装置３００について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。

第２の実施形態では、ＷＰｎ端子２ｅに接続されるスイッチの個数を減らすための工夫を行っているが、第３の実施形態では、ＷＰｎ端子２ｅに接続されるスイッチの個数をさらに減らすための工夫を行う。

具体的には、記憶装置３００において、図６に示すように、コントロールチップ３２０は、転送スイッチ２２（図５参照）に代えて転送スイッチ３２２を有する。図６は、記憶装置３００の構成を示す回路図である。転送スイッチ３２２は、接続スイッチ２１１−１とコントロールチップ３２０の内部回路（例えば、セレクタ２４）との間に電気的に接続されている。これに応じて、コントロールチップ３２０では、ラインＬ２２（図５参照）に代えてラインＬ３２２が設けられている。ラインＬ３２２は、ラインＬ２４に接続されたバンプ６に接続されている。

例えば、転送スイッチ３２２は、第１のノード３２２ａ、第２のノード３２２ｂ、制御ノード３２２ｃを有する。

第１のノード３２２ａは、ラインＬ３２２、バンプ６、ラインＬ２４，Ｌ２２６経由で接続スイッチ２１１−１に接続されている。これにより、転送スイッチ３２２は、チップ内のモニタ結果（内部電圧のモニタ値）を接続スイッチ２１１−１経由でＷＰｎ端子２ｅから外部に出力することができる。あるいは、転送スイッチ３２２は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を接続スイッチ２１１−１経由で受けることができる。

第２のノード３２２ｂは、ラインＬ２３経由で内部回路（内部電圧に関連する回路）に電気的に接続されている。

制御ノード３２２ｃは、コントロールチップ３２０内のロジックコントロール回路２３に接続されている。転送スイッチ３２２は、ロジックコントロール回路２３からアクティブレベルの転送信号φＴＸを制御ノード３２２ｃで受けた際にオンしてラインＬ３２２とラインＬ２３とを導通させる。転送スイッチ３２２は、ロジックコントロール回路２３からノンアクティブレベルの転送信号φＴＸを制御ノード３２２ｃで受けた際にオフしてラインＬ３２２とラインＬ２３とを電気的に遮断させる。

記憶装置３００において、入力バッファ２１を介しない伝送経路ＴＰ３０２は、ラインＬ２２及び転送スイッチ２２（図５参照）に代えてラインＬ３２２及び転送スイッチ３２２を含む。

コントロールチップ３２０のロジックコントロール回路２３は、テストモード（第２のモード）において、入力バッファ２１をディスエーブルして伝送経路ＴＰ３０２を活性化する。例えば、メモリチップ２１０−１のロジックコントロール回路１３−１は、テストモードにおいて、アクティブレベルの接続信号φＣＮを接続スイッチ２１１−１の制御ノード２１１ｃ１へ供給する。また、チップアドレス選択信号で選択されたチップのロジックコントロール回路２３，１３−１，１３−２は、テストモードにおいて、アクティブレベルの転送信号φＴＸを転送スイッチ３２２，１２−１，１２−２の制御ノード３２２ｃ、１２ｃ１，１２ｃ２へ供給する。これにより、チップアドレス選択信号で選択されたいずれかのチップの転送スイッチ２２，１２−１，１２−２がオンする。すなわち、チップアドレス選択信号で選択されたチップ（コントロールチップ３２０又はメモリチップ２１０−１，２１０−２）は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力できる。あるいは、チップアドレス選択信号で選択されたチップ（コントロールチップ３２０又はメモリチップ２１０−１，２１０−２）は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

以上のように、第３の実施形態では、記憶装置３００において、コントロールチップ３２０の転送スイッチ３２２は、接続スイッチ２１１−１とコントロールチップ３２０の内部回路との間に電気的に接続されている。これにより、ＷＰｎ端子２ｅに電気的に接続されるスイッチの数を接続スイッチ２１１−１の１つに低減できる。すなわち、第２の実施形態に比べて外部端子２（入力端子）に接続されるスイッチの数を少なくすることができる。この結果、外部端子２から見える容量をさらに小さくでき、制御信号の入力時にその容量を充放電するための消費電流をさらに低減できる。

（第４の実施形態）
次に、第４の実施形態にかかる記憶装置４００について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。

第２の実施形態では、ＷＰｎ端子２ｅに接続されるスイッチの個数を減らすための工夫を行っているが、第４の実施形態では、ＷＰｎ端子２ｅに接続されるスイッチの個数をさらに減らすための工夫を行う。

具体的には、記憶装置４００において、図７に示すように、コントロールチップ４２０は、転送スイッチ２２（図５参照）に代えて転送スイッチ４２２を有する。図７は、記憶装置４００の構成を示す回路図である。メモリチップ４１０−１は、転送スイッチ４１２−１をさらに有する。メモリチップ４１０−２は、転送スイッチ４１２−２をさらに有する。

コントロールチップ４２０における転送スイッチ４２２は、転送スイッチ４１２−１とコントロールチップ４２０の内部回路（例えば、セレクタ２４）との間に電気的に接続されている。これに応じて、コントロールチップ４２０では、ラインＬ２２（図５参照）に代えてラインＬ４２２が設けられている。ラインＬ４２２は、ラインＬ４２６に接続されたバンプ６に接続されている。

例えば、転送スイッチ４２２は、第１のノード４２２ａ、第２のノード４２２ｂ、制御ノード４２２ｃを有する。

第１のノード４２２ａは、ラインＬ４２２、バンプ６、ラインＬ４２６、転送スイッチ４１２−１、ラインＬ４２５，Ｌ２４，Ｌ２２６経由で接続スイッチ２１１−１に接続されている。第２のノード４２２ｂは、ラインＬ２３経由で内部回路（内部電圧に関連する回路）に電気的に接続されている。これにより、転送スイッチ４２２は、チップ内のモニタ結果（内部電圧のモニタ値）を転送スイッチ４１２−１及び接続スイッチ２１１−１経由でＷＰｎ端子２ｅから外部に出力することができる。あるいは、転送スイッチ４２２は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を接続スイッチ２１１−１及び転送スイッチ４１２−１経由で受けることができる。

制御ノード４２２ｃは、コントロールチップ４２０内のロジックコントロール回路２３に接続されている。転送スイッチ４２２は、ロジックコントロール回路２３からアクティブレベルの転送信号φＴＸを制御ノード４２２ｃで受けた際にオンしてラインＬ４２２とラインＬ２３とを導通させる。転送スイッチ４２２は、ロジックコントロール回路２３からノンアクティブレベルの転送信号φＴＸを制御ノード４２２ｃで受けた際にオフしてラインＬ４２２とラインＬ２３とを電気的に遮断させる。

メモリチップ４１０−１における転送スイッチ４１２−１は、接続スイッチ２１１−１と転送スイッチ４２２との間に電気的に接続されている。例えば、転送スイッチ４１２−１は、第１のノード４１２ａ１、第２のノード４１２ｂ１、制御ノード４１２ｃ１を有する。

第１のノード４１２ａ１は、ラインＬ４２５，Ｌ２４、Ｌ２２６経由で接続スイッチ２１１−１に接続されている。第２のノード４１２ｂ１は、ラインＬ４２６、バンプ６、Ｌ４２２経由で転送スイッチ４２２に電気的に接続されている。これにより、転送スイッチ４１２−１は、転送スイッチ４２２から転送されたモニタ結果（内部電圧のモニタ値）を接続スイッチ２１１−１経由でＷＰｎ端子２ｅから外部に出力させることができる。あるいは、転送スイッチ４１２−１は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を接続スイッチ２１１−１で受けて転送スイッチ４２２へ転送することができる。

制御ノード４１２ｃ１は、メモリチップ４１０−１内のロジックコントロール回路１３−１に接続されている。転送スイッチ４１２−１は、ロジックコントロール回路１３−１からアクティブレベルの転送信号φＴＸ２を制御ノード４１２ｃ１で受けた際にオンしてラインＬ４２５とラインＬ４２６とを導通させる。転送スイッチ４１２−１は、ロジックコントロール回路１３−１からノンアクティブレベルの転送信号φＴＸ２を制御ノード４１２ｃ１で受けた際にオフしてラインＬ４２５とラインＬ４２６とを電気的に遮断させる。

メモリチップ４１０−２における転送スイッチ４１２−２は、一端がフローティング状態になっており信号伝送に使用されないが、メモリチップ４１０−１における転送スイッチ４１２−１に対応して設けられている。すなわち、各メモリチップ４１０−１，４１０−２の構成を揃えて製造コストを低減するために設けられている。

例えば、転送スイッチ４１２−２は、第１のノード４１２ａ２、第２のノード４１２ｂ２、制御ノード４１２ｃ２を有する。第１のノード４１２ａ２は、ラインＬ４２８，Ｌ２７、バンプ８、ＴＳＶ７、ラインＬ２４，Ｌ２２６経由で接続スイッチ２１１−１に接続されている。第２のノード４１２ｂ２は、ラインＬ４２９に接続されて、フローティング状態になっている。制御ノード４１２ｃ２は、メモリチップ４１０−２内のロジックコントロール回路１３−２に接続されている。

記憶装置４００において、入力バッファ２１を介しない伝送経路ＴＰ４０２は、ラインＬ２２及び転送スイッチ２２（図５参照）に代えてラインＬ４２２及び転送スイッチ４２２を含み、ラインＬ４２５、転送スイッチ４１２−１、ラインＬ４２６をさらに含む。

コントロールチップ４２０のロジックコントロール回路２３は、テストモード（第２のモード）において、入力バッファ２１をディスエーブルして伝送経路ＴＰ４０２を活性化する。例えば、メモリチップ４１０−１のロジックコントロール回路１３−１は、テストモードにおいて、アクティブレベルの接続信号φＣＮを接続スイッチ２１１−１の制御ノード２１１ｃ１へ供給する。また、チップアドレス選択信号で選択されたチップのロジックコントロール回路２３，１３−１，１３−２は、テストモードにおいて、アクティブレベルの転送信号φＴＸを転送スイッチ４２２，１２−１，１２−２の制御ノード４２２ｃ、１２ｃ１，１２ｃ２へ供給する。ロジックコントロール回路１３−１は、転送スイッチ４２２への転送信号φＴＸがアクティブレベルである期間において、アクティブレベルの転送信号φＴＸ２を転送スイッチ４１２−１へ供給する。これにより、チップアドレス選択信号で選択されたいずれかのチップの転送スイッチ４２２，１２−１，１２−２がオンする。すなわち、チップアドレス選択信号で選択されたチップ（コントロールチップ４２０又はメモリチップ４１０−１，４１０−２）は、チップ内のモニタ結果（内部電圧のモニタ値）をＷＰｎ端子２ｅから外部に出力できる。あるいは、チップアドレス選択信号で選択されたチップ（コントロールチップ４２０又はメモリチップ４１０−１，４１０−２）は、ＷＰｎ端子２ｅに入力されたテスト用の信号（テスト用の内部電圧）を受けることができる。

以上のように、第４の実施形態では、記憶装置４００において、コントロールチップ４２０の転送スイッチ４２２は、転送スイッチ４１２−１を介して接続スイッチ２１１−１とコントロールチップ４２０の内部回路との間に電気的に接続されている。これにより、ＷＰｎ端子２ｅに電気的に接続されるスイッチの数を接続スイッチ２１１−１の１つに低減できる。すなわち、第２の実施形態に比べて外部端子２（入力端子）に接続されるスイッチの数を少なくすることができる。この結果、外部端子２から見える容量をさらに小さくでき、制御信号の入力時にその容量を充放電するための消費電流をさらに低減できる。

なお、コントロールチップ４２０では、転送スイッチ４２２が省略され、ラインＬ４２２とラインＬ２３とが接続された構成であってもよい。この場合でも、転送スイッチ４１２−１が接続スイッチ２１１−１とコントロールチップ４２０の内部回路との間に電気的に接続されているので、ＷＰｎ端子２ｅに電気的に接続されるスイッチの数を接続スイッチ２１１−１の１つに低減できる。

（第５の実施形態）
次に、第５の実施形態にかかる記憶装置５００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、入力端子に着目した工夫を行っているが、第５の実施形態では、出力端子に着目した工夫を行う。

記憶装置５００において、複数のメモリチップ５１０のそれぞれは、出力信号をコントロールチップ５２０経由で共通の外部端子２（出力端子）から外部へ出力する。例えば、図８に示すように、複数のメモリチップ５１０−１，５１０−２のそれぞれは、メモリセルアレイ１６へのアクセス状態を示すレディー／ビジー信号をコントロールチップ５２０経由でＲＢｎ端子２ｆから外部へ出力する。図８は、記憶装置５００の構成を示す回路図である。

仮に、記憶装置９００において、各メモリチップ９１０の出力ドライバを外部端子２（出力端子）に接続する場合について考える。例えば、図１２に示すように、複数のメモリチップ９１０−１，９１０−２のそれぞれに、出力ドライバ９４１−１，９４１−２、ドライブ回路９４２−１，９４２−２、及びロジックコントロール回路９１３−１，９１３−２が設けられている。図１２は、基本の形態にかかる記憶装置９００における出力端子に関連した構成を示す図である。図１２では、出力端子としてＲＢｎ端子２ｆを例示している。

ドライブ回路９４２−１，９４２−２は、直列接続された複数のインバータを含み、ロジックコントロール回路９１３−１，９１３−２から受けた内部レディー／ビジー信号ＲＢｉを出力ドライバ９４１−１，９４１−２へ転送するように構成されている。

出力ドライバ９４１−１は、バンプ６、ＴＳＶ５、バンプ４、ランド３経由でＲＢｎ端子２ｆに接続されている。出力ドライバ９４１−２は、バンプ８、ＴＳＶ７、バンプ６、ＴＳＶ５、バンプ４、ランド３経由でＲＢｎ端子２ｆに接続されている。この構成では、ＲＢｎ端子２ｆに対して、出力ドライバ９４１−１，９４１−２がメモリチップ９１０−１，９１０−２の個数分電気的に接続されている。すなわち、外部端子２に接続される素子数が多いので、外部端子２から見える容量が大きく、信号出力時にその容量を充放電するための消費電流が増大する可能性がある。

そこで、第５の実施形態では、記憶装置５００において、複数のメモリチップ５１０−１，５１０−２のそれぞれの出力ドライバを共通化してコントロールチップ５２０内に配することで、メモリチップ面積の削減と消費電力の低減とを目指す。

具体的には、コントロールチップ５２０は、ドライブ回路５３２及び出力ドライバ５３１を有する。メモリチップ５１０−１は、ドライブ回路５４２−１を有する。メモリチップ５１０−２は、ドライブ回路５４２−２を有する。複数のメモリチップ５１０−１，５１０−２のそれぞれは、上側で隣接するメモリチップから転送された信号とロジックコントロール回路から転送された信号とを集約して下側で隣接するメモリチップへ転送するように構成されている。出力ドライバ５３１は、複数のメモリチップ５１０−１，５１０−２のうち最下のメモリチップ５１０−１から転送された内部レディー／ビジー信号ＲＢｉに応じたレディー／ビジー信号ＲＢｎをＲＢｎ端子２ｆへ出力する。

メモリチップ５１０−１におけるドライブ回路５４２−１は、ドライブ回路５３２を介して出力ドライバ５３１に電気的に接続されている。これにより、ドライブ回路５４２−１は、ロジックコントロール回路１３−１から受けた内部レディー／ビジー信号ＲＢｉをドライブ回路５３２及び出力ドライバ５３１経由でＲＢｎ端子２ｆへ出力できる。なお、ラインＬ５１におけるドライブ回路５４２−１及びＴＳＶ７の間のノードと基準電位ＶＳＳ（例えばグランド電位）との間には、定電流源５４３−２が電気的に接続されている。ラインＬ５１は、ドライブ回路５４２−１とＴＳＶ７とを電気的に接続している。定電流源５４３−１は、ラインＬ５１に信号が存在しないとき、ラインＬ５１を放電してラインＬ５１の電位を「Ｌ」（基準電位ＶＳＳ）にする。

ドライブ回路５４２−１は、ドライブ回路５３２を介してドライブ回路５４２−２と出力ドライバ５３１との間に電気的に接続されている。これにより、ドライブ回路５４２−１は、メモリチップ５１０−２から受けた内部レディー／ビジー信号ＲＢｉをドライブ回路５３２及び出力ドライバ５３１経由でＲＢｎ端子２ｆへ出力させることができる。

例えば、ドライブ回路５４２−１は、互いに直列接続されたＮＯＲゲート５４２ａ１及び奇数段のインバータ５４２ｂ１〜５４２ｄ１を有する。ＮＯＲゲート５４２ａ１は、ロジックコントロール回路１３−１から受けた内部レディー／ビジー信号ＲＢｉとメモリチップ５１０−２から受けた内部レディー／ビジー信号ＲＢｉとの否定論理和を演算してインバータ５４２ｂ１へ転送する。ロジックコントロール回路１３−１から受けた内部レディー／ビジー信号ＲＢｉとメモリチップ５１０−２から受けた内部レディー／ビジー信号ＲＢｉとは、いずれも、ハイアクティブの信号である。そのため、ＮＯＲゲート５４２ａ１は、アクティブである少なくとも一方の内部レディー／ビジー信号ＲＢｉを論理反転して転送するゲートとして機能する。各インバータ５４２ｂ１〜５４２ｄ１は、転送された内部レディー／ビジー信号ＲＢｉを論理反転して後段へ転送する。

メモリチップ５１０−２におけるドライブ回路５４２−２は、ドライブ回路５４２−１及びドライブ回路５３２を介して出力ドライバ５３１に電気的に接続されている。これにより、ドライブ回路５４２−２は、ロジックコントロール回路１３−２から受けた内部レディー／ビジー信号ＲＢｉをドライブ回路５４２−１、ドライブ回路５３２及び出力ドライバ５３１経由でＲＢｎ端子２ｆへ出力できる。なお、ラインＬ５２におけるドライブ回路５４２−２及びＴＳＶ９の間のノードと基準電位ＶＳＳ（例えばグランド電位）との間には、定電流源５４３−２が電気的に接続されている。ラインＬ５２は、ドライブ回路５４２−２とＴＳＶ９とを電気的に接続している。定電流源５４３−２は、ラインＬ５２に信号が存在しないとき、ラインＬ５２を放電してラインＬ５２の電位を「Ｌ」（基準電位ＶＳＳ）にする。

例えば、ドライブ回路５４２−２は、互いに直列接続されたＮＯＲゲート５４２ａ２及び奇数段のインバータ５４２ｂ２〜５４２ｄ２を有する。ＮＯＲゲート５４２ａ２は、２つの入力のうちＴＳＶ９に接続された方が定電流源５４３−２で基準電位ＶＳＳにされたラインＬ５２に接続されているので、等価的にインバータとして機能する。ＮＯＲゲート５４２ａ２は、ロジックコントロール回路１３−２から受けた内部レディー／ビジー信号ＲＢｉを論理反転させてインバータ５４２ｂ２へ転送する。各インバータ５４２ｂ２〜５４２ｄ２は、転送された内部レディー／ビジー信号ＲＢｉを論理反転して後段へ転送する。

コントロールチップ５２０におけるドライブ回路５３２は、各メモリチップ５１０−１，５１０−２のドライブ回路５４２−１，５４２−２と出力ドライバ５３１との間に電気的に接続されている。これにより、ドライブ回路５３２は、各メモリチップ５１０−１，５１０−２から受けた内部レディー／ビジー信号ＲＢｉを出力ドライバ５３１へ転送する。

例えば、ドライブ回路５３２は、直列接続された偶数段のインバータ５３２ａ，５３２ｂを含む。初段のインバータ５３２ａの入力端子は、バンプ６経由でメモリチップ５１０−１のドライブ回路５４２−１に接続されている。初段のインバータ５３２ａの入力端子は、バンプ６、ドライブ回路５４２−１、ＴＳＶ７、バンプ８経由でドライブ回路５４２−２に接続されている。これにより、各メモリチップ５１０−１，５１０−２から受けたレディー／ビジー信号を増幅して出力ドライバ５３１へ転送することができる。

コントロールチップ５２０における出力ドライバ５３１は、ＴＳＶ５、バンプ４、ランド３経由でＲＢｎ端子２ｆに電気的に接続されている。出力ドライバ５３１は、複数のメモリチップ５１０−１，５１０−２について共通化されている。

出力ドライバ５３１は、ドライブ回路５３２を介して各メモリチップ５１０−１，５１０−２のドライブ回路５４２−１，５４２−２とＲＢｎ端子２ｆとの間に電気的に接続されている。これにより、出力ドライバ５３１は、複数のメモリチップ５１０−１，５１０−２の内部レディー／ビジー信号ＲＢｉに応じたレディー／ビジー信号ＲＢｎをＲＢｎ端子２ｆへ出力する。すなわち、出力ドライバ５３１は、内部レディー／ビジー信号ＲＢｉを受け、内部レディー／ビジー信号ＲＢｉに応じたレディー／ビジー信号ＲＢｎを出力する。内部レディー／ビジー信号ＲＢｉは、ハイアクティブの信号であり、ビジーのときにＨレベルになりレディーのときにＬレベルになる。レディー／ビジー信号ＲＢｎは、ローアクティブの信号であり、ビジーのときにＬレベルになりレディーのときにＨレベルになる。添え字「ｎ」は、ローアクティブの信号であることを示すネガティブの略である。

例えば、出力ドライバ５３１は、ＮＭＯＳトランジスタ５３１ａを有する。ＮＭＯＳトランジスタ５３１ａは、ソースがグランド電位に接続され、ドレインがＴＳＶ５、バンプ４、ランド３経由でＲＢｎ端子２ｆに接続され、ゲートがドライブ回路５３２に接続されている。

以上のように、第５の実施形態では、記憶装置５００において、複数のメモリチップ５１０−１，５１０−２について共通化された出力ドライバ５３１がコントロールチップ５２０内に配されている。これにより、各メモリチップ５１０−１，５１０−２に搭載すべき素子数を低減できるので、各メモリチップ５１０−１，５１０−２のチップ面積を低減できる。この結果、記憶装置５００のパッケージ（図１参照）を容易に小型化でき、記憶装置５００のコストを低減できる。また、各メモリチップ９１０の出力ドライバを外部端子２（出力端子）に接続する場合（図１２参照）に比べて、外部端子２（出力端子）に接続される出力ドライバの数を少なくすることができる。この結果、外部端子２から見える容量を小さくでき、信号出力時にその容量を充放電するための消費電流を低減できる。

（第６の実施形態）
次に、第６の実施形態にかかる記憶装置６００について説明する。以下では、第５の実施形態と異なる部分を中心に説明する。

第５の実施形態では、各メモリチップ５１０−１，５１０−２が、上側で隣接するメモリチップから転送された信号とロジックコントロール回路から転送された信号とを集約して下側で隣接するメモリチップへ転送するように構成されている。これにより、ＴＳＶにて積層されるメモリチップ数が増えるとレディー／ビジー信号を外部端子へ転送する際に経由する論理ゲートの段数が増大して外部端子に出力するまでの時間が遅くなる可能性がある。

そこで、第６の実施形態では、コントロールチップ６２０内に定電流源を配置して内部レディー／ビジー信号ＲＢｉを「Ｈ」にしておき、積層される各メモリチップには内部レディー／ビジー信号ＲＢｉがビジーを示す「Ｈ」のときに信号線を「Ｌ」に引く出力ドライバ６４１を設ける。これにより、信号転送時に経由する論理ゲートの段数を削減してレディー／ビジー信号を高速に外部端子へ伝達することができる。

具体的には、記憶装置６００において、コントロールチップ６２０は、図９に示すように、ドライブ回路５３２（図８参照）に代えてドライブ回路６３２を有する。図９は、記憶装置６００の構成を示す回路図である。メモリチップ６１０−１は、ドライブ回路５４２−１（図８参照）に代えてドライブ回路６４２−１を有し、出力ドライバ６４１−１をさらに有する。メモリチップ６１０−２は、ドライブ回路５４２−２（図８参照）に代えてドライブ回路６４２−２を有し、出力ドライバ６４１−２をさらに有する。各メモリチップ６１０−１，６１０−２は、信号線ＳＬ１，ＳＬ２が共通信号線ＣＳＬとして互いに接続されている。信号線ＳＬ１は、ＴＳＶ７、バンプ８経由で信号線ＳＬ２に接続されている。なお、バンプ６とインバータ６３２ａとの間のラインを信号線ＳＬ０と呼び、信号線ＳＬ０，ＳＬ１，ＳＬ２を含めて共通信号線ＣＳＬと呼ぶこともできる。信号線ＳＬ０は、バンプ６経由で信号線ＳＬ１に接続されている。

メモリチップ６１０−１におけるドライブ回路６４２−１は、ロジックコントロール回路１３−１と出力ドライバ６４１−１との間に電気的に接続されている。これにより、ドライブ回路６４２−１は、ロジックコントロール回路１３−１から受けた内部レディー／ビジー信号ＲＢｉを出力ドライバ６４１−１へ転送できる。

例えば、ドライブ回路６４２−１は、ＮＯＲゲート５４２ａ１（図８参照）を有さず、互いに直列接続された偶数段のインバータ６４２ａ１〜６４２ｄ１を有する。すなわち、ドライブ回路６４２−１は、他のメモリチップ（メモリチップ６１０−２）の信号を受けずに、ロジックコントロール回路１３−１からの内部レディー／ビジー信号ＲＢｉを受けて出力ドライバ６４１−１へ転送するように構成されている。

出力ドライバ６４１−１は、内部レディー／ビジー信号ＲＢｉに応じた内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。例えば、出力ドライバ６４１−１は、内部レディー／ビジー信号ＲＢｉがＨレベル（ビジー）の場合、Ｌレベルの内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。出力ドライバ６４１−１は、内部レディー／ビジー信号ＲＢｉがＬレベル（レディー）の場合、Ｈレベルの内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。内部レディー／ビジー信号ＲＢｊは、ローアクティブの信号であり、ビジーのときにＬレベルになりレディーのときにＨレベルになる。

例えば、出力ドライバ６４１−１は、ＮＭＯＳトランジスタ６４１ａ１を有する。ＮＭＯＳトランジスタ６４１ａ１は、ソースがグランド電位に接続され、ドレインが共通信号線ＣＳＬに接続され、ゲートがドライブ回路６４２−１に接続されている。

メモリチップ６１０−２におけるドライブ回路６４２−２は、ロジックコントロール回路１３−２と出力ドライバ６４１−２との間に電気的に接続されている。これにより、ドライブ回路６４２−２は、ロジックコントロール回路１３−２から受けた内部レディー／ビジー信号ＲＢｉを出力ドライバ６４１−２へ転送できる。

例えば、ドライブ回路６４２−２は、ＮＯＲゲート５４２ａ２（図８参照）を有さず、互いに直列接続された偶数段のインバータ６４２ａ２〜６４２ｄ２を有する。すなわち、ドライブ回路６４２−２は、他のメモリチップの信号を受けずに、ロジックコントロール回路１３−２からの内部レディー／ビジー信号ＲＢｉを受けて出力ドライバ６４１−２へ転送するように構成されている。

出力ドライバ６４１−２は、内部レディー／ビジー信号ＲＢｉに応じた内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。例えば、出力ドライバ６４１−２は、内部レディー／ビジー信号ＲＢｉがＨレベルの場合、Ｌレベルの内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。出力ドライバ６４１−２は、内部レディー／ビジー信号ＲＢｉがＬレベルの場合、Ｈレベルの内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬへ出力する。内部レディー／ビジー信号ＲＢｊは、ローアクティブの信号であり、ビジーのときにＬレベルになりレディーのときにＨレベルになる。

例えば、出力ドライバ６４１−２は、ＮＭＯＳトランジスタ６４１ａ２を有する。ＮＭＯＳトランジスタ６４１ａ２は、ソースがグランド電位に接続され、ドレインが共通信号線ＣＳＬに接続され、ゲートがドライブ回路６４２−２に接続されている。

コントロールチップ６２０におけるドライブ回路６３２は、偶数段のインバータ５３２ａ，５３２ｂ（図８参照）に代えて奇数段のインバータ６３２ａを有し、定電流源６３２ｃをさらに有する。定電流源６３２ｃは、電源電位ＶＤＤと共通信号線ＣＳＬとの間に電気的に接続されている。各メモリチップ６１０−１，６１０−２の出力ドライバ６４１−１，６４１−２のいずれかがオンしているとき、オンしている出力ドライバによって共通信号線ＣＳＬの電位は「Ｌ」に引き込まれている。そして、各メモリチップ６１０−１，６１０−２の出力ドライバ６４１−１，６４１−２がいずれもオフしている状態になると、定電流源６３２ｃは、共通信号線ＣＳＬを充電して共通信号線ＣＳＬの電位を「Ｈ」にする。これにより、いずれかの出力ドライバ６４１−１，６４１−２がオンしている状態から全ての出力ドライバ６４１−１，６４１−２がオフしている状態に遷移した際に、共通信号線ＣＳＬの電位を「Ｌ」から「Ｈ」へ急速に引き上げることができる。すなわち、内部レディー／ビジー信号ＲＢｊを共通信号線ＣＳＬ経由で奇数段のインバータ６３２ａへ高速に伝送できる。奇数段のインバータ６３２ａは、内部レディー／ビジー信号ＲＢｊを論理反転させた内部レディー／ビジー信号ＲＢｋを生成して出力ドライバ５３１へ転送する。これにより、出力ドライバ５３１は、内部レディー／ビジー信号ＲＢｋに応じたレディー／ビジー信号ＲＢｎをＲＢｎ端子２ｆへ出力する。

以上のように、第６の実施形態では、記憶装置６００において、各メモリチップ６１０−１，６１０−２は、メモリチップの信号が出力ドライバ６４１−１，６４１−２を介して共通信号線ＣＳＬへ出力されるように構成されている。これにより、各メモリチップの信号をそれぞれ共通信号線ＣＳＬ経由でコントロールチップ６２０側へ転送できるので、第５の実施形態に比べて信号転送時に経由する論理ゲートの段数を低減でき、各メモリチップから外部端子（出力端子）２へ信号を高速に伝送できる。

また、第６の実施形態では、記憶装置６００において、コントロールチップ６２０のドライブ回路６３２が、電源電位ＶＤＤと共通信号線ＣＳＬとの間に電気的に接続された定電流源６３２ｃを含む。各メモリチップ６１０−１，６１０−２の出力ドライバ６４１−１，６４１−２のうち少なくとも１つがオンしている状態からいずれもオフしている状態になると、定電流源６３２ｃは、共通信号線ＣＳＬを充電して共通信号線ＣＳＬの電位を「Ｈ」にする。これにより、いずれかの出力ドライバ６４１−１，６４１−２がオンしている状態から全ての出力ドライバ６４１−１，６４１−２がオフしている状態に遷移した際に、共通信号線ＣＳＬの電位を「Ｌ」から「Ｈ」へ急速に引き上げることができる。これにより、共通信号線ＣＳＬを介した信号の伝送を高速に行うことができる。

（第７の実施形態）
次に、第７の実施形態にかかる記憶装置７００について説明する。以下では、第６の実施形態と異なる部分を中心に説明する。

第６の実施形態では、共通信号線ＣＳＬで伝送される内部レディー／ビジー信号ＲＢｊが、ローアクティブの信号であり、ビジーのときにＬレベルになりレディー（スタンバイ状態）のときにＨレベルになる。例えば、共通信号線ＣＳＬ上のノードが製造工程時の故障によってチップ基板へのリークパスが存在する場合、チップがスタンバイ状態でもリーク電流を流してしまう可能性がある。

そこで、第７の実施形態では、コントロールチップ７２０内に定電流源を配置して共通信号線ＣＳＬ上のノードをスタンドバイ状態では「Ｌ」にしておき、積層される各メモリチップには共通信号線ＣＳＬをビジー時に「Ｈ」にするＰＭＯＳトランジスタを接続する。これにより、共通信号線ＣＳＬ上のノードからチップ基板へのリークパスが存在していてもスタンバイ状態におけるリーク電流を抑制することが可能となり、消費電流をさらに低減できる。

具体的には、記憶装置７００において、コントロールチップ７２０は、図１０に示すように、ドライブ回路６３２（図９参照）に代えてドライブ回路７３２を有する。図１０は、記憶装置７００の構成を示す回路図である。メモリチップ７１０−１は、ドライブ回路６４２−１及び出力ドライバ６４１−１（図９参照）に代えてドライブ回路７４２−１及び出力ドライバ７４１−１を有する。メモリチップ７１０−２は、ドライブ回路６４２−２及び出力ドライバ６４１−２（図９参照）に代えてドライブ回路７４２−２及び出力ドライバ７４１−２を有する。

メモリチップ７１０−１におけるドライブ回路７４２−１は、ロジックコントロール回路１３−１と出力ドライバ７４１−１との間に電気的に接続されている。これにより、ドライブ回路７４２−１は、ロジックコントロール回路１３−１から受けた内部レディー／ビジー信号ＲＢｉに応じて、内部レディー／ビジー信号ＲＢｊを生成して出力ドライバ７４１−１へ転送できる。

例えば、ドライブ回路７４２−１は、偶数段のインバータ６４２ａ１〜６４２ｄ１（図９参照）に代えて、互いに直列接続された奇数段のインバータ７４２ａ１〜７４２ｃ１を有する。すなわち、ドライブ回路７４２−１は、他のメモリチップ（メモリチップ７１０−２）の信号を受けずに、ロジックコントロール回路１３−１からの内部レディー／ビジー信号ＲＢｉを受ける。ドライブ回路７４２−１は、内部レディー／ビジー信号ＲＢｉを論理反転させて内部レディー／ビジー信号ＲＢｊを出力ドライバ７４１−１へ転送する。

出力ドライバ７４１−１は、内部レディー／ビジー信号ＲＢｊに応じた内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。例えば、出力ドライバ７４１−１は、内部レディー／ビジー信号ＲＢｊがＬレベル（ビジー）の場合、Ｈレベルの内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。出力ドライバ７４１−１は、内部レディー／ビジー信号ＲＢｊがＨレベル（レディー）の場合、Ｌレベルの内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。内部レディー／ビジー信号ＲＢｋは、ハイアクティブの信号であり、ビジーのときにＨレベルになりレディーのときにＬレベルになる。

例えば、出力ドライバ７４１−１は、ＰＭＯＳトランジスタ７４１ａ１を有する。ＰＭＯＳトランジスタ７４１ａ１は、ソースが電源電位ＶＤＤに接続され、ドレインが共通信号線ＣＳＬに接続され、ゲートがドライブ回路７４２−１に接続されている。

メモリチップ７１０−２におけるドライブ回路７４２−２は、ロジックコントロール回路１３−２と出力ドライバ７４１−２との間に電気的に接続されている。これにより、ドライブ回路７４２−２は、ロジックコントロール回路１３−２から受けた内部レディー／ビジー信号ＲＢｉに応じて、内部レディー／ビジー信号ＲＢｊを生成して出力ドライバ７４１−２へ転送できる。

例えば、ドライブ回路７４２−２は、偶数段のインバータ６４２ａ２〜６４２ｄ２（図９参照）に代えて、互いに直列接続された奇数段のインバータ７４２ａ２〜７４２ｃ２を有する。すなわち、ドライブ回路７４２−２は、他のメモリチップの信号を受けずに、ロジックコントロール回路１３−２からの内部レディー／ビジー信号ＲＢｉを受ける。ドライブ回路７４２−２は、内部レディー／ビジー信号ＲＢｉを論理反転させて内部レディー／ビジー信号ＲＢｊを出力ドライバ７４１−２へ転送する。

出力ドライバ７４１−２は、内部レディー／ビジー信号ＲＢｊに応じた内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。例えば、出力ドライバ７４１−２は、内部レディー／ビジー信号ＲＢｊがＬレベル（ビジー）の場合、Ｈレベルの内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。出力ドライバ７４１−２は、内部レディー／ビジー信号ＲＢｊがＨレベル（レディー）の場合、Ｌレベルの内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬへ出力する。内部レディー／ビジー信号ＲＢｋは、ハイアクティブの信号であり、ビジーのときにＨレベルになりレディーのときにＬレベルになる。

例えば、出力ドライバ７４１−２は、ＰＭＯＳトランジスタ７４１ａ２を有する。ＰＭＯＳトランジスタ７４１ａ２は、ソースが電源電位ＶＤＤに接続され、ドレインが共通信号線ＣＳＬに接続され、ゲートがドライブ回路７４２−２に接続されている。

コントロールチップ７２０におけるドライブ回路７３２は、定電流源６３２ｃ（図９参照）に代えて定電流源７３２ｃを有する。定電流源７３２ｃは、基準電位（例えば、グランド電位）と共通信号線ＣＳＬとの間に電気的に接続されている。各メモリチップ７１０−１，７１０−２の出力ドライバ７４１−１，７４１−２のいずれかがオンしているとき、オンしている出力ドライバによって共通信号線ＣＳＬの電位は「Ｈ」に引き込まれている。そして、各メモリチップ７１０−１，７１０−２の出力ドライバ７４１−１，７４１−２がいずれもオフしている状態になると、定電流源７３２ｃは、共通信号線ＣＳＬを放電して共通信号線ＣＳＬの電位を「Ｌ」にする。これにより、いずれかの出力ドライバ７４１−１，７４１−２がオンしている状態から全ての出力ドライバ７４１−１，７４１−２がオフしている状態に遷移した際に、共通信号線ＣＳＬの電位を「Ｈ」から「Ｌ」へ急速に引き下げることができる。すなわち、内部レディー／ビジー信号ＲＢｋを共通信号線ＣＳＬ経由で偶数段のインバータ５３２ａ，５３２ｂへ高速に伝送できる。偶数段のインバータ５３２ａ，５３２ｂは、内部レディー／ビジー信号ＲＢｋを出力ドライバ５３１へ転送する。これにより、出力ドライバ５３１は、内部レディー／ビジー信号ＲＢｋに応じたレディー／ビジー信号ＲＢｎをＲＢｎ端子２ｆへ出力する。

以上のように、第７の実施形態では、記憶装置７００において、各メモリチップ７１０−１，７１０−２は、メモリチップの信号が出力ドライバ７４１−１，７４１−２を介して共通信号線ＣＳＬへ出力されるように構成されている。これにより、各メモリチップの信号をそれぞれ共通信号線ＣＳＬ経由でコントロールチップ７２０側へ転送できるので、第５の実施形態に比べて信号転送時に経由する論理ゲートの段数を低減でき、各メモリチップから外部端子（出力端子）２へ信号を高速に伝送できる。

また、第７の実施形態では、記憶装置７００において、コントロールチップ７２０のドライブ回路７３２が、基準電位（グランド電位）と共通信号線ＣＳＬとの間に電気的に接続された定電流源７３２ｃを含む。各メモリチップ７１０−１，７１０−２の出力ドライバ７４１−１，７４１−２のうち少なくとも１つがオンしている状態からいずれもオフしている状態になると、定電流源７３２ｃは、共通信号線ＣＳＬを放電して共通信号線ＣＳＬの電位を「Ｌ」にする。これにより、いずれかの出力ドライバ７４１−１，７４１−２がオンしている状態から全ての出力ドライバ７４１−１，７４１−２がオフしている状態に遷移した際に、共通信号線ＣＳＬの電位を「Ｈ」から「Ｌ」へ急速に引き下げることができる。これにより、共通信号線ＣＳＬを介した信号の伝送を高速に行うことができる。

また、第７の実施形態では、記憶装置７００において、共通信号線ＣＳＬで伝送される内部レディー／ビジー信号ＲＢｋが、ハイアクティブの信号であり、ビジーのときにＨレベルになりレディー（スタンバイ状態）のときにＬレベルになる。これにより、共通信号線ＣＳＬ上のノードからチップ基板へのリークパスが存在する場合に、チップがスタンバイ状態におけるリーク電流を低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (11)

1. コントロールチップと、
   複数のメモリチップと、
   を備え、
   前記コントロールチップは、
   外部端子に電気的に接続され、前記コントロールチップ及び前記複数のメモリチップについて共通化された入力バッファを有し、
   前記外部端子と前記複数のメモリチップとの間には、前記入力バッファを介した第１の伝送経路と前記入力バッファを介しない第２の伝送経路とが設けられ、
   前記コントロールチップは、第１のモードにおいて前記入力バッファをイネーブルして前記第１の伝送経路を活性化し、第２のモードにおいて前記入力バッファをディスエーブルして前記第２の伝送経路を活性化する
   記憶装置。
2. 前記第１のモードは、前記第１の伝送経路を用いて前記外部端子から前記コントロールチップ及び前記複数のメモリチップのそれぞれにおける制御回路へ制御信号を供給する動作モードを含み、
   前記第２のモードは、前記第２の伝送経路を用いて前記コントロールチップ及び前記複数のメモリチップのそれぞれの動作を検査するテストモードを含む
   請求項１に記載の記憶装置。
3. 前記コントロールチップは、前記第１のモードにおいて前記入力バッファをイネーブルし前記第２のモードにおいて前記入力バッファをディスエーブルする第１の制御回路を有する
   請求項１に記載の記憶装置。
4. 前記コントロールチップは、
   前記第２の伝送経路上に設けられ、前記外部端子に電気的に接続された第１の転送スイッチをさらに有し、
   前記第１の制御回路は、前記第１のモードにおいて前記第１の転送スイッチをオフ状態に維持し、前記第２のモードにおいて前記第１の転送スイッチをオンし、
   前記複数のメモリチップのそれぞれは、
   前記第２の伝送経路上に設けられ、前記外部端子に電気的に接続された第２の転送スイッチと、
   前記第１のモードにおいて前記第２の転送スイッチをオフ状態に維持し、前記第２のモードにおいて前記第２の転送スイッチをオンする第２の制御回路と、
   を有する
   請求項３に記載の記憶装置。
5. 前記コントロールチップは、
   前記第２の伝送経路上に設けられ、前記外部端子に電気的に接続された第１の転送スイッチをさらに有し、
   前記第１の制御回路は、前記第１のモードにおいて前記第１の転送スイッチをオフ状態に維持し、前記第２のモードにおいて前記第１の転送スイッチをオンし、
   前記複数のメモリチップのそれぞれは、
   前記第２の伝送経路上に設けられた第２の転送スイッチと、
   前記第２の伝送経路上に設けられ、前記外部端子を前記第２の転送スイッチに電気的に接続する接続スイッチと、
   前記第１のモードにおいて少なくとも前記接続スイッチをオフ状態に維持し、前記第２のモードにおいて前記接続スイッチ及び前記第２の転送スイッチをオンする第２の制御回路と、
   を有する
   請求項３に記載の記憶装置。
6. 前記コントロールチップは、
   前記第２の伝送経路上に設けられた第１の転送スイッチをさらに有し、
   前記第１の制御回路は、前記第１のモードにおいて前記第１の転送スイッチをオフ状態に維持し、前記第２のモードにおいて前記第１の転送スイッチをオンし、
   前記複数のメモリチップのそれぞれは、
   前記第２の伝送経路上に設けられた第２の転送スイッチと、
   前記第２の伝送経路上に設けられ、前記外部端子を前記第１の転送スイッチ及び前記第２の転送スイッチのそれぞれに電気的に接続する接続スイッチと、
   前記第１のモードにおいて少なくとも前記接続スイッチをオフ状態に維持し、前記第２のモードにおいて前記接続スイッチ及び前記第２の転送スイッチをそれぞれオンする第２の制御回路と、
   を有する
   請求項３に記載の記憶装置。
7. コントロールチップと、
   前記コントロールチップの上に積層された複数のメモリチップと、
   を備え、
   前記コントロールチップは、前記複数のメモリチップの信号を出力端子へ出力する出力ドライバを有する
   記憶装置。
8. 前記コントロールチップは、前記複数のメモリチップから転送された信号を前記出力ドライバへ転送するドライブ回路をさらに有する
   請求項７に記載の記憶装置。
9. 前記複数のメモリチップのそれぞれは、メモリチップの信号と上側で隣接するメモリチップから転送された信号とを集約して下側で隣接するメモリチップへ転送し、
   前記出力ドライバは、前記複数のメモリチップのうち最下のメモリチップから転送された信号に応じた信号を前記出力端子へ出力する
   請求項７に記載の記憶装置。
10. 前記複数のメモリチップのそれぞれは、信号線が共通信号線として互いに接続され、各メモリチップの信号が第２のドライバを介して前記共通信号線へ出力し、
    前記コントロールチップは、電源電位と前記共通信号線との間に電気的に接続された第１の電流源を含むドライブ回路をさらに有し、
    前記出力ドライバは、前記共通信号線と前記出力端子との間に電気的に接続されている
    請求項７に記載の記憶装置。
11. 前記複数のメモリチップのそれぞれは、信号線が共通信号線として互いに接続され、各メモリチップの信号が第３のドライバを介して前記共通信号線へ出力し、
    前記コントロールチップは、基準電位と前記共通信号線との間に電気的に接続された第２の電流源を含むドライブ回路をさらに有し、
    前記出力ドライバは、前記共通信号線と前記出力端子との間に電気的に接続されている
    請求項７に記載の記憶装置。

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