JP2016035796A - 低消費電力のメモリ装置 - Google Patents

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Abstract

【課題】比較的低消費電力のメモリ装置が提供される。
【解決手段】
メモリ装置は、複数のメモリモジュールと、複数の制御線と、を有する。各メモリモジュールは、複数のメモリユニットを有する。各メモリユニットは、少なくとも１つのメモリセルを備える、複数のメモリセル群；前記複数のメモリセル群の少なくとも１つのメモリセルと夫々が接続される、複数の第１ビット線；被読み込みデータを送信する、ための複数の第２ビット線；及び前記第１ビット線の夫々１つと接続する入力端子、前記第２ビット線の夫々１つと接続する出力端子と、制御端子とを夫々備える、複数の制御回路；を備える。前記各制御線は、前記各メモリモジュールの前記メモリユニットの少なくとも１つの前記第１の制御回路の対応する１つの前記制御端子と接続される。
【選択図】図３

Description

本発明は、メモリ装置、特に、低消費電力のメモリ装置に関する。
図１を参照して、従来のメモリ装置は、メモリセルブロック１０と、該メモリセルブロック１０に接続されたビット線１１と、該複数のメモリセルブロック１０へ接続されたワード線１２とを備える。
メモリセルブロック１０は、マトリクス状に配置された複数のメモリセル１３を備える。
ワード線１２は、格納されたデータをビット線１１に出力するメモリセル１３を制御するために、メモリセル１３への制御入力を送信する。
メモリセルの記憶容量が増大することへの需要に対して、より多くのメモリセル１３を備えるメモリセルブロック１０が好適になる。しかし、これに対応するために、各ビット線１１が多くのメモリセル１３へと接続するので、必然的にそこの容量が増大する。
各ビット線１１で比較的大きな容量がみられるため、メモリセル１３から出力された電圧が速やかに伝播しないことがある（すなわち、メモリセル１３は、ビット線１１を効率的に駆動することができないことがある）。データの伝送を容易にし、メモリセルを高周波数（高頻度で）動作することが可能になるように、ビット線１１での電圧の増幅を補助するために、複数のセンスアンプ１４は、夫々のビット線へ接続されるように使用されている。
図２を参照して、代替的に、領域を節約するために制御ロジックを簡略化できるように、複数のメモリセルブロックは、メモリ装置に接続されてもよいし、一緒に制御されてもよい。例えば、メモリ装置は、４つのメモリセルブロック、１２８本のビット線(bit0_bk0〜bit31_bk3)、及び２５６本のワード線(ctr_0〜ctr_255)を備える。各メモリセルブロックは、２５６行と３２列を備えるマトリクスに配置された２５６／３２メモリセルを含み、０≦Ａ≦３として、内部に格納されたデータをビット線(bit0_bkA〜bit31_bkA)へと出力するために、ワード線(ctr_0〜ctr_255)を介して制御される。
さらに、３２個のマルチプレクサ（ＭＵＸｓ）１５がビット線(bit0_bk0〜bit31_bk3)での電圧を３２本の出力線(bit0〜bit31)へ出力する。好ましくは、ビット線（bit0_bk0〜bit31_bk3)のルーティングを容易にするために、及びビット線(bit0_bk0〜bit31_bk3)での容量を減少させるために、メモリセルブロックのメモリセル１３の列は、第１のメモリセルブロックの第１の列、第２のメモリセルブロックの第１の列、第３のメモリセルブロックの第１の列、第４のメモリセルブロックの第１の列、第１のメモリセルブロックの第２の列、第２のメモリセルブロックの第２の列・・・、の順に配置されている。
ここで、図１のセンスアンプは上記のように使用されるにもかかわらず、電力の消費が比較的大きいため、センスアンプ１４はメモリ装置の望ましくない成分であり得る。したがって、各ビット線１１に見られる静電容量の問題に対処し、完全にセンスアンプ１４を省略することが有益であり得る。
また、図２の例では、０≦Ｂ≦２５５として、ビット線（bit0_bk0〜bit31_bk3)及びワード線(ctr_B)に対応する３２つのメモリセル１３が読み取られる格納されたデータを有するように選択されたとき、ワード線(ctr_B)に対応する１２８個のメモリセル１３は、ビット線線(bit0_bk0〜bit31_bk3)を充電する又は放電するおそれがある。これにより、比較的多い不要な電力消費が発生する。
したがって、本発明の目的は、先行技術に関連する上記課題の少なくとも一つを克服することができるメモリ装置を提供することである。
本発明によると、メモリ装置は、メモリモジュールと複数の制御線を有している。
メモリモジュールは、第１の方向に配列されている。メモリモジュールは、第１の方向に配列された複数のメモリユニットを含む。
前記メモリモジュールの各メモリユニットは、第１の方向と異なる第２の方向に配列され、データを内部に記憶する少なくとも１つのメモリセルを備える、複数のメモリセル群；前記複数のメモリセル群の少なくとも１つのメモリセルと夫々が接続される、複数の第１ビット線；被読み込みデータを送信する、第２ビット線；及び前記第１ビット線の夫々１つと接続する入力端子、前記第２ビット線の夫々１つと接続する出力端子と、制御端子とを夫々備える、複数の第１の制御回路；を備えている。
前記各制御線は、前記各メモリモジュールの前記メモリユニットの少なくとも１つの前記第１の制御回路の対応する１つの前記制御端子と接続されている。
前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、前記制御端子の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、前記出力可能状態で動作しているとき、前記入力端子での電圧に関係付けられた電圧を、前記出力端子で出力する。あるいは、前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、前記入力端子の電圧及び前記制御端子の電圧に基づいて、前記出力可能状態と前記出力不可状態との間を動作可能であり、前記出力可能状態で動作しているとき、所定の基準電圧を、前記出力端子で出力する。
一態様によれば、メモリ装置の消費電力を低減できる。
従来のメモリ装置を示す概略回路ブロック図である。 従来のメモリ装置の変形例を示す回路ブロック図である。 本発明に係るメモリ装置の一実施形態を示す概略回路ブロック図である。 本発明に係るメモリ装置の一実施形態を示す概略回路ブロック図である。 本発明に係るメモリ装置の一実施形態を示す概略回路ブロック図である。 本発明に係るメモリ装置の一実施形態を示す概略回路ブロック図である。 本発明に係るメモリ装置の一実施形態を示す概略回路ブロック図である。 第１制御回路の実施形態の第１例を示す概略回路図である。 第１制御回路の実施形態の第２例を示す概略回路図である。 第１制御回路の実施形態の第３例を示す概略回路図である。 第１制御回路の実施形態の第４例を示す概略回路図である。 実施形態のスイッチの一例を示す概略回路図である。 第２制御回路の実施形態の第１例を示す概略回路図である。 第１のバイアス回路の実施形態の第１例を示す概略回路図である。 第２のバイアス回路の実施形態の第１例を示す概略回路図である。 実施形態の概略レイアウト図である。
図３を参照して、本発明に係るメモリ装置の一実施形態は、Ｌ（例えば３２）個のメモリモジュール２、Ｌ（即ち３２）個のマルチプレクサ（ＭＵＸ）９、
ＭｘＮ（例えば、４ｘ６４＝２５６）本の第１制御線(r_ctr0_bk0〜r_ctr63_bk3)、ＭｘＮ（即ち、４ｘ６４＝２５６）本の第２制御線(r_ctr0_bk0〜r_ctr63_bk3)、ＭｘＮ（即ち４ｘ６４＝２５６）本の第１のバイアス線(b_ctr0_bk0〜b_ctr63_bk3)、Ｍ（即ち４）本の第２のバイアス線(b_ctr_bk0〜b_ctr_bk3)、及びＬ（即ち３２）本の出力線(bit0〜bit31)を備える。メモリモジュール２は、第１の方向Ｘに配置され、夫々が、第１の方向Ｘに配置された、Ｍ（即ち４）個のメモリユニット２０を備える。
図４を参照して、各メモリユニット２０は、Ｎ（即ち６４）個のメモリセル群２１、Ｎ（即ち６４）個の第１の制御回路（ＦＣＣ）４１、Ｎ（即ち６４）個の第２の制御回路（ＳＣＣ）４２、Ｎ（即ち６４）個の第１のバイアス回路（ＦＢＣ）４３、１個の第２のバイアス回路（ＳＢＣ）４４、Ｎ（即ち６４）本の第１ビット線３１１、１本の第２ビット線(r_bitA_bkB)、Ｎ（即ち６４）本の第３ビット線３２１、１本の第４ビット線(w_bitA_bkB)、ここで、値として０≦Ａ≦Ｌ−１（即ち、０≦Ａ≦３１）であり、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）である。
各メモリユニット２０のために、メモリセル群２１は第１の方向（Ｘ）とは異なる第２の方向（Ｙ）（例えば、横方向）に配置されており、各メモリセル群２１は、内部にデータを格納するための少なくとも１つのメモリセル（ＭＣ）２１１を含む。本実施形態では、各メモリセル群２１は、例えば、第２の方向（Ｙ）に配列された４つのメモリセル２１１を備えている。各第１ビット線３１１は、夫々のメモリセル群２１の各メモリセル２１１へ接続されている。第２ビット線(r_bitA_bkB)は、被読み取られるデータを送信するためのものである。各第１の制御回路４１は、第１ビット線３１１に接続された入力端子４１１、第２ビット線(r_bitA_bkB)に接続された出力端子４１２、制御端子４１６を有している（図５参照）。
第３ビット線３２１は、各メモリセル群２１のメモリセル２１１に接続されている。第４ビット線(w_bitA_bkB)は被書き込まれデータを送信するためのものである。各第１の制御回路４２は、第４ビット線(w_bitA_bkB)に接続された入力端子４２１、第３ビット線３２１に接続された出力端子４２２、制御端子４２６を有している（図６参照）。各第１のバイアス回路４３は夫々第１ビット線３１１へ接続されている。第２のバイアス回路４４は夫々第２ビット線(r_bitA_bkB)へ接続されている。
図５を参照して、第２制御線（w_ctr0_bk0〜w_ctr63_bk3)（図３参照）と、第１バイアス線(b_ctr0_bk0〜b_ctr630_bk3)（図３参照）と、第２バイアス線(b_ctr_bk0〜b_ctr_bk3)（図３参照）と、各メモリユニット２０における、第３ビット線３２１（図４参照）、第４ビット線(w_bitA_bkB)（図４参照）、及び第２の制御回路４２（図４参照）とは簡略化のために図示されていないが、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、夫々の第１制御線(r_ctrC_bkB)は、各メモリモジュール２のメモリユニット２０のそれぞれの第１の制御回路４１の制御端子４１６に接続されている
図６を参照して、マルチプレクサ９（図３参照）と、第１制御線(r_ctr0_bk0〜r_ctr63_bk3)（図３参照）と、第１バイアス線(b_ctr0_bk0〜b_ctr63_bk3)（図３参照）と、第２バイアス線(b_ctr_bk0〜b_ctr_bk3)（図３参照）と、出力線(bit0〜bit31)（図３参照）と、各メモリユニット２０における、第１ビット線３１１（図４参照）、第２ビット線(r_bitA_bkB)（図４参照）、第１の制御回路４２（図４参照）、第１のバイアス回路４３（図４参照）、及び第２のバイアス回路４４（図４参照）とは、簡略化のため図示していないが、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、各メモリユニットの図は、各第２制御線(w_ctrC_bkB)は、各メモリモジュール２のメモリユニット２０の対応する１つの第２の制御回路４２の制御端子４２６へ接続されている。
図７を参照して、マルチプレクサ９（図３参照）と、第１制御線(r_ctr0_bk0〜r_ctr63_bk3)（図３参照）と、第２制御線(w_ctr0_bk0〜w_ctr63_bk3)（図３参照）と、出力線(bit0〜bit31)（図３参照）と、各メモリユニット２０の、第３ビット線３２１（図４参照）、第ビット線(w_bitA_bkB)が（図４参照）、及び第２の制御回路４２（図４参照）とは、説明の簡略化のため図示していないが、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、それぞれの第１バイアス線(b_ctrC_bkB)は、各メモリモジュール２のメモリユニット２０の対応する１つの第１のバイアス回路４３へ接続されており、それぞれの第２バイアス線(b_ctr_bkB)は、各メモリモジュール２のメモリユニット２０の対応する１つの第２のバイアス回路４４へ接続されている。
図５を参照して、０≦Ａ≦Ｌ−１（即ち、０≦Ａ≦３１）として、各マルチプレクサ９は、各メモリモジュール２のメモリユニット２０の第２ビット線(r_bitA_bk0〜r_bitA_bk3)及び、それぞれの出力線bitAに接続されており、第２ビット線(r_bitA_bk0〜r_bitA_bk3)での電圧のいずれかを出力線bitAへ出力する。
この実施形態では、第１の制御回路４１は２つの実施例がある。
第１の実装例では、各第１の制御回路４１は、入力端子４１１の電圧及び制御端子４１６の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、出力可能状態で動作しているとき、所定の基準電圧を、出力端子４１２で出力する、そして、出力不可状態のときは、出力端子４１２においていかなる電圧も出力しない（即ち、出力端子４１２での高インピーダンスを禁止する）。
さらに、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）の場合、各第１の制御回路４１は、各メモリセル群２１のどのメモリセル２１１も記憶されたデータを読み取られることが選択されていない場合、出力不可能状態で動作し、各メモリセル群２１のメモリセル２１１の１つが記憶されたデータを読み取られることが選択されている場合、第１ビット線３１１での電圧に基づいて、出力可能状態又は出力不可状態のいずれかで動作する、ように第１制御線(r_ctrC_bkB)を介して制御される。
第２の実装例では、各第１の制御回路４１は、制御端子４１６の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、出力可能状態で動作しているとき、入力端子４１１の電圧に関係付けられた電圧を出力端子４１２において出力し、出力不可状態のときは、出力端子４１２においていかなる電圧も出力しない（即ち、出力端子４１２での高インピーダンスを禁止する）。
さらに、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）の場合、各第１の制御回路４１は、各メモリセル群２１のどのメモリセル２１１も記憶されたデータを読み取られることが選択されていない場合、出力不可能状態で動作し、各メモリセル群２１のメモリセル２１１の１つが記憶されたデータを読み取られることが選択されている場合、出力可能状態で動作する、ように第１制御線(r_ctrC_bkB)を介して制御される。
図８は、出力駆動能力を向上させるためのトランジスタ４１３と、該トランジスタ４１３に直列に接続されたスイッチ４１４とを含む、第１の制御回路４１の第１の実装例の一例を示す。トランジスタ４１３及びスイッチ４１４の直列接続は、所定の基準電圧（Ｖｒｅｆ）を受信し、出力端子４１２に接続されている。トランジスタ４１３は入力端子４１１に接続されており、入力端子４１１の電圧に基づいて、ＯＮ状態とＯＦＦ状態との間で動作可能である。スイッチ４１４は制御端子４１６に接続されており、制御端子４１６の電圧に基づいて、ＯＮ状態とＯＦＦ状態との間で動作可能である。第１の制御回路４１が出力可能状態で動作するとき、トランジスタ４１３及びスイッチ４１４の両方はＯＮ状態になり、トランジスタ４１３及びスイッチ４１４の直列接続を介して、所定の基準電圧（Ｖｒｅｆ）を出力端子４１２へ伝送することを可能にする。第１の制御回路４１が出力不可状態で動作するとき、トランジスタ４１３及びスイッチ４１４の両方はＯＦＦ状態になり、トランジスタ４１３及びスイッチ４１４の直列接続を介して、所定の基準電圧（Ｖｒｅｆ）を出力端子４１２へ伝送することを防止する。
スイッチ４１４は、各メモリセル群２１のどのメモリセル２１１（図５参照）も記憶されたデータを読み取られることが選択されていない場合、スイッチ４１４は、ＯＦＦ状態になる。特に、トランジスタ４１３は所定の基準電圧（Ｖｒｅｆ）を受信し、図８に示すように、スイッチ４１４は出力端子４１２に接続されてもよい、或いは、トランジスタ４１３は出力端子４１２に接続され、スイッチ４１４が所定の基準電圧（Ｖｒｅｆ）を受信してもよい。さらに、図８に示すように、トランジスタ４１３は、Ｎチャネル電界効果トランジスタ（ＦＥＴ）又はＰチャンネルＦＥＴであってもよい。しかし、本発明は、このような構成に限定されない。
図９〜１１は、第１の制御回路４１の第２の実装例として複数の異なる例を示す。第１の制御回路４１は、出力駆動能力を向上させることができる非反転３状態（スリーステート、tri-state）バッファであってもよく（図９参照）、第１の制御回路４１は出力駆動能力を向上させることができる反転３状態バッファ（図１０参照）であってもよく、又は第１の制御回路４１は出力駆動能力を向上させることができないスイッチ（図１１参照）、例えば図１２に示すようなＦＥＴ、であってもよい。
図９に示すように、第１の制御回路４１において、非反転バッファ４１７は入力端子４１１と接続され、スイッチ４１８は出力端子４１２と接続されて、非反転バッファ４１７とスイッチ４１８とは、入力端子４１１と出力端子４１２との間に直列に接続されている。
スイッチ４１８はさらに制御端子４１６に接続されている。
図１０に示すように、第１の制御回路４１の非反転バッファ４１７（図９参照）を、反転バッファ４１７’に置き換えてもよい。
しかしながら、本発明は、このような構成に限定されない。例えば、第１の制御回路４１は、出力可能状態と出力不可状態との間を夫々活性化及び非活性化される非反転バッファ又は反転バッファを含んでいてもよい。
図３及び図５を参照して、第１の制御回路４１は、その出力駆動能力を向上させることができない場合（すなわち、対応する第２ビット線(r_bitA_bkB)の駆動を補助することができない場合）、データ伝送を容易にし、メモリ装置が高周波数で動作するのを可能にするために、第２ビット線(r_bit0_bk0〜r_bit31_bk3)での電圧の増幅を補助するために複数のセンスアンプ（不図示）は使用されるべきである。
図６を参照して、各第２の制御回路４２は、制御端子４２６の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、出力可能状態で動作しているとき、入力端子４２１での電圧に関係付けられた電圧を、出力端子４２２で出力し、出力不可状態のときは、出力端子４２２においていかなる電圧も出力しない（即ち、出力端子４２２での高インピーダンスを禁止する）。
さらに、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、各第２の制御回路４２は、各メモリセル群２１のどのメモリセル２１１も記憶されたデータを読み取られることが選択されていない場合、出力不可能状態で動作し、各メモリセル群２１のメモリセル２１１の１つが記憶されたデータを読み取られることが選択されている場合、第１ビット線３１１での電圧に基づいて、出力可能状態又は出力不可状態のいずれかで動作するように、第２制御線(w_ctrC_bkB)を介して制御される。
図１３に示すように、本実施形態では、第２の制御回路４２はスイッチである。スイッチ（図１３参照）は、例えば、図１２に示すようにＦＥＴであってもよい。しかし、本発明はこれに限定されるものではない。
図７を参照して、０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）及び、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、各第１のバイアス回路４３は、各メモリセル群２１のどのメモリセル２１１も記憶されたデータを第１ビット線３１１へ出力していないとき、第１の所定のバイアス電圧（例えば、高ロジック電圧と低ロジック電圧のいずれか）を第１ビット線３１１へ供給する。
図１４に示すように、本実施形態では、第１のバイアス回路４３は、スイッチ４３１を含み、スイッチ４３１は、第１ビット線３１１へ接続される第１端子、第１の所定のバイアス電圧（Ｖｂｉａｓ１）を受信する第２端子、対応する第１のバイアス線(b_ctrC_bkB)へ接続された制御端子を備える。しかし、本発明はこれに限定されるものではない。例えば、第１バイアス線(b_ctr0_bk0〜b_ctr63_bk3)が省略される場合、第１のバイアス回路４３は、第１ビット線３１１に接続された第１端子と、第１の所定のバイアス電圧（Ｖｂｉａｓ１）を受信する第２端子とを備える抵抗（不図示）を含んでもよい。
なお、他の実施形態では、メモリ装置は、ＭｘＮ（即ち４ｘ６４＝２５６）本の第１バイアス線(b_ctr0_bk0〜b_ctr63_bk3)の代わりに、Ｎ（即ち６４）本の第１のバイアス線(b_ctr0_bk0〜b_ctr63_bk0)を備えていてもよい。
この場合、０≦Ｃ≦Ｎ−１（即ち、０≦Ｃ≦６３）として、各第１のバイアス線(b_ctrC_bk0)は、各メモリ部２０の対応する第１のバイアス回路４３に接続されており、第１のバイアス線(b_ctrC_bk0)に対応するメモリセル２１１がいずれも格納されたデータを対応する第１ビット線３１１へ出力しないとき、第１のバイアス線(b_ctrC_bk0)に接続された第１のバイアス回路４３は、第１の所定のバイアス電圧（Ｖｂｉａｓ１）を第１ビット線３１１夫々へ供給する。
さらに、他の実施形態では、第１のバイアス回路４３は、次の条件のいずれかを省略することができる：
（ａ）：各第１の制御回路４１は、図８に示す構成を有している。
（ｂ）：第１の制御回路４１は、図１１に示す構成を有している。
（ｃ）：各メモリセル群２１は、第１の所定のバイアス電圧を、前記第１ビット線３１１へ供給するためのダミーセル（図示せず）を含む。及び
（ｄ）：各メモリセル群２１１メモリセル２１１の１つの各メモリセル群の２１１は、内部に格納されたデータを第１ビット線３１１へ出力してバイアスをかけるためのパーキングセルとして機能する。
条件（ａ）では、各メモリセル群２１のメモリセル２１１がいずれも格納されたデータを対応する第１ビット線３１１へ出力しないとき、夫々の第１の制御回路４１のスイッチ４１４（図８）はＯＦＦ状態で動作し、夫々第１の制御回路４１の入力端子４１１がフローティングされている場合であっても、電流は夫々第１の制御回路４１を流れることができない。その結果、第１のバイアス回路４３は、条件（ａ）は、省略してもよい。
条件（ｃ）又は（ｄ）では、第１の制御回路４１の代わりに、各メモリセル群２１のダミーセル又はパーキングセルによって、夫々第１ビット線３１１がバイアスされるので、メモリ装置は比較的、複雑ではない設計であるため、設計時間およびコストを削減できる。
なお、この実施形態では、各メモリセル群２１のメモリセル２１１がいずれも格納されたデータを、第１の制御回路４１の入力端子へ出力しないとき、各第１のバイアス回路４３は、第１の所定のバイアス電圧を、図９又は図１０に示す構成を持つそれぞれの第１の制御回路４１の入力端子４１１へ供給する。
そのため、夫々の第１の制御回路４１の入力端子４１１はフローティングされないので、メモリ装置による不要な電力消費を防止する。
０≦Ａ≦Ｌ−１（即ち、０≦Ｂ≦３１）及び、０≦Ｃ≦Ｍ−１（即ち、０≦Ｂ≦３）として、対応する第１の制御回路４１がいずれも出力不可状態で動作するとき、各第２のバイアス回路４４は、対応する第２バイアス線(b_ctr_bkB)を介して、第２の所定のバイアス電圧（例えば、高ロジック電圧又は低ロジック電圧のいずれか）をそれぞれの第２ビット線(r_bitA_bkB)へ供給する。
図１５に示すように、本実施形態では、第２のバイアス回路４４は、スイッチ４４１を備えており、スイッチ４４１は、夫々の第２ビット線(r_bitA_bkB)へ接続される第１端子、第２の所定のバイアス電圧（Ｖｂｉａｓ２）を受信する第２端子、及び第２バイアス線(b_ctr_bkB)に接続されている制御端子を含む。
しかし、本発明はこれに限定されるものではない。例えば、第２バイアス線(b_ctr_bk0〜b_ctr_bk3)が省略されている場合、各第２のバイアス回路４４は、夫々の第２ビット線(r_bitA_bkB)に接続された第１端子、及び第２の所定のバイアス電圧（Ｖｂｉａｓ２）を受信する第２端子を有する抵抗器（図示せず）を備えていてもよい。
なお、他の実施形態において、メモリ装置は、４本の第２バイアス線(b_ctr_bk0〜b_ctr_bk3)の代わりに、１本の第２バイアス線(b_ctr_bk0)を含んでもよい。
この場合、全ての第２のバイアス回路４４が、第２バイアス線(b_ctr_bk0)に接続されており、第１の制御回路４１のいずれも動作可能状態で動作していない場合、０≦Ａ≦Ｌ−１（すなわち、０≦Ａ≦３１）及び０≦Ｂ≦Ｍ−１（すなわち０≦Ｂ≦３）として、各第２のバイアス回路４４は、第２のバイアス電圧（Ｖｂｉａｓ２）を夫々の第２ビット線(r_bitA_bkB)へ供給する。
さらに、他の実施形態では、第２のバイアス回路４４は省略してもよい。この場合、０≦Ａ≦Ｌ−１（すなわち、０≦Ａ≦３１）及び０≦Ｂ≦Ｍ−１（すなわち０≦Ｂ≦３）として、第２ビット線(r_bitA_bkB)は、第２の所定のバイアス電圧（Ｖｂｉａｓ２が）を、第２ビット線(r_bitA_bkB)へ供給することができる、外部回路に接続することを採用する。
図３及び図５〜７を参照して、本実施形態では、メモリセル群２１は、Ｎ（即ち６４）つの行及びＬｘＭ（即ち、３２ｘ４＝１２８）つの列にマトリックス状に配置されており、Ｍ（即ち４）つのメモリセルブロックへ分割される。メモリセルブロックの各メモリセル群２１は、Ｎ（即ち６４）つの行及びＬ（即ち、３２）つの列のマトリックスを形成する。
データは、第４ビット線(w_bit0_bkB〜w_bit31_bkB)、出力可能状態で動作する対応する第２の制御回路４２、及び対応する第３ビット線３２１を通る各行のメモリセル群２１へ書き込まれるように、そして、各行のメモリセル群２１に格納されたデータは、第１ビット線３１１、出力可能状態で動作する対応する第１の制御回路４１、及び対応する第２ビット線(r_bit0_bkB〜r_bit31_bkB)を通る各行のメモリセル群２１へ読み込まれるように、ＡＢ番目の１つのメモリセルブロックは、第１制御線(r_ctr0_bkB〜r_ctr63_bkB)、第２制御線(w_ctr0_bkB〜w_ctr63_bkB)、第１バイアス線(b_ctr0_bkB〜b_ctr63_bkB)及び第２バイアス線(b_ctr_bkB)などを介して制御されるメモリセルブロックは、一つずつ書き込み又は読み出される。
好ましくは、第１ビット線(r_bit0_bk0〜r_bit31_bk3)のルーティングを容易にするのと同時に静電容量を減少させるために、メモリセルブロックのメモリセル２１１の列は、第１のメモリセルブロックの第１の列（縦列）、第２のメモリセルブロックの第１の列、第３のメモリセルブロックの第２の列、第４のメモリセルブロックの第１の列、第１のメモリセルブロックの第２の列、第２のメモリセルブロックの第２の列・・・、第４のメモリブロックの第３２の列の順に並ぶように、配置されている。
好ましくは、０≦Ａ≦Ｌ−１（すなわち、０≦Ａ≦３１）及び０≦Ｂ≦Ｍ−１（すなわち０≦Ｂ≦３）として、最大Ｌ（即ち３２）番目の第４ビット線(w_bit0_bkB〜w_bit31_bkB)が一度に駆動され、対応するメモリセル２１１のいずれか１つ書き込まれたデータを有するように選択されるとき、メモリセルブロックは、一度に１つ書き込まれ、各第４ビット線(w_bitA_bkB)は駆動回路（不図示）によって個別に駆動されるので、駆動回路による不要な電力消費を防ぐ。
図１６を参照して、メモリ装置の寸法の縮小とともに、１つの金属層は、各メモリセル２１１を多くとも約３トレースを提供することができる。したがって、一つの金属層は、４つのメモリセル２１１を通過する多くとも約１２トレースで提供することができる。
本実施形態において、０≦Ｂ≦Ｍ−１（すなわち、０≦Ｂ≦３）及び０≦Ｃ≦Ｎ−１（すなわち０≦Ｃ≦６３）として、各メモリセル群２１が４つのメモリセル２１１を含むため、
各行に対応する第１の制御回路４１（図５参照）が、４本の第１制御線(r_ctrC_bk0〜r_ctrC_bk3）を介して制御されるため、及び各行に対応する第２の制御回路４２（図６参照）が４本の第２制御線(w_ctrC_bk0〜w_ctrC_bk3)を介して制御されるため、８本の制御線(r_ctrC_bk0〜r_ctrC_bk3及びw_ctrC_bk0〜w_ctrC_bk3)は対応する各メモリセル群２１上を通過するように、１つの金属層に形成されている。その結果、従来のメモリデバイスと比較して、本実施形態のメモリ素子の製造のために、多くても１つ（以上の）金属層が必要とされる。
なお、図５〜図７を参照して、本実施形態では、各メモリセル２１１が読み出されて、異なる端子に書き込まれてもよい。しかし、他の実施形態では、各メモリセル２１１は、同じ端子で読み出し、書き込んでもよい。第３ビット線３２１が省略された場合、各第２の制御回路４２は第１ビット線３１１に代わりに接続され、メモリセル群２１のメモリセル２１１がいずれも格納されたデータを出力しないとき、及び夫々の第１の制御回路４２が出力不可状態で動作するとき、各第１のバイアス回路４３は、第１の所定のバイアス電圧をそれぞれ第１ビット線３１１へ供給する。
また、本実施形態では、０≦Ｂ≦Ｍ−１（すなわち、０≦Ｂ≦３）として、メモリセルブロックは個別に制御される、即ちＢ番目のメモリセルブロックの一つは、制御線(r_ctr0_bkB〜r_ctr63_bkB及びw_ctr0_bkB〜w_ctr63_bkB)、及びバイアス線(b_ctr0_bkB〜b_ctr63_bkB及びb_ctr_bkB)を介して、制御される。しかし、本発明はこれに限定されるものではない。例えば、メモリ装置は、１２８本の第１制御線(r_ctr0_bk0〜r_ctr63_bk1)、１２８本の第２制御線(w_ctr0_bk0〜w_ctr63_bk1)、１２８本の第１バイアス線(b_ctr0_bk0〜b_ctr63_bk1)、及び２本の第２バイアス線(b_ctr_bk0,b_ctr_bk1)を備えている。メモリセルブロックの２つは、制御線(r_ctr0_bk0〜r_ctr63_bk0及びw_ctr0_bk0〜w_ctr63_bk0)及びバイアス線(r_ctr0_bk0〜r_ctr63_bk0及びr_ctr_bk0)を介して制御されており、メモリセルブロックの他の２つは、制御線(r_ctr0_bk1〜r_ctr63_bk1及びw_ctr0_bk1〜w_ctr63_bk1)とバイアス線(r_ctr0_bk1〜r_ctr63_bk1及びr_ctr_bk1)とを介して制御されてもよい。
それゆえ、制御線(r_ctr0_bk0〜r_ctr63_bk1及びw_ctr0_bk0〜w_ctr63_bk1)の総数及びバイアス線(b_ctr_bk0〜b_ctr_bk1及びb_ctr_bk0〜b_ctr_bk1)の総数を削減させることができる。
さらに、他の実施形態では、各マルチプレクサ９は、例えば、ＡＮＤゲート（不図示）またはＯＲゲート（不図示）によって置換されてよい。
上述により、本実施形態のメモリデバイスは、以下の利点を有する。
（１）
第２ビット線(r_bit0_bkB〜r_bit31_bkB)及び第１制御線(r_ctrC_bkB)に対応する３２のメモリセル２１１は、データを格納され、読み込まれるデータを持つように選択される。０≦Ｂ≦Ｍ−１（すなわち、０≦Ｂ≦３）及び０≦Ｃ≦Ｎ−１（すなわち０≦Ｃ≦６３）として、これらの３２のメモリセル（１３）のみが、対応する第２ビット線(r_bit31_bkB〜r_bit0_bkB)を充電し、放電する。
これにより、この実施形態のメモリ装置による不要な電力消費を防止する。
（２）
各第１ビット線３１１は、比較的短く、比較的少数（即ち２５６の代わりに４）のメモリセル２１に接続されている。そこのキャパシタンスは、図１に示す従来のメモリデバイスの１／６４に低減することができる。０≦Ａ≦Ｌ−１ （即ち、０≦Ａ≦３１）及び０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）として、各第１の制御回路４１が対応する第２ビット線(r_bitA_bkB)の駆動を補助するとき、回路４１の出力抵抗は、非常に小さくすることができる。従って、本実施形態のメモリデバイスは、従来のメモリ装置（図１参照）と比較して、比較的高い頻度（周波数で？）で読み取られることが比較的容易である。
（３）
各第１の制御回路４１が対応する第２ビット線(r_bitA_bkB)の駆動を補助する場合、センスアンプは必要ではない。そのため、０≦Ａ≦Ｌ−１（即ち、０≦Ａ≦３１）及び０≦Ｂ≦Ｍ−１（即ち、０≦Ｂ≦３）として、メモリ装置全体の消費電力を低減することができる。
本発明は、最も実用的な実施形態と考えられるものに関して説明してきたが、本発明は、開示された実施形態に限定されるものではなく、さまざまな変更及び均等な構成を包含するような、種々の構成をするように最も広い解釈の精神および範囲内に含まれるべく意図されていることが理解されうる。
２ メモリモジュール
９ マルチプレクサ（ＭＵＸ）
２０ メモリユニット
２１ メモリセル群
４１ 第１の制御回路
４２ 第２の制御回路
４３ 第１のバイアス回路
４４ 第２のバイアス回路
３１１ 第１ビット線
３２１ 第３ビット線
４１１ 入力端子（第１の制御回路）
４１２ 出力端子（第１の制御回路）
４１６ 制御端子（第１の制御回路）
４１７ 非反転バッファ
４１７’ 反転バッファ
４１８ スイッチ
４２１ 入力端子（第２の制御回路）
４２２ 出力端子（第２の制御回路）
４２６ 制御端子（第２の制御回路）
r_ctr0_bk0〜r_ctr63_bk3，r_ctr0_bkB〜r_ctr63_bkB，r_ctrC_bkB 第１制御線
w_ctr0_bkB〜w_ctr63_bkB 第２制御線
b_ctr0_bk0〜b_ctr63_bk3，b_ctr0_bkB〜b_ctr63_bkB 第１バイアス線
b_ctr_bk0〜b_ctr_bk3，b_ctr_bkB 第２バイアス線
r_bitA_bk0〜r_bitA_bk3，r_bitA_bkB，r_bit0_bk0〜r_bit31_bk3 第２ビット線
w_bitA_bkB，w_bit0_bkB〜w_bit31_bkB 第４ビット線
bit0〜bit31，bitA, 出力線

Claims (16)

  1. 第１の方向に配列された複数のメモリユニットを含む、前記第１の方向に配列された複数のメモリモジュールと、
    複数の第１制御線と、を備えているメモリ装置であって、
    前記メモリモジュールの各メモリユニットは、
    第１の方向と異なる第２の方向に配列され、データを内部に記憶する少なくとも１つのメモリセルを備える、複数のメモリセル群；
    前記複数のメモリセル群の少なくとも１つのメモリセルと夫々が接続される、複数の第１ビット線；
    被読み込みデータを送信する、第２ビット線；及び
    前記第１ビット線の夫々１つと接続する入力端子と、前記第２ビット線の夫々１つと接続する出力端子と、制御端子とを夫々備える、複数の第１の制御回路；を備えており、
    前記複数の第１制御線は、前記各メモリモジュールの前記メモリユニットの少なくとも１つの前記第１の制御回路の対応する１つの前記制御端子と接続され、
    前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、前記制御端子の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、前記出力可能状態で動作しているとき、前記入力端子での電圧に関係付けられた電圧を、前記出力端子で出力する、又は、
    前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、前記入力端子の電圧及び前記制御端子の電圧に基づいて、前記出力可能状態と前記出力不可状態との間を動作可能であり、前記出力可能状態で動作しているとき、所定の基準電圧を、前記出力端子で出力する、
    メモリ装置。
  2. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、出力駆動能力を向上させる、
    請求項１記載のメモリ装置。
  3. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、
    前記出力駆動能力を向上させるためのトランジスタと、該トランジスタに直列に接続されたスイッチとを含む、
    請求項２記載のメモリ装置。
  4. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、非反転３状態バッファである、
    請求項２記載のメモリ装置。
  5. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、直列に接続された非反転バッファとスイッチとを含む、
    請求項４記載のメモリ装置。
  6. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、反転３状態バッファである、
    請求項２記載のメモリ装置。
  7. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、直列に接続された反転バッファとスイッチとを含む、
    請求項６記載のメモリ装置。
  8. 前記メモリモジュールの前記各メモリユニットは、第１の所定のバイアス電圧を前記第１ビット線に供給するために前記第１ビット線の夫々と接続されている、複数の第１のバイアス回路をさらに備える、
    請求項２記載のメモリ装置。
  9. 前記メモリモジュールの前記各メモリユニットのために、
    前記第１のバイアス回路は、前記第１ビット線の夫々に接続された第１の端子と、前記第１の所定のバイアス電圧を受ける第２の端子とを持つスイッチを備える、
    請求項８記載のメモリ装置。
  10. 前記メモリモジュールの前記各メモリユニットは、第２の所定のバイアス電圧を前記第２ビット線に供給するために前記第２ビット線と接続されている、第２のバイアス回路をさらに備える、
    請求項２記載のメモリ装置。
  11. 前記メモリモジュールの前記各メモリユニットのために、
    前記第２のバイアス回路は、前記第２ビット線の夫々に接続された第１端子と、前記第２の所定のバイアス電圧を受ける第２端子とを持つスイッチを備える、
    請求項１０記載のメモリ装置。
  12. 前記第１制御線は１つの金属層内に形成されている、
    請求項１記載のメモリ装置。
  13. 前記メモリモジュールの前記メモリユニットの前記各第１の制御回路は、スイッチである、
    請求項１記載のメモリ装置。
  14. 前記メモリモジュールの前記各メモリユニットは、さらに、
    前記メモリセル群の夫々における、少なくとも１つの前記メモリセルと接続される、複数の第３ビット線；
    被書き込みデータを送信する第４ビット線；及び
    前記第４ビット線の夫々１つと接続される入力端子、前記第３ビット線の夫々１つと接続される出力端子と、制御端子とを夫々備える、複数の第３の制御回路；を備えており、
    前記メモリ装置は、さらに、
    前記各メモリモジュールの前記メモリユニットの少なくとも１つの前記第１の制御回路の対応する１つの前記制御端子と接続される複数の第２制御線を備えており、
    前記メモリモジュールの前記メモリユニットの前記各第２の制御回路は、前記制御端子の電圧に基づいて、出力可能状態と出力不可状態との間を動作可能であり、前記出力可能状態で動作しているとき、前記入力端子での電圧に関係付けられた電圧を、前記出力端子で出力する、
    請求項１記載のメモリ装置。
  15. 前記メモリモジュールの前記メモリユニットの前記各第２の制御回路は、スイッチである、
    請求項１４記載のメモリ装置。
  16. 前記第１制御線及び前記第２制御線は、１つの金属層内に形成されている、
    請求項１４記載のメモリ装置。
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