KR20130034934A - 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템 Download PDF

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KR20130034934A
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강병호
윤용진
손영재
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Abstract

본 발명에 따른 반도체 장치는 각각이 다수의 메모리 셀들을 포함하는 다수의 섹션; 상기 다수의 섹션 중 하나의 섹션을 통해 출력되는 제1 제어 신호 및 제2 제어 신호에 따라 서로 다른 신호 값을 출력하는 신호 변환부; 및 상기 신호 변환부로부터 출력되는 신호 값을 래치하는 래치부를 포함하며, 상기 다수의 섹션 각각은, 상기 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 셀 그룹; 상기 제1 및 제2 메모리 셀 그룹에 연결되는 로컬 비트 라인 및 로컬 상보 비트 라인; 글로벌 비트 라인 및 글로벌 상보 비트 라인; 및 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인 사이에 연결되고, 상기 제1 및 제2 메모리 셀 그룹 사이에 연결되어 상기 제1 및 제2 메모리 셀 그룹에 포함된 상기 다수의 메모리 셀의 동작을 제어하고, 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인을 통해 상기 다수의 메모리 셀로부터 출력되는 신호들을 감지하여 상기 글로벌 비트 라인 및 상기 글로벌 상보 비트 라인을 통해 상기 신호 변환부로 출력하는 섹션 제어부를 포함한다.

Description

반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR DEVICE, METHOD OF OPERATING THE SAME, AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 트리거 신호 없이 출력신호를 스태틱 신호(static signal)로 변환할 수 있는 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 장치, 예컨대, SRAM(Static Random Access Memory)에서, 메모리 셀에 대한 리드(read) 동작 시에는 비트 라인 쌍을 프리차지(precharge)한 후 디스차지(discharge)하면서 메모리 셀에 저장된 '0' 또는 '1' 값을 읽어낸다.
이때, 반도체 장치로부터 리드된 데이터는 다이나믹 신호(dynamic signal)의 형태로 출력되는데, 이를 반도체 장치의 외부에서 사용하기 위해서는 스태틱 신호(static signal)로의 변환이 필요하게 된다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 트리거 신호 없이 출력신호를 스태틱 신호(static signal)로 변환할 수 있는 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치는 각각이 다수의 메모리 셀들을 포함하는 다수의 섹션; 상기 다수의 섹션 중 하나의 섹션을 통해 출력되는 제1 제어 신호 및 제2 제어 신호에 따라 서로 다른 신호 값을 출력하는 신호 변환부; 및 상기 신호 변환부로부터 출력되는 신호 값을 래치하는 래치부를 포함하며, 상기 다수의 섹션 각각은, 상기 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 셀 그룹; 상기 제1 및 제2 메모리 셀 그룹에 연결되는 로컬 비트 라인 및 로컬 상보 비트 라인; 글로벌 비트 라인 및 글로벌 상보 비트 라인; 및 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인 사이에 연결되고, 상기 제1 및 제2 메모리 셀 그룹 사이에 연결되어 상기 제1 및 제2 메모리 셀 그룹에 포함된 상기 다수의 메모리 셀의 동작을 제어하고, 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인을 통해 상기 다수의 메모리 셀로부터 출력되는 신호들을 감지하여 상기 글로벌 비트 라인 및 상기 글로벌 상보 비트 라인을 통해 상기 신호 변환부로 출력하는 섹션 제어부를 포함할 수 있다.
또한, 상기 신호 변환부는, 전원 전압과 제1 노드 사이에 연결되고, 상기 글로벌 비트 라인으로부터 출력되는 상기 제1 제어 신호에 응답하여 동작하는 제1 트랜지스터; 상기 글로벌 상보 비트 라인으로부터 출력되는 상기 제2 제어 신호를 반전하여 출력하는 인버터; 및 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 인버터로부터 출력되는 신호에 응답하여 동작하는 제2 트랜지스터를 포함할 수 있다.
또한, 상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.
또한, 상기 제1 제어 신호와 상기 제2 제어 신호는 서로 상보적인 신호일 수 있다.
또한, 상기 섹션 제어부는, 제어 회로로부터 인가되는 프리차지 신호에 기초하여 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인을 프리차지하는 제1 프리차지부; 상기 프리차지 신호에 기초하여 상기 글로벌 비트 라인 및 상기 글로벌 상보 비트 라인을 프리차지하는 제2 프리차지부; 및 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인으로부터 전달된 신호를 감지 증폭하는 로컬 센스 앰프를 포함할 수 있다.
본 발명의 실시예에 따른 다수의 메모리 셀을 포함하는 반도체 장치의 동작 방법은, 상기 다수의 메모리 셀 중 활성화된 메모리 셀에 대응하는 섹션 제어부에 연결된 글로벌 비트 라인 및 글로벌 상보 비트 라인을 프리차지하는 단계; 상기 메모리 셀로부터 출력되는 신호를 증폭하고, 상기 증폭된 신호를 상기 글로벌 비트 라인 및 글로벌 상보 비트 라인을 통해 출력하는 단계; 상기 글로벌 비트 라인 및 글로벌 상보 비트 라인을 통해 전송된 신호를 제1 제어 신호 및 제2 제어 신호로써 입력받고, 상기 제1 제어 신호 및 제2 제어 신호에 따라 서로 다른 신호 값을 출력하는 단계; 및 상기 출력되는 신호 값을 래치하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 반도체 장치의 동작 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 상기 반도체 장치; 및 상기 반도체 장치의 동작을 제어하는 마이크로프로세서를 포함할 수 있다. 상기 메모리 시스템은 멀티-칩 패키지(multi-chip package)일 수 있다.
본 발명의 실시예에 따른 메모리 시스템은 디스플레이; 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치로부터 출력된 데이터를 상기 디스플레이로 전송하기 위한 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는, 상기 반도체 장치를 포함할 수 있다. 상기 메모리 시스템은 이동 통신 장치일 수 있다.
본 발명의 반도체 장치 및 이의 동작 방법, 및 이를 포함하는 메모리 시스템에 따르면 듀얼 비트 라인을 이용하여 트리거 신호 또는 인에이블 신호 없이도 출력 신호를 정적 신호(static signal)로 변환하여 출력할 수 있기 때문에 시간 마진을 확보할 수 있으며, 설계의 복잡성을 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 센스 앰프의 일 실시 예를 나타내는 회로도이다.
도 3은 도 1에 도시된 메모리 셀 어레이가 로컬 비트 라인 및 글로벌 비트 라인을 구비하는 일 실시 예를 나타내는 회로도이다.
도 4는 본 발명의 비교예에 따른 싱글 엔디드를 구비하는 메모리 셀 어레이의 회로도이다.
도 5는 본 발명의 다른 비교예에 따른 싱글 엔디드를 구비하는 메모리 셀 어레이의 회로도이다.
도 6a 내지 도 6b는 본 발명의 실시예에 따른 듀얼 엔디드를 구비하는 메모리 셀 어레이의 회로도이다.
도 7은 도 4에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 5에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 6에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예에 따른 출력 신호 변환 방법을 설명하기 위한 흐름도이다.
도 11은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 일 실시 예를 나타내는 블락도이다.
도 12는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타내는 블락도이다.
도 13은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타내는 블락도이다.
도 14는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타내는 블락도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타내는 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 로우 디코더(row decoder; 120), 제어 회로(130), 센스 앰프(sense amplifier; 140), 컬럼 디코더(column decodr; 150) 및 데이터 입출력 회로(160)를 구비한다. 상기 반도체 장치(100)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(110)는 다수의 워드 라인들(WL1~WLn; n은 자연수), 다수의 비트 라인들(BL1~BLn), 및 데이터를 저장하기 위한 다수 개의 메모리 셀 들을 포함한다. 여기서, 다수의 비트 라인들(BL1~BLn) 각각은 비트 라인과 상보 비트 라인을 포함한다.
로우 디코더(120)는 로우 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 워드 라인들(WL1~WLn) 중에서 어느 하나의 워드 라인을 선택하며, 이를 위해 워드 라인 선택 신호(미도시)를 발생할 수 있다.
제어 회로(130)는 외부로부터 입력되는 제어 신호(미도시)에 기초하여 센스 앰프(140)의 동작을 제어할 수 있다.
센스 앰프(140)는 메모리 셀의 데이터를 감지 증폭하고 또한 메모리 셀로 데이터를 저장한다. 이때, 센스 앰프(140)는 다수의 비트 라인들(BL1~BLn) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(130)로부터 출력되는 제어 신호에 응답하여 다수의 비트 라인들(BL1~BLn) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(150)는 컬럼 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 컬럼 선택 신호들을 발생한다.
데이터 입출력 회로(160)는 컬럼 디코더(150)로부터 출력된 다수의 컬럼 선택 신호들에 따라 외부로부터 입력되는 라이트 데이터를 센스 앰프(140)로 전송하고, 컬럼 디코더(150)로부터 출력된 다수의 컬럼 선택 신호들에 따라 센스 앰프(140)에 의해 감지 증폭된 리드 데이터를 외부로 출력한다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 센스 앰프의 일 실시 예를 나타내는 회로도이다. 도 2에서는 다수의 비트 라인들(BL1~BLn) 중 하나의 비트 라인 쌍(BL, BLB)에 대응하는 메모리 셀 어레이(110-1) 및 센스 앰프(140-1)만을 도시하였다.
도 1 내지 도 2를 참조하면, 메모리 셀 어레이(110-1)의 다수의 메모리 셀들 각각은 하나의 비트 라인에 포함된 비트 라인(BL)과 상보 비트 라인(BLB) 사이에 연결된 트랜지스터들에 의해 구성될 수 있으며, 로우 디코더(120)에 의해 선택된 워드 라인에 대응하는 메모리 셀에 데이터를 라이트 하거나, 메모리 셀에 저장된 데이터를 리드할 수 있다.
이때, 도 2에서는 메모리 셀 어레이(110-1)의 비트 라인 쌍(BL, BLB) 사이에 연결된 각 메모리 셀이 6개의 트랜지스터로 구현된 예를 도시하였으나, 하나의 메모리 셀을 구성하는 트랜지스터의 수는 달라질 수 있다.
또한, 제어 회로(130)는 하나의 비트 라인 쌍(BL, BLB)에 대응하는 센스 앰프(140-1)를 인에이블하는 센스 앰프 인에이블 신호(SAE) 및 비트 라인 쌍(BL, BLB)으로부터 전달된 데이터를 감지 증폭한 후 다음 동작을 위해 비트 라인 쌍(BL, BLB)을 프리차지(precharge)하는 프리차지 인에이블 신호(PRE)를 발생할 수 있다.
즉, 센스 앰프(140-1)는 센스 앰프 인에이블 신호(SAE)에 기초하여 비트 라인(BL)과 상보 비트 라인(BLB) 사이의 메모리 셀로부터 전송된 데이터를 감지 증폭하여 증폭된 신호를 데이터 입출력 회로(160)로 출력한다.
도 3은 도 1에 도시된 메모리 셀 어레이가 로컬 비트 라인 및 글로벌 비트 라인을 구비하는 일 실시 예를 나타내는 회로도이다. 도 3에서는 도 1에 도시된 메모리 셀 어레이(110) 및 센스 앰프(140)의 기능을 포함하도록 4개의 메모리 뱅크(BANK0~BANK3)로 구성된 반도체 장치(100)의 예를 도시하고 있지만, 하나의 반도체 장치(100)를 구성하는 메모리 뱅크의 수는 이에 한정되지 않는다.
4개의 메모리 뱅크(BANK0~BANK3) 각각은 다수의 섹션들을 포함하며, 다수의 섹션들 각각은 메모리 셀 그룹들 및 섹션 제어부를 포함한다.
예컨대, 제1 메모리 뱅크(BANK0)에 포함된 다수의 섹션들(210-1~210-M, 220-1~220-N) 중 제1 섹션(210-1)은 제1 메모리 셀 그룹(211-1), 섹션 제어부(213-1) 및 제2 메모리 셀 그룹(215-1)을 포함하며, 각 메모리 셀 그룹(211-1, 215-1)은 다수의 메모리 셀들을 포함한다.
이때, 하나의 메모리 셀 그룹에 포함된 다수의 메모리 셀들 각각은 로컬 비트 라인(LBL) 및 로컬 상보 비트 라인(LBLB) 사이에 연결되어 있으며, 두 개의 메모리 셀 그룹 사이에 연결된 섹션 제어부들은 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 통해 연결되어 있다.
즉, 섹션 제어부(213-1)는 제1 메모리 셀 그룹(211-1) 및 제2 메모리 셀 그룹(215-1) 사이에 연결되어 있으며, 연결된 다수의 메모리 셀들에 대한 리드 컨트롤, 라이트 컨트롤, 프리차지 기능 및 로컬 센스 앰프(local sense amplifier) 기능을 수행할 수 있다. 이에 대한 상세한 구성은 도 6a 내지 도 6b를 참고하여 후술한다.
도 4는 본 발명의 비교예에 따른 싱글 엔디드를 구비하는 메모리 셀 어레이의 회로도이고, 도 7은 도 4에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다. 도 4에서는 설명의 편의를 위해 하나의 글로벌 비트 라인(GBL)에 대응하는 섹션들(210-1~210-M)만을 도시하였다.
도 4를 참조하면, 반도체 장치(100)의 메모리 셀 어레이(110)의 섹션 제어부들(213-1~213-M)은 글로벌 비트 라인(GBL)으로만 연결되어 있으며, 다수의 메모리 셀들 중에서 하나의 셀로부터 리드된 신호는 글로벌 비트 라인(GBL)을 통해 NOR 게이트(310)로 입력된다.
NOR 게이트(310)는 반도체 장치(100)의 제어 회로(130)로부터 인가되는 인에이블 신호(EN)와 글로벌 비트 라인(GBL)을 통해 출력되는 신호를 NOR 연산한 결과를 출력한다.
래치부(320)는 제1 내지 제3 인버터(320-1~320-3)를 포함하며, NOR 게이트(310)로부터 출력되는 신호를 래치하고, 래치된 신호(Q)를 출력한다.
이때, 글로벌 비트 라인(GBL)을 통해 출력된 신호가 래치부(320)로 안정적으로 전달되기 위해서는 글로벌 비트 라인(GBL)으로부터 신호가 출력될 때 소정의 시간 마진(time margin)이 확보되어야 하며, 이를 위해 인에이블 신호(EN)가 필요하게 된다.
즉, 도 7에 도시된 바와 같이, 인에이블 신호(EN)는 글로벌 비트 라인(GBL)으로부터 출력되는 신호와의 적절한 마진이 필요하게 되며, 인에이블 신호(EN)가 디스에이블(disable) 되어있던 상태에서 소정의 시간 마진(A) 후에 인에이블되므로, 인에이블 신호(EN)가 디스에이블 상태에서 인에이블 상태로 변할 때의 시간 마진(A)을 보장할 수 없게 된다.
도 5는 본 발명의 다른 비교예에 따른 싱글 엔디드를 구비하는 메모리 셀 어레이의 회로도이고, 도 8은 도 5에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다. 도 5에서는, 글로벌 비트 라인(GBL)으로부터 출력되는 신호가 트라이-스테이트 인버터(tri state inverter; 330)를 통해 래치부(320)로 입력되는 일 예가 도시되어 있다.
트라이-스테이트 인버터(330)는 서로 상보적인 신호인 제1 인에이블 신호(EN) 및 제2 인에이블 신호(ENB)에 응답하여 글로벌 비트 라인(GBL)으로부터 출력되는 신호를 반전시킨다. 즉, 제1 인에이블 신호(EN)가 하이(논리 1)이면 글로벌 비트 라인(GBL)으로부터 출력되는 신호를 반전시키고, 제1 인에이블 신호(EN)가 로우(논리 0)이면 트라이-스테이트 인버터(330)의 출력단은 하이 임피던스(high impedance, hi-Z) 상태가 된다.
래치부(320)는 트라이-스테이트 인버터(330)로부터 출력되는 신호를 래치하고, 래치된 신호(Q)를 출력한다.
이때, 글로벌 비트 라인(GBL)을 통해 출력되는 신호가 천이되기 이전에 트라이-스테이트 인버터(330)에 대한 제1 인에이블 신호(EN) 및 제2 인에이블 신호(ENB)를 인에이블 시키면 도 7에 도시된 바와 같은 시간 마진(A)을 확보할 수는 있지만, 이를 위해 제1 인에이블 신호(EN) 및 제2 인에이블 신호(ENB)를 적절하게 조절하기 위한 노력이 필요하다. 또한, 제1 인에이블 신호(EN) 및 제2 인에이블 신호(ENB)가 인에이블 상태에서 디스에이블 상태로 변할 때의 시간 마진(B)이 필요하게 된다.
따라서, 도 4 내지 도 5의 구성에 따르면, 반도체 장치(100)는 하나의 글로벌 비트 라인(GBL)만을 이용하기 때문에 글로벌 비트 라인(GBL)으로부터 출력되는 신호를 래치부(320)로 전달하기 위한 인에이블 신호를 필요로 하게 된다.
도 6a 내지 도 6b는 본 발명의 실시예에 따른 듀얼 엔디드를 구비하는 메모리 셀 어레이의 회로도이고, 도 9는 도 6a 내지 도 6b에 도시된 메모리 셀 어레이의 동작을 설명하기 위한 타이밍도이다. 도 6a 내지 도 6b에서는 설명의 편의를 위해 하나의 글로벌 비트 라인 쌍(GBL, GBLB)에 대응하는 섹션들(210-1~210-M)만을 도시하였다.
도 1 내지 도 3 및 도 6a 내지 도 6b를 참조하면, 섹션 제어부들(213-1~213-M)은 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 통해 연결되어 있으며, 다수의 메모리 셀들 중에서 하나의 셀로부터 리드된 신호는 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 통해 전달되며, 신호 변환부(350)로 입력된다.
즉, 글로벌 비트 라인(GBL)을 통해 전송된 제1 제어 신호(CS1) 및 글로벌 상보 비트 라인(GBLB)을 통해 전송된 제2 제어 신호(CS2)는 신호 변환부(350)의 동작을 제어할 수 있다.
신호 변환부(350)는 제1 트랜지스터(MP1), 인버터(350-1) 및 제2 트랜지스터(MN1)를 포함한다.
제1 트랜지스터(MP1)는 전원 전압(VDD)과 제1 노드(ND1) 사이에 연결되고, 글로벌 비트 라인(GBL)으로부터 출력되는 제1 제어 신호(CS1)에 응답하여 동작한다. 인버터(350-1)는 글로벌 상보 비트 라인(GBLB)으로부터 출력되는 제2 제어 신호(CS2)를 반전하여 출력한다. 제2 트랜지스터(MN1)는 제1 노드(ND1)와 접지 전압(VSS) 사이에 연결되고, 인버터(350-1)로부터 출력되는 신호에 응답하여 동작한다. 본 발명의 실시 예에서는 신호 변환부(350)가 트랜지스터 및 인버터로 구현된 예를 도시하나, 이에 한정되지 않는다.
신호 변환부(350)는 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)에 따라 출력되는 서로 다른 신호 값을 래치부(320)로 출력한다.
래치부(320)는 다음 출력 신호가 입력되기 전의 한 주기 동안, 제1 트랜지스터(MP1) 또는 제2 트랜지스터(MN1)를 통해 출력된 신호를 래치한다.
즉, 메모리 셀 그룹들(211-1~211-M, 215-1~215-M)에 포함된 다수의 메모리 셀들 중에 하나의 셀로부터 리드되어 섹션 제어부들(213-1~213-M) 중 대응하는 섹션 제어부에 의해 감지 증폭된 신호는 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 통해 전달되며, 제어 신호로써 신호 변환부(350)로 입력된다.
도 6b를 참조하여 좀 더 구체적으로 살펴보면, 로우 디코더(120)로부터 발생되는 로우 선택 신호(미도시)는 데이터가 리드될 셀을 선택한다. 선택된 셀에서 출력된 신호는 로컬 비트 라인 쌍(LBL, LBLB)을 통해 섹션 제어부(213-1)로 전달되며, 섹션 제어부(213-1)의 로컬 센스 앰프(MP4, MP5, MN4, MN5)에 의해 증폭된다. 증폭된 신호는 글로벌 비트 라인 쌍(GBL, GBLB)을 통해 전달되며, 신호 변환부(350)를 제어한다.
또한, 섹션 제어부(213-1)의 제1 프리차지부(MP2, MP3, MN2, MN3)는 다음 동작을 위해 제어 회로(130)로부터 인가되는 제1 프리차지 신호(PRE) 및 제2 프리차지 신호(PREN)에 기초하여 로컬 비트 라인 쌍(LBL, LBLB)을 프리차지하고, 제2 프리차지부(MP6, MP7)는 제어 회로(130)로부터 인가되는 제1 프리차지 신호(PRE)에 기초하여 글로벌 비트 라인 쌍(GBL, GBLB)을 프리차지한다.
즉, 도 9에 도시된 바와 같이, 제어 회로(130)로부터 제1 프리차지 신호(PRE)로써 '0'값을 인가하는 경우 제2 프리차지부(MP6, MP7)에 포함된 트랜지스터들이 턴온되므로, 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)은 프리차지되며, 제1 트랜지스터(MP1) 및 제2 트랜지스터(MN1)는 턴오프된다. 이러한 상태에서 글로벌 비트 라인(GBL)으로 전달된 신호 값(CS1)만이 '0' 값으로 변한 경우 제1 트랜지스터(MP1)만이 턴온되어 제1 노드(ND1)에 '1' 값이 출력되고, 래치부(320)를 통해 출력되는 신호(Q)는 '0' 값으로 출력된다.
또한, 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)이 프리차지된 상태에서, 글로벌 상보 비트 라인(GBLB)으로 전달된 신호 값(CS2)만이 '0' 값으로 변한 경우 제2 트랜지스터(MN1)만이 턴온되어 제1 노드(ND1)에 '0' 값이 출력되고, 래치부(320)를 통해 출력되는 신호(Q)는 '1' 값으로 출력된다. 즉, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)는 서로 상보적인 값을 갖게 된다.
따라서, 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 프리차지한 상태에서, 하나의 비트 라인을 통해 출력되는 값을 천이함으로써 스태틱 신호(Q)를 출력하게 되므로, 시간 마진 및 설계의 복잡성을 줄일 수 있다.
도 10은 본 발명의 실시예에 따른 출력 신호 변환 방법을 설명하기 위한 흐름도이다. 도 1 내지 도 10을 참조하면, 반도체 장치(100)의 다수의 워드 라인들(WL1~WLn) 중 활성화된 워드 라인에 대응하는 메모리 셀을 활성화한다(S10).
제어 회로(130)는 활성화된 메모리 셀에 대응하는 섹션 제어부에 연결된 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 프리차지 하기 위한 제1 및 제2 프리차지 신호(PRE, PREN) 각각을 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)으로 인가한다(S20).
다음으로, 제어 회로(130)로부터 섹션 제어부로 라이트 인에이블 신호(미도시)가 인가되지 않을 때, 해당 메모리 셀은 저장된 신호 값을 출력하고, 섹션 제어부는 출력되는 신호를 입력받아 감지 증폭시킨다(S30).
섹션 제어부는 증폭된 신호를 글로벌 비트 라인(GBL)에 연결된 제1 트랜지스터(MP1) 및 글로벌 상보 비트 라인(GBLB)에 연결된 인버터(350-1)를 통해 제2 트랜지스터(MN1)로 전송한다(S40).
신호 변환부(350)는 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 통해 전송된 신호를 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)로써 입력받고, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)에 따라 서로 다른 신호 값을 출력한다(S50).
래치부(320)는 다음 출력 신호가 입력되기 전의 한 주기 동안, 제1 트랜지스터(MP1) 또는 제2 트랜지스터(MN1)로부터 출력되는 신호를 래치한다(S60).
따라서, 본 발명의 실시 예에 따른 반도체 장치(100)는 글로벌 비트 라인(GBL) 및 글로벌 상보 비트 라인(GBLB)을 이용하여 트리거 신호 또는 인에이블 신호 없이도 섹션 제어부에 의해 증폭되어 출력되는 신호를 스태틱 신호(static signal)로 변환함으로써, 반도체 장치(100)의 출력 신호에 대한 시간 마진을 확보할 수 있게 된다.
도 11은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 일 실시 예를 나타내는 블락도이다. 도 11을 참조하면, 메모리 시스템(400)은 비휘발성 메모리 장치(430), 및 비휘발성 메모리 장치(430)의 동작을 제어할 수 있는 메모리 컨트롤러(410)를 포함한다.
메모리 컨트롤러(410)는 반도체 장치(100)의 동작을 제어할 수 있는 CPU(Central Processing Unit; 413)를 포함한다. CPU(413)는 마이크로프로세서일 수 있다.
반도체 장치(100)는 CPU(413)의 동작 메모리(operation memory)로서 사용될 수 있으며, 반도체 장치(100)는 SRAM으로 구현될 수 있다.
호스트 인터페이스(415)는 메모리 시스템(400)에 접속된 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(410) 사이에서 데이터의 교환을 인터페이스할 수 있다.
ECC(error correction code) 블록(417)은 비휘발성 메모리 장치(430)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다. 메모리 인터페이스(419)는 비휘발성 메모리 장치(430)와 메모리 컨트롤러(410) 사이에서 데이터의 교환을 인터페이스할 수 있다.
CPU(413)는 버스(411)를 통하여 호스트 인터페이스(415), ECC 블록(417), 메모리 인터페이스(419) 및 반도체 장치(100) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 시스템(400)은 USB(Universal Serial Bus) 플래시 드라이브(flash drive) 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 12는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타내는 블락도이다. 도 12를 참조하면, 메모리 시스템(500)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), PMP(portable multimedia player), 또는 무선 인터넷 장치로 구현될 수 있다.
메모리 시스템(500)은 비휘발성 메모리 장치(560)와 비휘발성 메모리 장치 (560)의 동작을 제어할 수 있는 메모리 컨트롤러(550)를 포함한다.
메모리 컨트롤러(550)는 프로세서(510)의 제어에 따라 비휘발성 메모리 장치(560)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
메모리 컨트롤러(550)는 비휘발성 메모리 장치(560)로부터 출력된 데이터를 저장하기 위한 SRAM(100)을 포함한다.
SRAM(100)은 비휘발성 메모리 장치(560)로부터 출력된 데이터를 일시적으로 저장한다. SRAM(100)에 저장된 데이터는 프로세서(510)로 전송된다.
무선 송수신기(530)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(530)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(510)가 처리할 수 있는 신호로 변환할 수 있다.
따라서, 프로세서(510)는 무선 송수신기(530)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(550) 또는 디스플레이(520)로 전송할 수 있다. 메모리 컨트롤러(550)는 프로세서(510)에 의하여 처리된 신호를 비휘발성 메모리 장치(560)에 프로그램 또는 라이트할 수 있다.
또한, 무선 송수신기(530)는 프로세서(510)로부터 출력된 신호를 무선 신호로 변환하고, 상기 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(540)는 프로세서(510)의 동작을 제어하기 위한 제어 신호 또는 프로세서(510)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다.
프로세서(510)는 메모리 컨트롤러(550)로부터 출력된 데이터, 무선 송수신기 (530)로부터 출력된 데이터, 또는 입력 장치(540)로부터 출력된 데이터가 디스플레이(520)를 통하여 디스플레이될 수 있도록 디스플레이(520)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(560)의 동작을 제어할 수 있는 메모리 컨트롤러(550)는 프로세서(510)의 일부로서 구현될 수 있고 또한 프로세서(510)와 별도의 칩으로 구현될 수 있다.
실시 예에 따라, 메모리 컨트롤러(550)와 비휘발성 메모리 장치(560)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
도 13은 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타내는 블락도이다. 도 13을 참조하면, 메모리 시스템(600)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(600)은 비휘발성 메모리 장치(650)와 비휘발성 메모리 장치(650)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(640)를 포함한다. 메모리 컨트롤러(640)는 SRAM(100)을 포함한다.
메모리 컨트롤러(640)는 비휘발성 메모리 장치(650)로 출력된 데이터를 SRAM (100)에 일시적으로 저장한다. SRAM(100)에 저장된 데이터는 프로세서(610)로 전송될 수 있다.
프로세서(610)는 입력 장치(620)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치(650)에 저장된 데이터를 디스플레이(630)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(620)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치(pointing device), 키패드 또는 키보드로 구현될 수 있다.
프로세서(610)는 메모리 시스템(600)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(640)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(650)의 동작을 제어할 수 있는 메모리 컨트롤러(640)는 프로세서(610)의 일부로서 구현될 수 있고 또한 프로세서(610)와 별도의 칩으로 구현될 수 있다.
실시 예에 따라, 메모리 컨트롤러(640)와 비휘발성 메모리 장치(650)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
도 14는 도 1에 도시된 반도체 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타내는 블락도이다. 도 14를 참조하면, 메모리 시스템(700)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(700)은 비휘발성 메모리 장치(780)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(770)를 포함한다.
메모리 컨트롤러(770)는 비휘발성 메모리 장치(780)로부터 출력된 데이터를 일시적으로 저장하거나 또는 비휘발성 메모리 장치(780)로 출력될 데이터를 일시적으로 저장하기 위한 SRAM(100)을 포함한다.
메모리 시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 이미지로 변환하고, 변환된 디지털 이미지는 프로세서(710) 또는 메모리 컨트롤러(770)로 전송된다. 프로세서(710)의 제어에 따라, 변환된 디지털 이미지는 디스플레이(730)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(770)를 통하여 비휘발성 메모리 장치(780)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(780)에 저장된 데이터는 프로세서(710) 또는 메모리 컨트롤러(770)의 제어에 따라 디스플레이(730)를 통하여 디스플레이된다.
실시 예에 따라, 비휘발성 메모리 장치(780)의 동작을 제어할 수 있는 메모리 컨트롤러(770)는 프로세서(710)의 일부로서 구현될 수 있고 또한 프로세서(710)와 별개의 칩으로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 제어 회로
140: 센스 앰프
150: 컬럼 디코더
160: 데이터 입/출력 회로
400, 500, 600, 700: 메모리 시스템

Claims (10)

  1. 반도체 장치에 있어서,
    각각이 다수의 메모리 셀들을 포함하는 다수의 섹션;
    상기 다수의 섹션 중 하나의 섹션을 통해 출력되는 제1 제어 신호 및 제2 제어 신호에 따라 서로 다른 신호 값을 출력하는 신호 변환부; 및
    상기 신호 변환부로부터 출력되는 신호 값을 래치하는 래치부를 포함하며,
    상기 다수의 섹션 각각은,
    상기 다수의 메모리 셀을 포함하는 제1 및 제2 메모리 셀 그룹;
    상기 제1 및 제2 메모리 셀 그룹에 연결되는 로컬 비트 라인 및 로컬 상보 비트 라인;
    글로벌 비트 라인 및 글로벌 상보 비트 라인; 및
    상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인 사이에 연결되고, 상기 제1 및 제2 메모리 셀 그룹 사이에 연결되어 상기 제1 및 제2 메모리 셀 그룹에 포함된 상기 다수의 메모리 셀의 동작을 제어하고, 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인을 통해 상기 다수의 메모리 셀로부터 출력되는 신호들을 감지하여 상기 글로벌 비트 라인 및 상기 글로벌 상보 비트 라인을 통해 상기 신호 변환부로 출력하는 섹션 제어부를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 신호 변환부는,
    전원 전압과 제1 노드 사이에 연결되고, 상기 글로벌 비트 라인으로부터 출력되는 상기 제1 제어 신호에 응답하여 동작하는 제1 트랜지스터;
    상기 글로벌 상보 비트 라인으로부터 출력되는 상기 제2 제어 신호를 반전하여 출력하는 인버터; 및
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 인버터로부터 출력되는 신호에 응답하여 동작하는 제2 트랜지스터를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터인 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 제어 신호와 상기 제2 제어 신호는 서로 상보적인 신호인 반도체 장치.
  5. 제1항에 있어서, 상기 섹션 제어부는,
    제어 회로로부터 인가되는 프리차지 신호에 기초하여 상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인을 프리차지하는 제1 프리차지부;
    상기 프리차지 신호에 기초하여 상기 글로벌 비트 라인 및 상기 글로벌 상보 비트 라인을 프리차지하는 제2 프리차지부; 및
    상기 로컬 비트 라인 및 상기 로컬 상보 비트 라인으로부터 전달된 신호를 감지 증폭하는 로컬 센스 앰프를 포함하는 반도체 장치.
  6. 다수의 메모리 셀을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 다수의 메모리 셀 중 활성화된 메모리 셀에 대응하는 섹션 제어부에 연결된 글로벌 비트 라인 및 글로벌 상보 비트 라인을 프리차지하는 단계;
    상기 메모리 셀로부터 출력되는 신호를 증폭하고, 상기 증폭된 신호를 상기 글로벌 비트 라인 및 글로벌 상보 비트 라인을 통해 출력하는 단계;
    상기 글로벌 비트 라인 및 글로벌 상보 비트 라인을 통해 전송된 신호를 제1 제어 신호 및 제2 제어 신호로써 입력받고, 상기 제1 제어 신호 및 제2 제어 신호에 따라 서로 다른 신호 값을 출력하는 단계; 및
    상기 출력되는 신호 값을 래치하는 단계를 포함하는 반도체 장치의 동작 방법.
  7. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는,
    제1항에 기재된 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하는 마이크로프로세서를 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 시스템은 멀티-칩 패키지(multi-chip package)인 메모리 시스템.
  9. 디스플레이;
    비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치로부터 출력된 데이터를 상기 디스플레이로 전송하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는,
    제1항에 기재된 반도체 장치를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 메모리 시스템은 이동 통신 장치인 메모리 시스템.
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