KR101986356B1 - 반도체 메모리 장치 및 이를 포함하는 장치들 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 복수의 비트 라인 쌍과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀; 및 상기 복수의 비트 라인 쌍 중에서 각각의 비트 라인 쌍에 대응하는 메모리 셀들과 상기 각각의 비트 라인 쌍을 통해 연결되는 노이즈 분배 회로를 포함하며, 상기 노이즈 분배 회로는 상기 복수의 메모리 셀 중 선택된 메모리 셀의 리드(read) 또는 라이트(write) 동작 시, 반-선택된(half-selected) 메모리 셀에 대응하는 비트 라인 또는 상보 비트 라인을 디스차지(discharge)한다.

Description

반도체 메모리 장치 및 이를 포함하는 장치들{SEMICONDUCTOR MEMORY DEVICE AND DEVICES HAVING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 비트 라인 쌍이 안정적인 저전압 특성을 가질 수 있는 반도체 메모리 장치 및 이를 포함하는 장치들에 관한 것이다.
반도체 메모리 장치는 데이터의 기억 방식에 따라, 래치(latch)를 사용하여 데이터를 저장하는 SRAM(static random access memory)과 커패시터를 사용하여 데이터를 저장하는 DRAM(dynamic random access memory)으로 분류될 수 있다. SRAM은 DRAM에 비하여 집적도가 낮아서 메모리의 용량은 작지만, 주변 회로(peripheral circuit)의 구성이 간단하고 고속으로 동작하기 때문에, 컨트롤러의 캐시 메모리(cache memory)로 주로 사용된다.
이러한 SRAM의 메모리 셀에 대한 동작 특성을 향상시키기 위해 전압(예컨대, 전원 전압, 비트 라인 전압, 워드 라인 전압)을 조절하는 방법이 사용되고 있다. 특히, 선택된 메모리 셀의 라이트 동작 특성을 향상시키기 위해 워드 라인의 전압을 부스팅하는 경우, 상기 워드 라인에 대응하는 반-선택된 메모리 셀의 리드 동작 특성이 저하되므로 반-선택된 메모리 셀에 저장된 데이터를 안정적으로 유지할 수 있는 방안이 필요하다.
본 발명이 이루고자 하는 기술적인 과제는 비트 라인 쌍이 안정적인 저전압 특성을 가질 수 있는 반도체 메모리 장치 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 복수의 비트 라인 쌍과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀; 및 상기 복수의 비트 라인 쌍 중에서 각각의 비트 라인 쌍에 대응하는 메모리 셀들과 상기 각각의 비트 라인 쌍을 통해 연결되는 노이즈 분배 회로를 포함하며, 상기 노이즈 분배 회로는 상기 복수의 메모리 셀 중 선택된 메모리 셀의 리드(read) 또는 라이트(write) 동작 시, 반-선택된(half-selected) 메모리 셀에 대응하는 비트 라인 또는 상보 비트 라인을 디스차지(discharge)한다.
상기 노이즈 분배 회로는, 선택 신호에 응답하여 상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인을 상기 노이즈 분배 회로로 연결하는 커넥터; 더미 워드 라인과 상기 비트 라인 및 상보 비트 라인 사이에 연결되어, 상기 비트 라인 및 상보 비트 라인을 디스차지하는 더미 메모리 셀; 및 상기 반-선택된 메모리 셀의 제1 및 제2 래치 노드에 저장된 데이터의 레벨에 기초하여 상기 비트 라인 및 상보 비트 라인 사이의 전압 차이를 조절하는 비트 라인 클램프 회로를 포함한다.
상기 더미 메모리 셀은 제1 입력 노드를 갖는 제1 패스 셀 및 제2 입력 노드를 갖는 제2 패스 셀을 포함하며, 상기 제1 및 제2 입력 노드는 서로 분리된다.
상기 더미 워드 라인은 상기 선택된 메모리 셀에 대응하는 워드 라인과 동시에 활성화된다.
상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인 중에서 하나의 비트 라인의 전압이 다른 하나의 비트 라인의 전압보다 낮게 유지되도록 한다.
상기 반도체 메모리 장치는 SRAM(static random access memory)이다.
상기 노이즈 분배 회로는, 제어 회로로부터 출력되는 선택 신호에 응답하여 상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인을 상기 노이즈 분배 회로로 연결하는 커넥터; 및 상기 제어 회로로부터 출력되는 제1 제어 신호 및 제2 제어 신호에 응답하여 상기 비트 라인 및 상보 비트 라인을 프리차지하거나, 상기 비트 라인 및 상보 비트 라인을 디스차지하는 비트 라인 제어 회로를 포함한다.
상기 노이즈 분배 회로는, 상기 반-선택된 메모리 셀의 제1 및 제2 래치 노드에 저장된 데이터의 레벨에 기초하여 상기 비트 라인 제어 회로에 의해 디스차지되는 비트 라인 및 상보 비트 라인 사이의 전압 차이를 조절하는 비트 라인 클램프 회로를 더 포함한다.
상기 제1 제어 신호는, 상기 복수의 비트 라인 쌍 각각을 프리차지하기 위해 상기 제어 회로로부터 출력되는 프리차지 신호이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트 라인 쌍이 안정적인 저전압 특성을 갖도록 함으로써, 반-선택된 메모리 셀이 비트 라인 쌍에 의한 노이즈의 영향을 받지 않고 래치 데이터를 안정적으로 유지할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2 내지 도 3은 메모리 셀의 예를 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 노이즈 분배 회로를 도시한 회로도이다.
도 5는 도 4에 도시된 노이즈 분배 회로의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 노이즈 분배 회로를 도시한 회로도이다.
도 7은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시예를 나타낸다.
도 8은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시예를 나타낸다.
도 9는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 SoC(System on Chip)의 일 실시예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(1)는 메모리 셀 어레이(10), 로우 디코더(row decoder; 20), 제어 회로(30), 감지 증폭기 및 라이트 드라이버 블록(40), 컬럼 디코더(column decoder; 50) 및 데이터 입출력 회로(60)를 구비한다. 상기 반도체 메모리 장치(1)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(10)는 다수의 워드 라인들(WL0~WLn; n은 자연수), 다수의 비트 라인들(BL0~BLm; m은 자연수), 및 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다. 여기서, 다수의 비트 라인들(BL0~BLm) 각각은 비트 라인과 상보 비트 라인을 포함한다.
로우 디코더(20)는 로우 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 워드 라인들(WL0~WLn) 중에서 어느 하나의 워드 라인을 선택적으로 구동한다.
제어 회로(30)는 외부로부터 입력되는 제어 신호(미도시)에 기초하여 감지 증폭기 및 라이트 드라이버 블록(40)의 동작을 제어할 수 있다.
감지 증폭기 및 라이트 드라이버 블록(40)은 라이트 동작 동안에 데이터 입출력 회로(60)를 통하여 입력된 데이터를 메모리 셀 어레이(10)에 라이트하는 라이트 드라이버로서의 기능을 수행한다.
또한, 감지 증폭기 및 라이트 드라이버 블록(40)은 리드 동작 동안에 메모리 셀 어레이(10)로부터 출력된 데이터를 감지 증폭하여 데이터 입출력 회로(60)로 전송하는 감지 증폭기의 기능을 수행한다. 이를 위해, 감지 증폭기 및 라이트 드라이버 블록(40)은 다수의 비트 라인들(BL0~BLm) 각각에 대응하는 데이터를 감지 증폭하기 위한 다수의 센스 앰프들(미도시)을 포함하며, 다수의 센스 앰프들 각각은 제어 회로(30)로부터 출력되는 제어 신호에 응답하여 다수의 비트 라인들(BL0~BLm) 각각의 데이터를 감지 증폭한다.
컬럼 디코더(50)는 컬럼 어드레스를 디코딩하고 디코딩 결과에 따라 다수의 컬럼 선택 신호들을 발생한다. 감지 증폭기 및 라이트 드라이버 블록(40)은 상기 다수의 컬럼 선택 신호들에 응답하여 메모리 셀 어레이(10)와 데이터 입출력 회로(60)를 접속 또는 분리할 수 있다.
데이터 입출력 회로(60)는 외부로부터 입력된 라이트 데이터(DQ)를 감지 증폭기 및 라이트 드라이버 블록(40)으로 전송하거나 또는 감지 증폭기 및 라이트 드라이버 블록(40)에 의해 감지 증폭된 리드 데이터(DQ)를 외부로 출력할 수 있다.
도 2 내지 도 3은 메모리 셀의 예를 도시한 회로도이다.
도 2를 참조하면, 메모리 셀(100)은 제1 패스 트랜지스터(110), 제2 패스 트랜지스터(120) 및 래치 회로(130)를 포함한다.
제1 패스 트랜지스터(110)의 게이트는 워드 라인(WL)에 연결되고, 제1 단자는 비트 라인(BL)에 연결된다. 제2 패스 트랜지스터(120)의 게이트는 워드 라인(WL)에 연결되고, 제1 단자는 상보 비트 라인(BLB)에 연결된다. 또한, 래치 회로(130)는 제1 패스 트랜지스터(110) 및 제2 패스 트랜지스터(120) 사이에 연결되며, 데이터를 저장한다.
래치 회로(130)는 제1 풀업 트랜지스터(131), 제2 풀업 트랜지스터(133), 제1 풀다운 트랜지스터(135) 및 제2 풀다운 트랜지스터(137)를 포함한다.
제1 풀업 트랜지스터(131)의 게이트는 제2 래치 노드(QB)에 연결되고, 제1 단자는 전원 전압(VDD)에 연결된다. 제1 풀다운 트랜지스터(135)의 게이트는 제2 래치 노드(QB)에 연결되고, 제1 단자는 접지 전압(VSS)에 연결된다. 제1 풀업 트랜지스터(131) 및 제1 풀다운 트랜지스터(135)는 제2 래치 노드(QB)의 신호에 기초하여 메모리 셀의 전원 전압(VDD) 또는 접지 전압(VSS)을 제1 래치 노드(Q)로 공급한다.
제2 풀업 트랜지스터(133)의 게이트는 제1 래치 노드(Q)에 연결되고, 제1 단자는 전원 전압(VDD)에 연결된다. 제2 풀다운 트랜지스터(137)의 게이트는 제1 래치 노드(Q)에 연결되고, 제1 단자는 접지 전압(VSS)에 연결된다. 제2 풀업 트랜지스터(133) 및 제2 풀다운 트랜지스터(137)는 제1 래치 노드(Q)의 신호에 기초하여 메모리 셀의 전원 전압(VDD) 또는 접지 전압(VSS)을 제2 래치 노드(QB)로 공급한다.
도 2에서는 6개의 MOS트랜지스터들을 구비하는 6T 구조의 메모리 셀을 예시하고 있지만, 본 발명에 따른 실시 예가 이에 한정되는 것은 아니며, 메모리 셀의 다른 실시 예가 도 3에 도시되어 있다.
도 3에 도시된 메모리 셀(100')은 8-트랜지스터(8T) 구조의 메모리 셀로서, 제1 패스 트랜지스터(110), 제2 패스 트랜지스터(120) 및 래치 회로(130)를 포함하며, 이외에 리드 버퍼 회로(140)를 더 포함한다. 이를 위해, 메모리 셀(100')은 세 개의 비트 라인들(예컨대, 라이트 비트 라인(WBL), 라이트 상보 비트 라인(WBLB), 리드 비트 라인(RBL)) 및 두 개의 워드 라인들(예컨대, 라이트 워드 라인(WWL), 리드 워드 라인(RWL))을 포함할 수 있다.
리드 버퍼 회로(140)는 리드 비트 라인(RBL)과 접지 전압(VSS) 사이에 직렬로 연결된 리드 트랜지스터(141) 및 리드 드라이버 트랜지스터(143)를 포함한다.
리드 드라이버 트랜지스터(143)의 게이트는 리드 워드 라인(RWL)에 연결되며, 리드 트랜지스터(141)의 게이트는 제2 풀다운 트랜지스터(137)의 게이트와 제1 래치 노드(Q)에 연결된다. 즉, 리드 버퍼 회로(140)는 래치 회로(130)로부터 인가될 수 있는 리드 전류를 제거할 수 있다.
도 2 내지 도 3에서는 메모리 셀 어레이(10)의 비트 라인 쌍(BL, BLB) 사이에 연결된 각 메모리 셀이 6개 또는 8개의 트랜지스터로 구현된 예를 도시하였으나, 하나의 메모리 셀을 구성하는 트랜지스터의 수는 달라질 수 있다.
도 4는 본 발명의 일 실시예에 따른 노이즈 분배 회로를 도시한 회로도이고, 도 5는 도 4에 도시된 노이즈 분배 회로의 동작을 설명하기 위한 도면이다.
도 4에서는 다수의 워드 라인들(WL0~WLn) 및 다수의 비트 라인들(BL0~BLm) 중 일부의 워드 라인들(WL0, WL1) 및 비트 라인들(BL0, BL1)만을 도시하였다. 또한, 도 4에서는 다수의 메모리 셀들에 포함된 각 래치 회로가 두 개의 인버터들로 구현된 예를 도시하였다.
도 1 및 도 4를 참조하면, 메모리 셀 어레이(10)의 다수의 메모리 셀들 각각은 하나의 비트 라인에 포함된 비트 라인(BL) 및 상보 비트 라인(BLB) 사이에 연결되어 구성될 수 있다. 메모리 셀 어레이(10)는 로우 디코더(20)에 의해 선택된 워드 라인에 대응하는 메모리 셀에 데이터를 라이트하거나, 메모리 셀에 저장된 데이터를 리드할 수 있다.
또한, 감지 증폭기 및 라이트 드라이버 블록(40)은 제어 회로(30)로부터 인가되는 프리차지(precharge) 신호(미도시)에 기초하여 다수의 비트 라인들(BL0~BLm)에 포함된 각 비트 라인들을 프리차지할 수 있다.
예컨대, 로우 디코더(20)에 의해 선택된 제2 워드 라인(WL1)이 인에이블되고 컬럼 디코더(50)에 의해 선택된 제2 비트 라인쌍(BL1, BLB1)이 인에이블되는 경우, 제1 메모리 셀(210)은 반-선택된 메모리 셀(half-selected memory cell)이고, 제2 메모리 셀(220)은 선택된 메모리 셀(selected memory cell)이며, 로우 디코더(20)에 의해 선택되지 않은 나머지 메모리 셀들(230)은 선택되지 않은 메모리 셀(unselected memory cell)이라 할 수 있다.
이때, 제2 워드 라인(WL1) 및 제2 비트 라인 쌍(BL1, BLB1)이 인에이블되어 선택된 제2 메모리 셀(220)에 대한 라이트 또는 리드 동작 시, 제2 워드 라인(WL1)으로 인가되는 전원 전압(VDD)의 레벨이 제2 워드 라인(WL1)에 연결된 반-선택된 메모리 셀들에 포함된 패스 트랜지스터들의 게이트로 공급될 수 있다. 이로 인해, 반-선택된 메모리 셀들의 리드 마진이 저하될 수 있다.
이러한 반-선택된 메모리 셀들에 저장된 데이터를 안정적으로 유지하기 위해, 메모리 셀 어레이(10)는 다수의 비트 라인들(BL0~BLm) 각각에 대응하는 노이즈 분배 회로들을 포함할 수 있다. 도 4에서는 설명의 편의를 위해 반-선택된 메모리 셀인 제1 메모리 셀(210)에 연결된 제1 비트 라인 쌍(BL0, BLB0)에 대응하는 제1 노이즈 분배 회로(300)의 동작을 예로 들어 설명한다.
제1 노이즈 분배 회로(300)는 제1 커넥터(310), 제1 비트 라인 클램프 회로(330) 및 제1 더미 메모리 셀(350)을 포함한다.
제1 커넥터(310)는 제1 트랜지스터(311) 및 제2 트랜지스터(313)를 포함한다. 제1 커넥터(310)는 제어 회로(30)로부터 인가되는 제1 선택 신호(UMUX0)에 응답하여, 반-선택된 메모리 셀인 제1 메모리 셀(210)을 제1 메모리 셀(210)에 대응하는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 통해 제1 노이즈 분배 회로(300)로 연결한다.
제1 더미 메모리 셀(350)은 더미 워드 라인(dummy WL)과 제1 비트 라인(BL0) 사이에 연결된 제1 패스 셀(351) 및 더미 워드 라인(dummy WL)과 제1 상보 비트 라인(BLB0) 사이에 연결된 제2 패스 셀(355)을 포함한다.
제1 메모리 셀(210)에 저장된 데이터에 따라 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0) 중 하나의 비트 라인의 전압이 다른 하나의 비트 라인의 전압보다 낮은 전압을 유지하도록 하기 위하여, 제1 패스 셀(351) 및 제2 패스 셀(355)은 각각 제1 입력 노드(N1) 및 제2 입력 노드(N2)의 분리된 입력 노드를 갖도록 구성될 수 있다.
즉, 제1 더미 메모리 셀(350)은 제1 입력 노드(N1) 및 제2 입력 노드(N2)로 인가되는 전원 전압(VDD)을 수신하여 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 디스차지(discharge)할 수 있다. 이때, 더미 워드 라인(dummy WL)은 선택된 메모리 셀인 제2 메모리 셀(220)에 대응하는 제2 워드 라인(WL1)과 동시에 활성화된다.
제1 비트 라인 클램프 회로(330)는 제1 비트 라인(BL0)과 제1 상보 비트 라인(BLB0) 사이에 크로스 커플된(cross-coupled) 두 개의 트랜지스터(331, 333)를 포함한다.
제1 비트 라인 클램프 회로(330)는 제1 메모리 셀(210)의 제1 래치 노드(Q0) 및 제2 래치 노드(QB0)에 저장된 데이터의 레벨에 기초하여, 제1 더미 메모리 셀(350)에 의해 디스차지되는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)사이의 전압 차이를 조절할 수 있다.
도 4 내지 도 5를 참조하여 제1 노이즈 분배 회로(300)의 동작을 좀 더 구체적으로 살펴보면, 예컨대, 제1 래치 노드(Q0) 및 제2 래치 노드(QB0)에 각각 로직 '0'과 '1'의 데이터가 저장되어 있고 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)이 프리차지된 경우, 제1 래치 노드(Q0)에 저장된 데이터는 전원 전압(VDD)의 레벨로 프리차지된 제1 비트 라인(BL0)에 의해 노이즈의 영향을 받을 수 있게 된다.
이를 위해, 제어 회로(30)로부터 인가되는 '로우' 레벨의 제1 선택 신호(UMUX0)에 응답하여 제1 노이즈 분배 회로(300)가 활성화되고, '하이' 레벨의 제2 선택 신호(UMUX1)에 응답하여 제2 노이즈 분배 회로(400)는 비활성화된다.
즉, '로우' 레벨의 제1 선택 신호(UMUX0)에 응답하여 제1 트랜지스터(311) 및 제2 트랜지스터(313)가 턴온되므로, 제1 메모리 셀(210)은 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 통해 제1 노이즈 분배 회로(300)로 연결된다.
이때, 제2 워드 라인(WL1)과 동시에 활성화된 더미 워드 라인(dummy WL)에 의해 제1 더미 메모리 셀(350)의 제1 패스 셀(351) 및 제2 패스 셀(355) 각각에 포함된 제3 트랜지스터(352) 및 제4 트랜지스터(357)가 턴온된다.
그러면, 제1 인버터(353) 및 제2 인버터(356)는 제1 입력 노드(N1) 및 제2 입력 노드(N2)로 인가되는 전원 전압(VDD)의 레벨을 반전하여 출력하고, 제3 트랜지스터(352) 및 제4 트랜지스터(357)는 반전된 전원 전압(VDD)의 레벨에 의해 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 디스차지한다.
제1 더미 메모리 셀(350)에 의하여 디스차지되는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0) 중, 제1 래치 노드(Q0)에 저장된 '0'의 레벨에 의해 제1 비트 라인(BL0)이 제2 래치 노드(QB0)에 저장된 '1'의 레벨에 의한 제1 상보 비트 라인(BLB0)보다 더 낮은 전압으로 감소하게 된다.
이로 인해, 제1 비트 라인 클램프 회로(330)에 포함된 제6 트랜지스터(333)의 게이트에는 제5 트랜지스터(331)의 게이트로 인가되는 전압보다 더 낮은 전압이 인가되므로, 제1 상보 비트 라인(BLB0)은 '1'의 레벨이 되고 제1 비트 라인(BL0)은 제1 상보 비트 라인(BLB0)보다 낮은 전압 레벨이 된다.
즉, 도 5에 도시된 바와 같이, 전원 전압(VDD)의 레벨로 프리차지되어있던 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)은 제1 더미 메모리 셀(350)에 의해 디스차지될 수 있다. 디스차지되는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)은 제1 래치 노드(Q0) 및 제2 래치 노드(QB0) 각각에 저장된 데이터 레벨에 의해 전압 차이가 발생하게 되며, 제1 비트 라인 클램프 회로(330)의 동작으로 인해 그 전압 차이가 더 커지게 된다.
따라서, 제1 비트 라인(BL0)이 저전압을 갖게 됨에 따라, 제1 메모리 셀(210)의 제1 래치 노드(Q0)는 저장된 '0'의 데이터를 안정적으로 유지할 수 있게 된다.
반면에, 제2 워드 라인(WL1)이 인에이블되고 제1 비트 라인쌍(BL0, BLB0)이 인에이블되는 경우 제2 메모리 셀(220)이 반-선택된 메모리 셀이 되며, 제어 회로(30)로부터 인가되는 제1 선택 신호(UMUX0)에 응답하여 제1 노이즈 분배 회로(300)는 비활성화되고, 제2 선택 신호(UMUX1)에 응답하여 제2 노이즈 분배 회로(400)가 활성화된다.
이 경우, 제2 노이즈 분배 회로(400)의 제2 커넥터(410), 제2 비트 라인 클램프 회로(430) 및 제2 더미 메모리 셀(450)은 제1 노이즈 분배 회로(300)에 대하여 상술한 바와 동일하게 동작할 수 있다.
도 4에서는 노이즈 분배 회로(300, 400)가 메모리 셀 어레이(10)의 일부에 구현되는 예를 도시하였으나, 이에 한정되는 것은 아니며, 메모리 셀 어레이(10)의 외부에 메모리 셀 어레이(10)와 감지 증폭기 및 라이트 드라이버 블록(40) 사이에 구현될 수도 있다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 선택된 메모리 셀에 대한 라이트 또는 리드 동작 시, 반-선택된 메모리 셀의 리드 마진을 향상시킬 수 있다. 또한, 선택된 메모리 셀의 라이트 마진(write margin)을 향상시키기 위한 워드 라인 부스팅 구조가 반도체 메모리 장치(1)에 적용되는 경우에도, 반-선택된 메모리 셀의 리드 마진을 동시에 향상시킬 수 있게 된다.
도 6은 본 발명의 다른 실시예에 따른 노이즈 분배 회로를 도시한 회로도이다. 도 6에서는 설명의 편의를 위해 하나의 비트 라인 쌍(BL0, BLB0)에 대응하는 메모리 셀(210, 230)만을 도시하였다. 또한, 도 4에서와 마찬가지로, 제1 메모리 셀(210)이 반-선택된 메모리 셀인 경우를 예로 들어 설명한다.
본 발명의 다른 실시예에 따른 제1 노이즈 분배 회로(600)는, 제1 비트 라인 클램프 회로(610), 제1 커넥터(630) 및 제1 비트 라인 제어 회로(650)를 포함한다.
제1 커넥터(630)는 제어 회로(30)로부터 인가되는 제1 선택 신호(UMUX0)에 응답하여, 반-선택된 메모리 셀인 제1 메모리 셀(210)을 제1 메모리 셀(210)에 대응하는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 통해 제1 노이즈 분배 회로(600)로 연결한다.
제1 비트 라인 제어 회로(650)는 인버팅 회로(651) 및 제1 트랜지스터(653)을 포함하고, 인버팅 회로(651)는 제2 트랜지스터(MP1) 및 제3 트랜지스터(MN1)를 포함한다.
제1 비트 라인 제어 회로(650)는 제어 회로(30)로부터 인가되는 제1 제어 신호(PCH) 및 제2 제어 신호(ND)에 응답하여, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 프리차지하거나 디스차지할 수 있다. 이때, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)은 감지 증폭기 및 라이트 드라이버 블록(40')과 별도로 구비된 프리차지 회로(500) 및 제1 비트 라인 제어 회로(650)에 포함된 제2 트랜지스터(MP1)에 의해 프리차지될 수 있다.
즉, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)은 프리차지 회로(500)와 제1 비트 라인 제어 회로(650)로 인가되는 '로우' 레벨의 제1 제어 신호(PCH) 및 제2 제어 신호(ND)에 응답하여 프리차지될 수 있다.
또한, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)은 제1 비트 라인 제어 회로(650)로 인가되는 '하이' 레벨의 제1 제어 신호(PCH) 및 제2 제어 신호(ND)에 응답하여 디스차지될 수 있다.
제1 비트 라인 클램프 회로(610)는 제1 메모리 셀(210)의 제1 래치 노드(Q0) 및 제2 래치 노드(QB0)에 저장된 데이터의 레벨에 기초하여, 제1 비트 라인 제어 회로(650)에 의해 디스차지되는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0) 사이의 전압 차이를 조절할 수 있다.
예컨대, 제1 메모리 셀(210)의 제1 래치 노드(Q0) 및 제2 래치 노드(QB0)에 각각 로직 '0'과 '1'의 데이터가 저장된 경우, 제1 비트 라인(BL0)이 저전압을 갖도록 제1 노이즈 분배 회로(600)가 동작될 수 있다.
즉, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)이 프리차지된 이후, 제어 회로(30)로부터 인가되는 '로우' 레벨의 제1 선택 신호(UMUX0)에 응답하여 제1 커넥터(630)에 포함된 제4 트랜지스터(631) 및 제5 트랜지스터(633)가 턴온되므로, 제1 노이즈 분배 회로(600)가 활성화된다.
제1 메모리 셀(210)은 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 통해 제1 노이즈 분배 회로(600)로 연결된다.
이때, 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)이 전원 전압(VDD)의 레벨로 프리차지된 상태에서, 제어 회로(30)로부터 인가되는 '하이' 레벨의 제1 제어 신호(PCH) 및 제2 제어 신호(ND)에 응답하여 인버팅 회로(651)에 포함된 제3 트랜지스터(MN1) 및 제1 트랜지스터(653)가 각각 턴온된다. 그러면, 제3 트랜지스터(MN1) 및 제1 트랜지스터(653)는 접지 전압(VSS)의 레벨에 의해 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0)을 디스차지한다.
제1 비트 라인 제어 회로(650)에 의해 디스차지되는 제1 비트 라인(BL0) 및 제1 상보 비트 라인(BLB0) 중, 제1 래치 노드(Q0)에 저장된 '0'의 레벨에 의해 제1 비트 라인(BL0)이 제2 래치 노드(QB0)에 저장된 '1'의 레벨에 의한 제1 상보 비트 라인(BLB0)보다 더 낮은 전압으로 감소하게 된다.
이로 인해, 제1 비트 라인 클램프 회로(610)에 포함된 제6 트랜지스터(611)의 게이트에는 제7 트랜지스터(613)의 게이트로 인가되는 전압보다 더 낮은 전압이 인가되므로, 제1 상보 비트 라인(BLB0)은 '1'의 레벨이 되고 제1 비트 라인(BL0)은 제1 상보 비트 라인(BLB0)보다 낮은 전압 레벨이 된다.
즉, 제1 비트 라인(BL0)이 저전압을 갖게 됨에 따라, 제1 메모리 셀(210)의 제1 래치 노드(Q0)는 저장된 '0'의 데이터를 안정적으로 유지할 수 있게 된다.
도 6에서는 프리차지 회로(500) 및 노이즈 분배 회로(600)가 메모리 셀 어레이(10)와 감지 증폭기 및 라이트 드라이버 블록(40') 사이에 구현된 예를 도시하였으나, 이에 한정되는 것은 아니며, 감지 증폭기 및 라이트 드라이버 블록(40')의 일부에 구현될 수도 있다.
도 7은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시예를 나타낸다.
도 7을 참조하면, 메모리 시스템(700)은 비휘발성 메모리 장치(750), 휘발성 메모리 장치(1), 및 휘발성 메모리 장치(1)와 비휘발성 메모리 장치(750)의 동작을 제어할 수 있는 CPU(central processing unit; 710)를 포함한다. CPU(710)는 마이크로프로세서일 수 있다.
휘발성 메모리 장치(1)는 CPU(710)의 동작 메모리(operation memory)로서 사용될 수 있다. 휘발성 메모리 장치(1)는 SRAM(static random access memory)으로 구현될 수 있다.
메모리 시스템(700)에 접속된 호스트(HOST)는 메모리 인터페이스(720)와 호스트 인터페이스(740)를 통하여 비휘발성 메모리 장치(750)와 데이터 통신을 수행할 수 있다.
CPU(710)의 제어에 따라, 에러 정정 코드(error correction code(ECC)) 블록 (730)은 메모리 인터페이스(720)를 통하여 비휘발성 메모리 장치(750)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(740)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(710)는 버스(701)를 통하여 메모리 인터페이스(720), ECC 블록(730), 호스트 인터페이스(740), 및 휘발성 메모리 장치(1) 사이에서 데이터 통신을 제어할 수 있다.
메모리 시스템(700)은 플래시(flash) 메모리 드라이브, USB(Universal Serial Bus) 플래시 메모리 드라이브, IC-USB(InterChip USB) 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 8은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시예를 나타낸다.
도 8을 참조하면, 메모리 시스템(800)은 입력부(810), 제어부(820), 비휘발성 메모리 장치(830), SRAM(1)을 포함하는 메모리 컨트롤러(840), DRAM 컨트롤러(850), DRAM(860), 및 출력부(870)를 포함한다.
입력부(810)는 외부로부터 입력된 명령을 수신한다. 제어부(820)는 입력부(810)를 통해 전송된 상기 명령을 수행하기 위한 제어 신호를 생성한다.
상기 제어 신호에 따라 비휘발성 메모리 장치(830)에 저장된 데이터가 메모리 컨트롤러(840)로 전송되고 전송된 데이터는 메모리 컨트롤러(840)에 포함된 SRAM(1)에 저장된다.
메모리 컨트롤러(840)는 비휘발성 메모리 장치(830)로부터 출력된 데이터를 DRAM(860)으로 전송하기 전에 버퍼 메모리의 기능을 수행하는 SRAM(1)에 저장한다.
메모리 시스템(800)은 버퍼 메모리의 기능을 수행하는 SRAM(1)을 포함함으로써 비휘발성 메모리 장치(830)로부터 출력된 데이터를 DRAM(860)에 직접 저장할 때 발생할 수 있는 지연을 방지할 수 있다.
DRAM 컨트롤러(850)는 SRAM(1)으로부터 출력된 데이터를 DRAM(860)에 저장한다. DRAM(860)에 저장된 데이터는 제어부(820)의 제어에 따라 출력부(870)를 통해 출력될 수 있다.
도 9는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 1 및 도 9를 참조하면, 메모리 시스템(900)은 이동 전화기(cellular phone), 스마트폰(smartphone), 태블릿 PC(tablet personal computer), PDA(personal digital assistant), PMP(portable multimedia player), 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(900)은 비휘발성 메모리 장치(960)와 비휘발성 메모리 장치 (960)의 동작을 제어할 수 있는 메모리 컨트롤러(950)를 포함한다.
메모리 컨트롤러(950)는 프로세서(910)의 제어에 따라 비휘발성 메모리 장치 (960)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
메모리 컨트롤러(950)는 비휘발성 메모리 장치(960)로부터 출력된 데이터를 저장하기 위한 SRAM(1)을 포함한다.
SRAM(1)은 비휘발성 메모리 장치(960)로부터 출력된 데이터를 일시적으로 저장한다. SRAM(1)에 저장된 데이터는 프로세서(910)로 전송된다.
무선 송수신기(930)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(930)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(910)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(910)는 무선 송수신기(930)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(950) 또는 디스플레이(920)로 전송할 수 있다. 메모리 컨트롤러(950)는 프로세서(910)에 의하여 처리된 신호를 비휘발성 메모리 장치(960)에 프로그램 또는 라이트할 수 있다.
또한, 무선 송수신기(930)는 프로세서(910)로부터 출력된 신호를 무선 신호로 변경하고, 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(940)는 프로세서(910)의 동작을 제어하기 위한 제어 신호 또는 프로세서(910)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(910)는 메모리 컨트롤러(950)로부터 출력된 데이터, 무선 송수신기 (930)로부터 출력된 데이터, 또는 입력 장치(940)로부터 출력된 데이터가 디스플레이(920)를 통하여 디스플레이될 수 있도록 디스플레이(920)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(960)의 동작을 제어할 수 있는 메모리 컨트롤러(950)는 프로세서(910)의 일부로서 구현될 수 있고 또한 프로세서(910)와 별도의 칩으로 구현될 수 있다.
실시 예에 따라, 메모리 컨트롤러(950)와 비휘발성 메모리 장치(960)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다. 도 10에 도시된 메모리 시스템(1000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(1000)은 비휘발성 메모리 장치(1050)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1040)를 포함한다. 메모리 컨트롤러(1040)는 SRAM(1)을 포함한다.
메모리 컨트롤러(1040)는 비휘발성 메모리 장치(1050)로 출력된 데이터를 SRAM(1)에 일시적으로 저장한다. SRAM(1)에 저장된 데이터는 프로세서(1010)로 전송될 수 있다.
프로세서(1010)는 입력 장치(1020)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1050)에 저장된 데이터를 디스플레이(1030)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(1020)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(1010)는 메모리 시스템(1000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1040)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1050)의 동작을 제어할 수 메모리 컨트롤러(1040)는 프로세서(1010)의 일부로서 구현될 수 있고 또한 프로세서(1010)와 별도의 칩으로 구현될 수 있다.
실시 예에 따라, 메모리 컨트롤러(1040)와 비휘발성 메모리 장치(1050)는 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 11에 도시된 메모리 시스템(1100)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(1100)은 비휘발성 메모리 장치(1105), 메모리 컨트롤러(1110), 및 카드 인터페이스(1120)를 포함한다.
메모리 컨트롤러(1110)는 비휘발성 메모리 장치(1105)와 카드 인터페이스(1120) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(1120)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(1120)는 호스트(1130)의 프로토콜에 따라 호스트(1130)와 메모리 컨트롤러(1110) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 장치(1105)로부터 출력된 데이터를 메모리 컨트롤러(1110)에 포함된 SRAM(1)에 일시적으로 저장한다.
SRAM(1)에 저장된 데이터는 카드 인터페이스(1120)로 전송될 수 있다.
실시 예에 따라 카드 인터페이스(1120)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(1130)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(1100)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(1130)의 호스트 인터페이스(1150)와 접속될 때, 호스트 인터페이스(1150)는 마이크로프로세서(1140)의 제어에 따라 카드 인터페이스(1120)와 메모리 컨트롤러(1110)를 통하여 비휘발성 메모리 장치(1105)와 데이터 통신을 수행할 수 있다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다. 도 12에 도시된 메모리 시스템(1200)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(1200)은 비휘발성 메모리 장치(1280)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1270)를 포함한다.
메모리 컨트롤러(1270)는 비휘발성 메모리 장치(1280)로부터 출력된 데이터를 일시적으로 저장하거나 또는 비휘발성 메모리 장치(1280)로 출력될 데이터를 일시적으로 저장하기 위한 SRAM(1)을 포함한다.
메모리 시스템(1200)의 이미지 센서(1220)는 광학 이미지를 디지털 이미지로 변환하고, 변환된 디지털 이미지는 프로세서(1210) 또는 메모리 컨트롤러(1270)로 전송된다. 프로세서(1210)의 제어에 따라, 변환된 디지털 이미지는 디스플레이(1230)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(1270)를 통하여 비휘발성 메모리 장치(1280)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(1280)에 저장된 데이터는 프로세서(1210) 또는 메모리 컨트롤러(1270)의 제어에 따라 디스플레이(1230)를 통하여 디스플레이된다.
실시 예에 따라 비휘발성 메모리 장치(1280)의 동작을 제어할 수 있는 메모리 컨트롤러(1270)는 프로세서(1210)의 일부로서 구현될 수 있고 또한 프로세서(1210)와 별개의 칩으로 구현될 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시예를 나타낸다.
도 13을 참조하면, 메모리 시스템(1300)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다. 메모리 시스템(1300)은 다수의 비휘발성 메모리 장치들(1350), 다수의 비휘발성 메모리 장치들(1350) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1310), DRAM(1330), 메모리 컨트롤러(1310)와 호스트(1340) 사이에서 주고받는 데이터를 DRAM(1330)에 저장하는 것을 제어하는 버퍼 매니저(1320)를 포함할 수 있다.
메모리 컨트롤러(1310)는 SRAM(1)을 포함하고, SRAM(1)은 비휘발성 메모리 장치(1350)로부터 출력된 데이터를 일시적으로 저장하였다가 버퍼 매니저(1320)의 제어에 따라 상기 데이터를 DRAM(1330)으로 전송할 수 있다.
본 명세서에서 설명된 메모리 컨트롤러(840, 950, 1040, 1110, 1270, 및 1310)는 SRAM(1)과 SRAM(1)의 동작, 예컨대 라이트 동작과 리드 동작을 제어할 수 있는 마이크로프로세서(미도시)를 포함한다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 SoC(System on Chip)의 일 실시예를 나타낸다. 도 14를 참조하면, SoC(1400)는 CPU(1401), 휘발성 메모리 장치(1), 인터페이스부(1402), GPU(1403), 디스플레이 컨트롤러(1404), 외부 메모리 컨트롤러(1405)를 포함할 수 있다.
SoC(1400)의 동작을 전반적으로 제어할 수 있는 CPU(1401)는 각 구성요소(1, 1402, 1403, 1404, 1405)의 동작을 제어할 수 있다.
외부 메모리 컨트롤러(1405)는 SoC(1400)에 연결된 외부 메모리(1430)로부터 데이터를 송수신할 때 메모리 동작을 제어할 수 있다.
GPU(1403)는 메모리 컨트롤러(1405)가 외부 메모리(1430)로부터 리드(read)한 데이터를 디스플레이에 적합한 신호로 처리한다.
디스플레이 컨트롤러(1404)는 상기 처리된 신호를 디스플레이 장치(1420)로 전송할지 여부를 제어한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 반도체 메모리 장치 10: 메모리 셀 어레이
20: 로우 디코더 30: 제어 회로
40: 감지 증폭기 및 라이트 드라이버 블록 50: 컬럼 디코더
60: 데이터 입출력 회로

Claims (10)

  1. 복수의 비트 라인 쌍과 복수의 워드 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀; 및
    상기 복수의 비트 라인 쌍 중에서 각각의 비트 라인 쌍에 대응하는 메모리 셀들과 상기 각각의 비트 라인 쌍을 통해 연결되는 노이즈 분배 회로를 포함하며,
    상기 노이즈 분배 회로는 상기 복수의 메모리 셀 중 선택된 메모리 셀의 리드(read) 또는 라이트(write) 동작 시, 반-선택된(half-selected) 메모리 셀에 대응하는 비트 라인 또는 상보 비트 라인을 디스차지(discharge)하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 노이즈 분배 회로는,
    선택 신호에 응답하여 상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인을 상기 노이즈 분배 회로로 연결하는 커넥터;
    더미 워드 라인과 상기 비트 라인 및 상보 비트 라인 사이에 연결되어, 상기 비트 라인 및 상보 비트 라인을 디스차지하는 더미 메모리 셀; 및
    상기 반-선택된 메모리 셀의 제1 및 제2 래치 노드에 저장된 데이터의 레벨에 기초하여 상기 비트 라인 및 상보 비트 라인 사이의 전압 차이를 조절하는 비트 라인 클램프 회로를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 더미 메모리 셀은 제1 입력 노드를 갖는 제1 패스 셀 및 제2 입력 노드를 갖는 제2 패스 셀을 포함하며,
    상기 제1 및 제2 입력 노드는 서로 분리된 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 더미 워드 라인은 상기 선택된 메모리 셀에 대응하는 워드 라인과 동시에 활성화되는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인 중에서 하나의 비트 라인의 전압이 다른 하나의 비트 라인의 전압보다 낮게 유지되도록 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 반도체 메모리 장치는 SRAM(static random access memory)인 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 노이즈 분배 회로는,
    제어 회로로부터 출력되는 선택 신호에 응답하여 상기 반-선택된 메모리 셀에 대응하는 비트 라인 및 상보 비트 라인을 상기 노이즈 분배 회로로 연결하는 커넥터; 및
    상기 제어 회로로부터 출력되는 제1 제어 신호 및 제2 제어 신호에 응답하여 상기 비트 라인 및 상보 비트 라인을 프리차지하거나, 상기 비트 라인 및 상보 비트 라인을 디스차지하는 비트 라인 제어 회로를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 노이즈 분배 회로는,
    상기 반-선택된 메모리 셀의 제1 및 제2 래치 노드에 저장된 데이터의 레벨에 기초하여 상기 비트 라인 제어 회로에 의해 디스차지되는 비트 라인 및 상보 비트 라인 사이의 전압 차이를 조절하는 비트 라인 클램프 회로를 더 포함하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제1 제어 신호는,
    상기 복수의 비트 라인 쌍 각각을 프리차지하기 위해 상기 제어 회로로부터 출력되는 프리차지 신호인 반도체 메모리 장치.
  10. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는,
    제1항에 기재된 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 마이크로프로세서를 포함하는 메모리 시스템.
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