JP2009158073A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し動作時の誤動作を防止可能な半導体記憶装置を提供する。
【解決手段】ＳＲＡＭセル１０の、互いの出力信号を入力する２つのインバータ回路１３，１４間を結ぶ配線に、スイッチ１５，１６を設け、読み出し動作時にインバータ回路１３，１４間の接続を遮断することにより、読み出し動作時に高電位となるビット線ＢＬ，／ＢＬによりインバータ回路１３，１４のノードｎａ，ｎｂの一方のＬレベルの電位が上昇しても、他方へはその影響が伝わらず、データが反転されることが防止される。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）型の半導体記憶装置に関する。

ＳＲＡＭセルは、通常２つのパストランジスタ（トランスファトランジスタと呼ばれる場合もある）と、それぞれｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）とｎチャネル型ＭＯＳＦＥＴからなる２つのインバータの計６つのトランジスタで構成されている。そして、２つのインバータ回路をループ状につないで、Ｄ−フリップフロップを構成することで相補のデータを保持している。

図１８は、通常のＳＲＡＭセルの回路図である。
ＳＲＡＭセル９０は、それぞれ一方の入出力端子（ソースまたはドレイン）にビット線ＢＬまたはビット線／ＢＬを接続したトランスファトランジスタであるｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）９１，９２と、ｎＭＯＳ９１，９２間に接続され、互いの出力信号を入力するように接続されたインバータ回路９３，９４とを有している。

トランスファトランジスタであるｎＭＯＳ９１，９２は、ゲートに接続されるワード線ＷＬの電位レベルに応じてオンまたはオフする。
インバータ回路９３は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）９３ａとｎＭＯＳ９３ｂからなり、インバータ回路９４は、ｐＭＯＳ９４ａとｎＭＯＳ９４ｂとからなる。

ｐＭＯＳ９３ａ，９４ａのソースには高電位側電源Ｖｄｄが接続され、ｐＭＯＳ９３ａのドレインはｎＭＯＳ９１の他方の入出力端子、ｎＭＯＳ９３ｂのドレイン、ｐＭＯＳ９４ａ及びｎＭＯＳ９４ｂのゲートに接続している。ｐＭＯＳ９４ａのドレインは、ｎＭＯＳ９２の他方の入出力端子、ｎＭＯＳ９４ｂのドレイン、ｐＭＯＳ９３ａ及びｎＭＯＳ９３ｂのゲートに接続している。ｎＭＯＳ９３ｂ，９４ｂのソースには低電位側電源Ｖｓｓが接続されている。

トランスファトランジスタであるｎＭＯＳ９１，９２は、ゲートに接続されるワード線ＷＬの電位によってオンまたはオフする。
このようなＳＲＡＭセル９０において、データ読み出し時は、まずビット線ＢＬ，／ＢＬを高電位にし、次にワード線ＷＬを高電位にする。これにより、ｎＭＯＳ９１，９２がオンし、インバータ回路９３の出力ノードであるｐＭＯＳ９３ａ、ｎＭＯＳ９３ｂのドレイン間のノードｎａと、インバータ回路９４の出力ノードであるｐＭＯＳ９４ａ、ｎＭＯＳ９４ｂ間のノードｎｂと、ｎＭＯＳ９３ｂ，９４ｂを介してビット線ＢＬ，／ＢＬの電位を引き下げる。そして、最後にビット線ＢＬ，／ＢＬの電位差を図示しないセンスアンプで増幅することで、ＳＲＡＭセル９０に記憶されたデータを得ることができる。

なお、一般に、ＳＲＡＭセルにおいて、アクセスされた際のデータ保持の安定度を測る指標としてスタティックノイズマージン（ＳＮＭ：Static Noise Margin）が用いられている。

図１９は、ＳＮＭの例を示す図である。
縦軸は図１８のノードｎｂの電圧［Ｖ］、横軸はノードｎａの電圧［Ｖ］である。
ここで示すグラフは、ＳＲＡＭセルを２個のインバータ回路に分離して、それぞれのインバータのＤＣ（直流）特性を求め、一方のインバータのＤＣ特性出力が、他方のインバータのＤＣ特性入力となるように、２つのＤＣ特性を重ね合わせたものであり、バタフライカーブとも呼ばれている。

ここでは、図１８で示したインバータ回路９３の出力であり、且つ、インバータ回路９４の入力であるノードｎａの電圧と、インバータ回路９４の出力であり、且つ、インバータ回路９３の入力であるノードｎｂの電圧の関係を示している。

この２つのＤＣ特性を重ねたバタフライカーブに内接する最大の正方形の一辺が、ＳＮＭとして定義される。ＳＮＭが小さすぎると、ＳＲＡＭセルを構成するトランジスタの特性ばらつきによりバタフライカーブが変形し、図１９の正方形が消失してＳＲＡＭが不良となる。よって、ＳＲＡＭを良品とするためには、ＳＮＭを十分に大きくする、もしくは、ＳＲＡＭセルを構成するトランジスタの特性ばらつきを抑える必要がある。

なお、たとえば、特許文献１には、書き込み動作の際に、ライトドライバーがＳＲＡＭセルの高い振幅を持つ信号と競合しなければならなくなるという問題を解決するために、一方のインバータの出力端子と他方のインバータの入力端子間に、トランスミッションゲートを設け、書き込み動作の際に、トランスミッションゲートをオフすることが開示されている。
特開２００６−５９５２３号公報

ところで、ＳＲＡＭトランジスタの特性ばらつきは、微細化するにつれて大きくなる傾向にあり、また、低電源電圧化によりＳＮＭは小さくなり、マージンを確保することが困難になっているという問題があった。この場合、読み出し時にデータを安定に保持することができないという問題があった。

たとえば、図１８のノードｎａの電位レベルが１（Ｈ：High）で、ノードｎｂの電位レベルが０（Ｌ：Low）の場合、正常な場合には、ビット線／ＢＬからｎＭＯＳ９２を介して電流が流れ込みノードｎｂの電位が上昇しても、ｎＭＯＳ９３ｂはオンせず、ノードｎａの電位レベルは保持される。

しかし、特性ばらつきにより、たとえば、ｎＭＯＳ９４ｂの閾値電圧Ｖｔｈが高く、ｎＭＯＳ９３ｂの閾値電圧Ｖｔｈが低い場合、ノードｎｂの電位が上昇しやすくなり、ｎＭＯＳ９３ｂがオンしてしまい、ノードｎａの電位が下がり始める。これにより、ノードｎｂの電位がさらに上がり、ｎＭＯＳ９３ｂに流れる電流が大きくなりノードｎａの電位がさらに下がる。これらの悪循環が繰り返されて、最終的にビット反転が起こってしまう。

上記の点を鑑みて、本発明者は、読み出し動作時の誤動作を防止可能な半導体記憶装置を提供することを目的とする。

上記目的を達成するために、以下のような半導体記憶装置が提供される。この半導体記憶装置は、互いの出力信号を入力する２つのインバータ回路と、２つの前記インバータ回路を結ぶ配線に接続され、読み出し動作時に前記インバータ回路間の接続を遮断するスイッチと、を具備したメモリセルを有する。

メモリセルを構成するＭＯＳＦＥＴの閾値がばらついていても、読み出し動作時の誤動作を防止できる。

以下、本実施の形態を、図面を用いて詳細に説明する。
図１は、本実施の形態の半導体記憶装置のメモリセル（ＳＲＡＭセル）を示す図である。

ここで示すＳＲＡＭセル１０は、それぞれ一方の入出力端子（ソースまたはドレイン）にビット線ＢＬまたはビット線／ＢＬを接続したトランスファトランジスタであるｎＭＯＳ１１，１２と、ｎＭＯＳ１１，１２間に接続され、互いの出力信号を入力するインバータ回路１３，１４と、インバータ回路１３，１４を結ぶ配線に接続されたスイッチ１５，１６を有している。

トランスファトランジスタであるｎＭＯＳ１１，１２は、ゲートに接続されるワード線ＷＬの電位レベルに応じてオンまたはオフする。
インバータ回路１３は、ｐＭＯＳ１３ａとｎＭＯＳ１３ｂとからなり、インバータ回路１４は、ｐＭＯＳ１４ａとｎＭＯＳ１４ｂとからなる。

ｐＭＯＳ１３ａ，１４ａのソースには高電位側電源Ｖｄｄが接続され、ｐＭＯＳ１３ａのドレインはｎＭＯＳ１１の他方の入出力端子、ｎＭＯＳ１３ｂのドレイン、スイッチ１６を介してｐＭＯＳ１４ａ及びｎＭＯＳ１４ｂのゲートに接続している。ｐＭＯＳ１４ａのドレインは、ｎＭＯＳ１２の他方の入出力端子、ｎＭＯＳ１４ｂのドレイン、スイッチ１５を介してｐＭＯＳ１３ａ及びｎＭＯＳ１３ｂのゲートに接続している。ｎＭＯＳ１３ｂ，１４ｂのソースには低電位側電源Ｖｓｓが接続されている。

スイッチ１５，１６は、信号ＲＳＷによって、読み出し時にオフするように制御されている。
図２は、ワード線ＷＬの電位レベル及び信号ＲＳＷの状態と、ＳＲＡＭセルの状態との関係を示す図である。

データ保持（ｈｏｌｄ）時には、ワード線ＷＬをＬレベルとしｎＭＯＳ１１，１２をオフし、信号ＲＳＷによりスイッチ１５，１６をオンする。これにより、ＳＲＡＭセル１０のノードｎａと、ノードｎｂの電位が保持される。

なお、ワード線ＷＬをＬレベルとし、信号ＲＳＷによりスイッチ１５，１６をオフした場合、リーク電流などでノードｎａ，ｎｂの電位は低下していくが、十分短い時間では、データ保持状態（図２では括弧付のｈｏｌｄ）となる。以下では、この状態を動的保持状態という。

データ書き込み（ＷＲＩＴＥ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷによりスイッチ１５，１６をオンする。これにより、ノードｎａ，ｎｂは、ビット線ＢＬ，／ＢＬの電位に応じてＨレベルまたはＬレベルの電位となる。

データ読み出し（ＲＥＡＤ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷにより、スイッチ１５，１６をオフする。データ読み出し時は、ビット線ＢＬ，／ＢＬとも高電位となっているので、ノードｎａと、ノードｎｂの電位に応じて、ビット線ＢＬ，／ＢＬの電位が引き下がる。そして、最後にビット線ＢＬ，／ＢＬの電位差を図示しないセンスアンプで増幅することで、ＳＲＡＭセル１０に記憶されたデータを得ることができる。

本実施の形態の半導体記憶装置のＳＲＡＭセル１０では、データ読み出し時、ビット線ＢＬ，／ＢＬの電位によって、インバータ回路１３，１４の出力であるノードｎａ，ｎｂの電位が上がっても、インバータ回路１３，１４間の接続がスイッチ１５，１６によって切断されているため他方に伝わらない。これにより、データの反転を起こす危険を抑えることができる。

なお、データ読み出し時、スイッチ１５，１６を一方のみオフするようにしてもインバータ回路１３，１４のループを切断することができるので、同様の効果が得られる。このため、スイッチ１５，１６はどちらか一方のみ設けるようにしてもよい。

図３は、本実施の形態のＳＲＡＭの要部の構成を示す図である。
ここでは、図１と同様の回路構成であるＳＲＡＭセル１０−１，１０−２，１０−３，１０−４を有するＳＲＡＭ２０の要部の構成を示している。なお、ＳＲＡＭセルの数は、２×２に限定されることはない。

ＳＲＡＭ２０は、ワード線ＷＬ１またはワード線ＷＬ２を活性化してＳＲＡＭセル１０−１〜１０−４を選択するカラムセレクタ２１と、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２を選択してデータをセンスアンプＳＡに供給するロウデコーダ２２、プリチャージ線ＰＣからの信号に応じてビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をプリチャージするためのｐＭＯＳ２３−１，２３−２，２３−３，２３−４を有している。

さらに、本実施の形態のＳＲＡＭ２０では、信号線ＲＳＷ１，ＲＳＷ２によって、ＳＲＡＭセル１０−１〜１０−４内のスイッチ（図１のスイッチ１５，１６）をオンまたはオフさせるための信号ＲＳＷを供給するリード用ロウセレクタ２４を有している。

以下、ＳＲＡＭ２０の動作を説明する。
データ保持時には、カラムセレクタ２１は、全てのワード線ＷＬ１，ＷＬ２をＬレベルにし、リード用ロウセレクタ２４は、信号線ＲＳＷ１，ＲＳＷ２により、スイッチをオンにするための信号ＲＳＷをＳＲＡＭセル１０−１〜１０−４に供給する。これにより、全てのＳＲＡＭセル１０−１〜１０−４は、データ保持状態となる。

たとえば、ＳＲＡＭセル１０−１のデータを読み出す場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル１０−１，１０−２を選択する。リード用ロウセレクタ２４は、信号線ＲＳＷ１，ＲＳＷ２により、スイッチをオフにするための信号ＲＳＷをＳＲＡＭセル１０−１〜１０−４に供給する。これにより、ＳＲＡＭセル１０−１，１０−２は読み出し状態になり、ＳＲＡＭセル１０−３，１０−４は、動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ＳＲＡＭセル１０−１のデータが読み出される。本実施の形態のＳＲＡＭ２０では、リード用ロウセレクタ２４からの信号ＲＳＷにより、ＳＲＡＭセル１０−１のスイッチをオフにしているので、誤読み出しを防止することができる。

たとえば、ＳＲＡＭセル１０−１にデータを書き込む場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル１０−１，１０−２を選択する。リード用ロウセレクタ２４は、信号線ＲＳＷ１によりスイッチをオンにするための信号ＲＳＷをＳＲＡＭセル１０−１，１０−３に供給し、信号線ＲＳＷ２によりスイッチをオフにするための信号ＲＳＷをＳＲＡＭセル１０−２，１０−４に供給する。これにより、ＳＲＡＭセル１０−１は書き込み状態、ＳＲＡＭセル１０−２は読み出し状態、ＳＲＡＭセル１０−３は保持状態、ＳＲＡＭセル１０−４は動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ビット線ＢＬ１，／ＢＬ１のデータがＳＲＡＭセル１０−１に書き込まれる。

ＳＲＡＭセル１０−１〜１０−４への読み書き時における各信号の様子を以下に示す。
図４は、本実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。

図４（Ａ）に示すように、読み出し時は、プリチャージ線ＰＣを一定期間ＬレベルにしてｐＭＯＳ２３−１〜２３−４をオンし、ビット線ＢＬ，／ＢＬを高電位側電源Ｖｄｄによりプリチャージする。その後、読み出し対象のＳＲＡＭセルがあるカラムのワード線ＷＬをＨレベルに立ち上げるが、その直前にＳＲＡＭセルのスイッチを制御する信号ＲＳＷを、スイッチをオンさせる信号からオフさせる信号に変える（詳細は後述する）。

ｎａ，ｎｂは、図１のＳＲＡＭセル１０のノードｎａ，ｎｂの電位を示しているが、たとえば、点線で、Ｈレベルとなっている方をノードｎａの電位、実線で、ワード線ＷＬがＨレベルの期間にＬレベルから少々引き上げられている方をノードｎｂの電位とする。スイッチをオフにしているため、ノードｎｂの電位がビット線／ＢＬによって引き上げられても、ノードｎａの電位には影響を与えない。

ノードｎａの電位がＨレベルの場合、ビット線ＢＬの電位（点線）はそのままであり、ビット線／ＢＬの電位（実線）が下がっている。これにより、センスアンプＳＡ（ラッチ型を想定している）は、ビット線ＢＬ，／ＢＬの電位差を検出し、ノードｎａの電位がＨレベルであると認識して、Ｈレベルの信号を出力する。

信号ＲＳＷは、ワード線ＷＬの立ち下がりと同時に、スイッチをオフ状態からオン状態にする。
なお、リード用ロウセレクタ２４の回路構成を簡略化するために、ワード線ＷＬの立ち上がりと同時に、信号ＲＳＷをオフするようにしてもよい。

一方、書き込み時は、図４（Ｂ）に示すように、ビット線ＢＬがＬレベル（点線）、ビット線／ＢＬがＨレベル（実線）であるとすると、ワード線ＷＬがＨレベルに立ち上がると、始めに点線で示されるノードｎａの電位がＨレベルの場合（ノードｎａと相補の電位となっているノードｎｂの電位（実線）はＬレベル）、ノードｎａの電位が引き下げられＬレベルとなり、逆にノードｎｂの電位は引き上げられてＨレベルになる。書き込み時は、信号ＲＳＷは常にスイッチをオン状態にする信号となっている。

以下、図１のスイッチ１５，１６の具体例をあげて詳細に説明する。
図５は、第１の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。
前述した図１と同一の構成要素は、同一符号としている。

第１の実施の形態の半導体記憶装置のＳＲＡＭセル３０は、図１のスイッチ１５として、互いに接続された一方の入出力端子をインバータ回路１３の入力側（ｐＭＯＳ１３ａ及びｎＭＯＳ１３ｂのゲート）に接続し、互いに接続された他方の入出力端子をインバータ回路１４の出力側（ノードｎｂ）に接続したｎＭＯＳ３１ａとｐＭＯＳ３１ｂを有している。また、図１のスイッチ１６として、互いに接続された一方の入出力端子をインバータ回路１３の出力側（ノードｎａ）に接続し、互いに接続された他方の入出力端子をインバータ回路１４の入力側（ｐＭＯＳ１４ａ及びｎＭＯＳ１４ｂのゲート）に接続したｎＭＯＳ３２ａとｐＭＯＳ３２ｂを有している。

ｎＭＯＳ３１ａ，３２ａのゲートには信号ＲＳＷが入力され、ｐＭＯＳ３１ｂ，３２ｂのゲートには信号／ＲＳＷが入力される。
図６は、ワード線ＷＬ及び信号ＲＳＷ，／ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。

データ保持（ｈｏｌｄ）時には、ワード線ＷＬをＬレベルとしｎＭＯＳ１１，１２をオフし、信号ＲＳＷをＨレベル、信号／ＲＳＷをＬレベルとし、ｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを両方オンする。これにより、ＳＲＡＭセル３０のノードｎａと、ノードｎｂの電位が保持される。

なお、ワード線ＷＬをＬレベルとし、信号ＲＳＷをＬレベル、信号／ＲＳＷをＨレベルとしてｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを両方オフした場合は、動的保持状態となる。

データ書き込み（ＷＲＩＴＥ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷをＨレベル、信号／ＲＳＷをＬレベルとし、ｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを両方オンする。これにより、ノードｎａ，ｎｂは、ビット線ＢＬ，／ＢＬの電位に応じてＨレベルまたはＬレベルの電位となる。

データ読み出し（ＲＥＡＤ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷをＬレベル、信号／ＲＳＷをＨレベルとしてｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを両方オフする。データ読み出し時は、ビット線ＢＬ，／ＢＬとも高電位となっているので、ノードｎａと、ノードｎｂの電位レベルに応じて、ビット線ＢＬ，／ＢＬの電位が引き下がる。そして、最後にビット線ＢＬ，／ＢＬの電位差を図示しないセンスアンプで増幅することで、ＳＲＡＭセル３０に記憶されたデータを得ることができる。

第１の実施の形態の半導体記憶装置のＳＲＡＭセル３０では、データ読み出し時、ビット線ＢＬ，／ＢＬの電位によって、インバータ回路１３，１４の出力であるノードｎａ，ｎｂの一方の電位が上がっても、信号ＲＳＷをＬレベル、信号／ＲＳＷをＨレベルとしてｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを両方オフし、インバータ回路１３，１４間の接続を切断する。このため、一方のノードｎａ，ｎｂの電位の変化が、他方のノードｎａ，ｎｂの電位に影響を与えない。これにより、データの反転を起こす危険を抑えることができる。

なお、データ読み出し時、ｎＭＯＳ３１ａ及びｐＭＯＳ３１ｂからなるスイッチと、ｎＭＯＳ３２ａ及びｐＭＯＳ３２ｂからなるスイッチを一方のみオフするようにしてもインバータ回路１３，１４のループを切断することができるので、同様の効果が得られる。このため、スイッチはどちらか一方のみ設けるようにしてもよい。

図７は、第１の実施の形態のＳＲＡＭの要部の構成を示す図である。
図３と同一の構成要素については同一符号としている。
ここでは、図５と同様の回路構成であるＳＲＡＭセル３０−１，３０−２，３０−３，３０−４を有するＳＲＡＭ４０の要部の構成を示している。なお、ＳＲＡＭセルの数は、２×２に限定されることはない。

第１の実施の形態のＳＲＡＭ４０では、リード用ロウセレクタ２４ａは、ＳＲＡＭセル３０−１〜３０−４に、前述した相補の信号ＲＳＷ，／ＲＳＷを供給する。ＳＲＡＭセル３０−１，３０−３に対しては、信号線ＲＳＷ１，／ＲＳＷ１により供給し、ＳＲＡＭセル３０−２，３０−４に対しては、信号線ＲＳＷ２，／ＲＳＷ２により供給する。

リード用ロウセレクタ２４ａは、高電位側電源Ｖｈｉｇｈ、低電位側電源Ｖｌｏｗと接続している（Ｖｄｄ及びＶｓｓとしてもよい）。また、リード用ロウアドレス選択信号、リード選択信号、ライト選択信号を入力し、ＳＲＡＭセル３０−１，３０−３とＳＲＡＭセル３０−２，３０−４とに、動作に応じた信号ＲＳＷ，／ＲＳＷを供給する。

以下、ＳＲＡＭ４０の動作を説明する。
データ保持時には、カラムセレクタ２１は、全てのワード線ＷＬ１，ＷＬ２をＬレベルにし、リード用ロウセレクタ２４ａは、Ｈレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、Ｌレベルの信号／ＲＳＷを信号線／ＲＳＷ１，／ＲＳＷ２を介して、それぞれＳＲＡＭセル３０−１〜３０−４に供給する。これにより、全てのＳＲＡＭセル１０−１〜１０−４は、データ保持状態となる。

たとえば、ＳＲＡＭセル３０−１のデータを読み出す場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル３０−１，３０−２を選択する。リード用ロウセレクタ２４ａは、たとえば、読み出し時にＨレベルとなるリード選択信号の立ち上がりに同期して、低電位側電源ＶｌｏｗをもとにしたＬレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、高電位側電源ＶｈｉｇｈをもとにしたＨレベルの信号／ＲＳＷを信号線／ＲＳＷ１，／ＲＳＷ２を介して、それぞれＳＲＡＭセル３０−１〜３０−４に供給する。これにより、ＳＲＡＭセル３０−１，３０−２は読み出し状態になり、ＳＲＡＭセル３０−３，３０−４は、動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ＳＲＡＭセル３０−１のデータが読み出される。第１の実施の形態のＳＲＡＭ４０では、リード用ロウセレクタ２４ａからの信号ＲＳＷ，／ＲＳＷにより、ＳＲＡＭセル３０−１のスイッチをオフにしているので、誤読み出しを防止することができる。

たとえば、ＳＲＡＭセル３０−１にデータを書き込む場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル３０−１，３０−２を選択する。リード用ロウセレクタ２４ａは、たとえば、書き込み時にＨレベルとなるライト選択信号の立ち上がりに同期して、信号線ＲＳＷ１を介して高電位側電源ＶｈｉｇｈをもとにしたＨレベルの信号ＲＳＷを、信号線／ＲＳＷ１を介して低電位側電源ＶｌｏｗをもとにしたＬレベルの信号／ＲＳＷを、それぞれＳＲＡＭセル３０−１，３０−３に供給する。ＳＲＡＭセル３０−２，３０−４に対しては、信号線ＲＳＷ２を介してＬレベルの信号ＲＳＷを、信号線／ＲＳＷ２を介してＨレベルの信号／ＲＳＷをそれぞれ供給する。これにより、ＳＲＡＭセル３０−１は書き込み状態、ＳＲＡＭセル３０−２は読み出し状態、ＳＲＡＭセル３０−３は保持状態、ＳＲＡＭセル３０−４は動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ビット線ＢＬ１，／ＢＬ１のデータがＳＲＡＭセル３０−１に書き込まれる。

ＳＲＡＭセル３０−１〜３０−４への読み書き時における各信号の様子を以下に示す。
図８は、第１の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。

リード選択信号や書き込み選択信号については図示を省略している。
図８（Ａ）に示すように、読み出し時は、プリチャージ線ＰＣを一定期間ＬレベルにしてｐＭＯＳ２３−１〜２３−４をオンし、ビット線ＢＬ，／ＢＬをプリチャージする。その後、ワード線ＷＬをＨレベルに立ち上げるが、その直前に図示しないリード選択信号に同期してＳＲＡＭセルのスイッチを制御する信号ＲＳＷ（実線）を、ＨレベルからＬレベルに立ち下げ、信号／ＲＳＷ（点線）をＬレベルからＨレベルに立ち上げる。これにより、ＳＲＡＭセルのスイッチをオフさせる。

ｎａ，ｎｂは、図５のノードｎａ，ｎｂの電位を示しているが、たとえば、点線で、Ｈレベルとなっている方をノードｎａの電位、実線で、ワード線ＷＬがＨレベルの期間にＬレベルから少々引き上げられている方をノードｎｂの電位とする。スイッチをオフにしているため、ノードｎｂの電位がビット線／ＢＬによって引き上げられても、ノードｎａの電位には影響を与えない。

ノードｎａの電位がＨレベルの場合、ビット線ＢＬの電位（点線）はそのままであり、ビット線／ＢＬの電位（実線）が下がっている。これにより、センスアンプＳＡ（ラッチ型を想定している）は、ビット線ＢＬ，／ＢＬの電位差を検出し、ノードｎａの電位がＨレベルであると認識して、Ｈレベルの信号を出力する。

信号ＲＳＷ，／ＲＳＷは、図示しないリード選択信号の立ち下がりと同時に、スイッチをオフ状態からオン状態にする。
なお、リード用ロウセレクタ２４ａの回路構成を簡略化するために、リード選択信号を用いずに、ワード線ＷＬの立ち上がりと同時に、信号ＲＳＷ，／ＲＳＷの電位レベルを遷移させるようにしてもよい。

一方、書き込み時は、図８（Ｂ）に示すように、ビット線ＢＬがＬレベル（点線）、ビット線／ＢＬがＨレベル（実線）であるとすると、ワード線ＷＬがＨレベルに立ち上がると、始めに点線で示されるノードｎａの電位がＨレベルの場合、ノードｎａの電位が引き下げられＬレベルとなり、逆にノードｎｂの電位は引き上げられてＨレベルになる。書き込み時は、信号ＲＳＷはＨレベル、信号／ＲＳＷはＬレベルであり、書き込み対象のＳＲＡＭセルのスイッチをオン状態にしている。

次に、第２の実施の形態の半導体記憶装置を説明する。
図９は、第２の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。
前述した図１と同一の構成要素は、同一符号としている。

第２の実施の形態の半導体記憶装置のＳＲＡＭセル５０は、図１のスイッチ１５として、一方の入出力端子をインバータ回路１３の入力側（ｐＭＯＳ１３ａ及びｎＭＯＳ１３ｂのゲート）に接続し、他方の入出力端子をインバータ回路１４の出力側（ノードｎｂ）に接続したｎＭＯＳ５１を有している。また、図１のスイッチ１６として、一方の入出力端子をインバータ回路１３の出力側（ノードｎａ）に接続し、他方の入出力端子をインバータ回路１４の入力側（ｐＭＯＳ１４ａ及びｎＭＯＳ１４ｂのゲート）に接続したｎＭＯＳ５２を有している。ｎＭＯＳ５１，５２のゲートには信号ＲＳＷが入力される。

図１０は、ワード線ＷＬ及び信号ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。
データ保持（ｈｏｌｄ）時には、ワード線ＷＬをＬレベルとし、ｎＭＯＳ１１，１２をオフする。さらに、信号ＲＳＷをＨレベルとし、ｎＭＯＳ５１，５２によるスイッチを両方オンする。これにより、ＳＲＡＭセル５０のノードｎａと、ノードｎｂの電位が保持される。

なお、ワード線ＷＬをＬレベルとし、信号ＲＳＷをＬレベルとしてｎＭＯＳ５１，５２によるスイッチを両方オフした場合は、動的保持状態となる。
データ書き込み（ＷＲＩＴＥ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷを通常のＨレベルよりも高い電位レベルとし、ｎＭＯＳ５１，５２によるスイッチを両方オンする。書き込み時に、信号ＲＳＷを通常のＨレベルよりも高い電位レベルにするのは、ｎＭＯＳ５１，５２の閾値分、Ｈレベルの電位が下がってしまい、インバータ回路１３，１４のｎＭＯＳ１３ｂ，１４ｂがオンしなくなることを防止するためである。これにより、ノードｎａ，ｎｂは、ビット線ＢＬ，／ＢＬの電位に応じてＨレベルまたはＬレベルの電位となる。

データ読み出し（ＲＥＡＤ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷをＬレベルとしてｎＭＯＳ５１，５２によるスイッチを両方オフする。データ読み出し時は、ビット線ＢＬ，／ＢＬとも高電位となっているので、ノードｎａと、ノードｎｂの電位に応じて、ビット線ＢＬ，／ＢＬの電位が引き下がる。そして、最後にビット線ＢＬ，／ＢＬの電位差を図示しないセンスアンプで増幅することで、ＳＲＡＭセル５０に記憶されたデータを得ることができる。

第２の実施の形態の半導体記憶装置のＳＲＡＭセル５０では、データ読み出し時、ビット線ＢＬ，／ＢＬの電位によって、インバータ回路１３，１４の出力であるノードｎａ，ｎｂの一方の電位が上がっても、信号ＲＳＷをＬレベルとしてｎＭＯＳ５１，５２によるスイッチを両方オフすることで、インバータ回路１３，１４間の接続を切断するため他方のノードｎａ，ｎｂの電位に影響を与えない。これにより、データの反転を起こす危険を抑えることができる。また、ＳＲＡＭセル５０のスイッチを、ｎＭＯＳ５１，５２のみで構成できるので、第１の実施の形態のＳＲＡＭのセルアレイよりも縮小でき、全体的なセルアレイの面積を縮小することができる。

なお、データ読み出し時、ｎＭＯＳ５１，５２からなるスイッチを一方のみオフするようにしてもインバータ回路１３，１４のループを切断することができるので、同様の効果が得られる。このため、スイッチはどちらか一方のみ設けるようにしてもよい。

また、データ保持時にも、信号ＲＳＷを通常のＨレベルよりも高い電位レベルにするようにしてもよい。
図１１は、第２の実施の形態のＳＲＡＭの要部の構成を示す図である。

図３と同一の構成要素については同一符号としている。
ここでは、図９と同様の回路構成であるＳＲＡＭセル５０−１，５０−２，５０−３，５０−４を有するＳＲＡＭ６０の要部の構成を示している。なお、ＳＲＡＭセルの数は、２×２に限定されることはない。

第２の実施の形態のＳＲＡＭ６０では、リード用ロウセレクタ２４ｂは、ＳＲＡＭセル５０−１〜５０−４に、前述した信号ＲＳＷを供給する。ＳＲＡＭセル５０−１，５０−３に対しては、信号線ＲＳＷ１により供給し、ＳＲＡＭセル５０−２，５０−４に対しては、信号線ＲＳＷ２により供給する。

リード用ロウセレクタ２４ｂは、高電位側電源Ｖｈｉｇｈ、低電位側電源Ｖｌｏｗと接続している（Ｖｄｄ及びＶｓｓとしてもよい）。さらに、書き込み時に通常のＨレベルよりも高い電位レベルを得るためのブースト電源Ｖｂｏｏｓｔと接続している。また、リード用ロウアドレス選択信号、リード選択信号、ライト選択信号を入力し、ＳＲＡＭセル５０−１〜５０−４に、動作に応じた信号ＲＳＷを供給する。

以下、ＳＲＡＭ６０の動作を説明する。
データ保持時には、カラムセレクタ２１は、全てのワード線ＷＬ１，ＷＬ２をＬレベルにし、リード用ロウセレクタ２４ｂは、Ｈレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、それぞれＳＲＡＭセル５０−１〜５０−４に供給する。これにより、全てのＳＲＡＭセル５０−１〜５０−４は、データ保持状態となる。

たとえば、ＳＲＡＭセル５０−１のデータを読み出す場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル５０−１，５０−２を選択する。リード用ロウセレクタ２４ｂは、たとえば、読み出し時にＨレベルとなるリード選択信号の立ち上がりに同期して、低電位側電源ＶｌｏｗをもとにしたＬレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、ＳＲＡＭセル５０−１〜５０−４に供給する。これにより、ＳＲＡＭセル５０−１，５０−２は読み出し状態になり、ＳＲＡＭセル５０−３，５０−４は、動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ＳＲＡＭセル５０−１のデータが読み出される。第２の実施の形態のＳＲＡＭ６０では、リード用ロウセレクタ２４ｂからの信号ＲＳＷにより、ＳＲＡＭセル５０−１のスイッチをオフにしているので、誤読み出しを防止することができる。

たとえば、ＳＲＡＭセル５０−１にデータを書き込む場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル５０−１，５０−２を選択する。リード用ロウセレクタ２４ｂは、たとえば、書き込み時にＨレベルとなるライト選択信号の立ち上がりに同期して、ブースト電源Ｖｂｏｏｓｔをもとにした通常のＨレベルよりも高い電位レベルの信号ＲＳＷを、信号線ＲＳＷ１を介して、ＳＲＡＭセル５０−１，５０−３に供給する。ＳＲＡＭセル５０−２，５０−４に対しては、低電位側電源ＶｌｏｗをもとにしたＬレベルの信号ＲＳＷを、信号線ＲＳＷ２を介して供給する。これにより、ＳＲＡＭセル５０−１は書き込み状態、ＳＲＡＭセル５０−２は読み出し状態、ＳＲＡＭセル５０−３は保持状態、ＳＲＡＭセル５０−４は動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ビット線ＢＬ１，／ＢＬ１のデータがＳＲＡＭセル５０−１に書き込まれる。

第２の実施の形態のＳＲＡＭ６０では、ＳＲＡＭセル５０−１〜５０−４に対して、相補の信号ＲＳＷ，／ＲＳＷではなく、信号ＲＳＷのみ供給すればよいので、リード用ロウセレクタ２４ｂの回路構成を簡略化できる。

ＳＲＡＭセル５０−１〜５０−４への読み書き時における各信号の様子を以下に示す。
図１２は、第２の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。

リード選択信号や書き込み選択信号については図示を省略している。
図１２（Ａ）に示すように、読み出し時は、プリチャージ線ＰＣを一定期間ＬレベルにしてｐＭＯＳ２３−１〜２３−４をオンし、ビット線ＢＬ，／ＢＬをプリチャージする。その後、ワード線ＷＬをＨレベルに立ち上げるが、その直前に図示しないリード選択信号に同期してＳＲＡＭセルのスイッチを制御する信号ＲＳＷを、ＨレベルからＬレベルに立ち下げ、ＳＲＡＭセルのスイッチをオフさせる。

ｎａ，ｎｂは、図９のノードｎａ，ｎｂの電位を示しているが、たとえば、点線で、Ｈレベルとなっている方をノードｎａの電位、実線で、ワード線ＷＬがＨレベルの期間にＬレベルから少々引き上げられている方をノードｎｂの電位とする。スイッチをオフにしているため、ノードｎｂの電位がビット線／ＢＬによって引き上げられても、ノードｎａの電位には影響を与えない。

ノードｎａの電位がＨレベルの場合、ビット線ＢＬの電位（点線）はそのままであり、ビット線／ＢＬの電位（実線）が下がっている。これにより、センスアンプＳＡ（ラッチ型を想定している）は、ビット線ＢＬ，／ＢＬの電位差を検出し、ノードｎａの電位がＨレベルであると認識して、Ｈレベルの信号を出力する。

信号ＲＳＷは、図示しないリード選択信号の立ち下がりと同時に、スイッチをオフ状態からオン状態にする。
なお、リード用ロウセレクタ２４ｂの回路構成を簡略化するために、リード選択信号を用いずに、ワード線ＷＬの立ち上がりと同時に、信号ＲＳＷの電位レベルを遷移させるようにしてもよい。

一方、書き込み時は、図１２（Ｂ）に示すように、ビット線ＢＬがＬレベル（点線）、ビット線／ＢＬがＨレベル（実線）であるとすると、ワード線ＷＬがＨレベルに立ち上がると、始めに点線で示されるノードｎａの電位がＨレベルの場合（ノードｎａと相補の電位となっているノードｎｂの電位（実線）はＬレベル）、ノードｎａの電位が引き下げられＬレベルとなり、逆にノードｎｂの電位は引き上げられてＨレベルになる。書き込み時は、ライト選択信号に同期して、信号ＲＳＷはブースト電源ＶｂｏｏｓｔによりＨレベルよりも高い電位に引き上げられ、書き込み対象のＳＲＡＭセルのスイッチをオン状態にしている。

次に、第３の実施の形態の半導体記憶装置を説明する。
図１３は、第３の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。
前述した図１と同一の構成要素は、同一符号としている。

第３の実施の形態の半導体記憶装置のＳＲＡＭセル７０は、図１のスイッチ１５として、一方の入出力端子をインバータ回路１３の入力側（ｐＭＯＳ１３ａ及びｎＭＯＳ１３ｂのゲート）に接続し、他方の入出力端子をインバータ回路１４の出力側（ノードｎｂ）に接続したｐＭＯＳ７１を有している。また、図１のスイッチ１６として、一方の入出力端子をインバータ回路１３の出力側（ノードｎａ）に接続し、他方の入出力端子をインバータ回路１４の入力側（ｐＭＯＳ１４ａ及びｎＭＯＳ１４ｂのゲート）に接続したｐＭＯＳ７２を有している。ｐＭＯＳ７１，７２のゲートには信号ＲＳＷが入力される。

図１４は、ワード線ＷＬ及び信号ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。
データ保持（ｈｏｌｄ）時には、ワード線ＷＬをＬレベルとし、ｎＭＯＳ１１，１２をオフする。さらに、信号ＲＳＷをＬレベルとし、ｐＭＯＳ７１，７２によるスイッチを両方オンする。これにより、ＳＲＡＭセル７０のノードｎａと、ノードｎｂの電位が保持される。

なお、ワード線ＷＬをＬレベルとし、信号ＲＳＷをＨレベルとしてｐＭＯＳ７１，７２によるスイッチを両方オフした場合は、動的保持状態となる。
データ書き込み（ＷＲＩＴＥ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷを通常のＬレベルよりも低い電位レベルとし、ｎＭＯＳ７１，７２によるスイッチを両方オンする。書き込み時に、信号ＲＳＷを通常のＬレベルよりも高い電位レベルにするのは、ｐＭＯＳ７１，７２の閾値分、Ｌレベルの電位が上がってしまい、インバータ回路１３，１４のｎＭＯＳ１３ｂ，１４ｂがオンしなくなることを防止するためである。これにより、ノードｎａ，ｎｂは、ビット線ＢＬ，／ＢＬの電位に応じてＨレベルまたはＬレベルの電位となる。

データ読み出し（ＲＥＡＤ）時は、ワード線ＷＬをＨレベルとし、ｎＭＯＳ１１，１２をオンする。そして、信号ＲＳＷをＨレベルとしてｎＭＯＳ７１，７２によるスイッチを両方オフする。データ読み出し時は、ビット線ＢＬ，／ＢＬとも高電位となっているので、ノードｎａと、ノードｎｂの電位に応じて、ビット線ＢＬ，／ＢＬの電位が引き下がる。そして、最後にビット線ＢＬ，／ＢＬの電位差を図示しないセンスアンプで増幅することで、ＳＲＡＭセル７０に記憶されたデータを得ることができる。

第３の実施の形態の半導体記憶装置のＳＲＡＭセル７０では、データ読み出し時、ビット線ＢＬ，／ＢＬの電位によって、インバータ回路１３，１４の出力であるノードｎａ，ｎｂの一方の電位が上がっても、信号ＲＳＷをＨレベルとしてｎＭＯＳ７１，７２によるスイッチを両方オフすることで、インバータ回路１３，１４間の接続を切断するため他方のノードｎａ，ｎｂの電位に影響を与えない。これにより、データの反転を起こす危険を抑えることができる。また、ＳＲＡＭセル７０のスイッチをｎＭＯＳ７１，７２のみで構成できるので、第１の実施の形態のＳＲＡＭのセルアレイよりも、全体的なセルアレイの面積を縮小することができる。

なお、データ読み出し時、ｎＭＯＳ７１，７２からなるスイッチを一方のみオフするようにしてもインバータ回路１３，１４のループを切断することができるので、同様の効果が得られる。このため、スイッチはどちらか一方のみ設けるようにしてもよい。

また、データ保持時にも、信号ＲＳＷを通常のＬレベルよりも低い電位レベルにするようにしてもよい。
図１５は、第３の実施の形態のＳＲＡＭの要部の構成を示す図である。

図３と同一の構成要素については同一符号としている。
ここでは、図１３と同様の回路構成であるＳＲＡＭセル７０−１，７０−２，７０−３，７０−４を有するＳＲＡＭ８０の要部の構成を示している。なお、ＳＲＡＭセルの数は、２×２に限定されることはない。

第３の実施の形態のＳＲＡＭ８０では、リード用ロウセレクタ２４ｃは、ＳＲＡＭセル７０−１〜７０−４に、前述した信号ＲＳＷを供給する。ＳＲＡＭセル７０−１，７０−３に対しては、信号線ＲＳＷ１により供給し、ＳＲＡＭセル７０−２，７０−４に対しては、信号線ＲＳＷ２により供給する。

リード用ロウセレクタ２４ｃは、高電位側電源Ｖｈｉｇｈ、低電位側電源Ｖｌｏｗと接続している（Ｖｄｄ及びＶｓｓとしてもよい）。さらに、書き込み時に通常のＬレベルよりも低い電位レベルを得るためのブースト電源Ｖｂｏｏｓｔと接続している。また、リード用ロウアドレス選択信号、リード選択信号、ライト選択信号を入力し、ＳＲＡＭセル７０−１〜７０−４に、動作に応じた信号ＲＳＷを供給する。

以下、図１５のＳＲＡＭ８０の動作を説明する。
データ保持時には、カラムセレクタ２１は、全てのワード線ＷＬ１，ＷＬ２をＬレベルにし、リード用ロウセレクタ２４ｂは、Ｈレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、それぞれＳＲＡＭセル７０−１〜７０−４に供給する。これにより、全てのＳＲＡＭセル７０−１〜７０−４は、データ保持状態となる。

たとえば、ＳＲＡＭセル７０−１のデータを読み出す場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル７０−１，７０−２を選択する。リード用ロウセレクタ２４ｃは、たとえば、読み出し時にＨレベルとなるリード選択信号の立ち上がりに同期して、高電位側電源ＶｈｉｇｈをもとにしたＨレベルの信号ＲＳＷを信号線ＲＳＷ１，ＲＳＷ２を介して、ＳＲＡＭセル７０−１〜７０−４に供給する。これにより、ＳＲＡＭセル７０−１，７０−２は読み出し状態になり、ＳＲＡＭセル７０−３，７０−４は、動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ＳＲＡＭセル７０−１のデータが読み出される。第３の実施の形態のＳＲＡＭ８０では、リード用ロウセレクタ２４ｃからの信号ＲＳＷにより、ＳＲＡＭセル７０−１のスイッチをオフにしているので、誤読み出しを防止することができる。

たとえば、ＳＲＡＭセル７０−１にデータを書き込む場合、カラムセレクタ２１は、ワード線ＷＬ１をＨレベルにして、ＳＲＡＭセル５０−１，５０−２を選択する。リード用ロウセレクタ２４ｃは、たとえば、書き込み時にＨレベルとなるライト選択信号の立ち上がりに同期して、ブースト電源Ｖｂｏｏｓｔをもとにした通常のＬレベルよりも低い電位レベルの信号ＲＳＷを、信号線ＲＳＷ１を介してＳＲＡＭセル５０−１，５０−３に供給する。ＳＲＡＭセル５０−２，５０−４に対しては、高電位側電源ＶｈｉｇｈをもとにしたＨレベルの信号ＲＳＷを、信号線ＲＳＷ２を介して供給する。これにより、ＳＲＡＭセル７０−１は書き込み状態、ＳＲＡＭセル７０−２は読み出し状態、ＳＲＡＭセル７０−３は保持状態、ＳＲＡＭセル７０−４は動的保持状態となる。ここで、ロウデコーダ２２により、ビット線ＢＬ１，／ＢＬ１を選択することで、ビット線ＢＬ１，／ＢＬ１のデータがＳＲＡＭセル７０−１に書き込まれる。

第３の実施の形態のＳＲＡＭ８０では、各ＳＲＡＭセル７０−１〜７０−４に対して、相補の信号ＲＳＷ，／ＲＳＷではなく、信号ＲＳＷのみ供給すればよいので、リード用ロウセレクタ２４ｃの回路構成を簡略化できる。

ＳＲＡＭセル７０−１〜７０−４への読み書き時における各信号の様子を以下に示す。
図１６は、第３の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。

リード選択信号や書き込み選択信号については図示を省略している。
図１６（Ａ）に示すように、読み出し時は、プリチャージ線ＰＣを一定期間ＬレベルにしてｐＭＯＳ２３−１〜２３−４をオンし、ビット線ＢＬ，／ＢＬを高電位側電源Ｖｄｄによりプリチャージする。その後、ワード線ＷＬをＨレベルに立ち上げるが、その直前に図示しないリード選択信号に同期してＳＲＡＭセルのスイッチを制御する信号ＲＳＷを、ＬレベルからＨレベルに立ち下げ、ＳＲＡＭセルのスイッチをオフさせる。

ｎａ，ｎｂは、図１３のノードｎａ，ｎｂの電位を示しているが、たとえば、点線で、Ｈレベルとなっている方をノードｎａの電位、実線で、ワード線ＷＬがＨレベルの期間にＬレベルから少々引き上げられている方をノードｎｂの電位とする。スイッチをオフにしているため、ノードｎｂの電位がビット線／ＢＬによって引き上げられても、ノードｎａの電位には影響を与えない。

ノードｎａの電位がＨレベルの場合、ビット線ＢＬの電位（点線）はそのままであり、ビット線／ＢＬの電位（実線）が下がっている。これにより、センスアンプＳＡ（ラッチ型を想定している）は、ビット線ＢＬ，／ＢＬの電位差を検出し、ノードｎａの電位がＨレベルであると認識して、Ｈレベルの信号を出力する。

信号ＲＳＷは、図示しないリード選択信号の立ち下がりと同時に、スイッチをオフ状態からオン状態にする。
なお、リード用ロウセレクタ２４ｃの回路構成を簡略化するために、リード選択信号を用いずに、ワード線ＷＬの立ち上がりと同時に、信号ＲＳＷの電位レベルを遷移させるようにしてもよい。

一方、書き込み時は、図１６（Ｂ）に示すように、ビット線ＢＬがＬレベル（点線）、ビット線／ＢＬがＨレベル（実線）であるとすると、ワード線ＷＬがＨレベルに立ち上がると、始めに点線で示されるノードｎａの電位がＨレベルの場合（ノードｎａと相補の電位となっているノードｎｂの電位（実線）はＬレベル）、ノードｎａの電位が引き下げられＬレベルとなり、逆にノードｎｂの電位は引き上げられてＨレベルになる。書き込み時は、ライト選択信号に同期して、信号ＲＳＷはブースト電源ＶｂｏｏｓｔによりＬレベルよりも低い電位に引き上げられ、書き込み対象のＳＲＡＭセルのスイッチをオン状態にしている。

ところで、第２の実施の形態では、ＳＲＡＭセル５０内のスイッチとして、ｎＭＯＳ５１，５２を用いた場合について説明したが、これら２つのｎＭＯＳを、それぞれディプレッション型ｎＭＯＳに置き換えてもよい。これにより、書き込み時に、信号ＲＳＷをＨレベルよりも高い電位としなくても、インバータ回路１３，１４のｎＭＯＳ１３ｂ，１４ｂのゲートの電位をＨレベルまで引き上げることができる。そのため、ブースト電源Ｖｂｏｏｓｔが不要になるので、リード用ロウセレクタ２４ｂの回路構成を、さらに簡略化できる。

また、第３の実施の形態では、ＳＲＡＭセル７０内のスイッチとして、ｐＭＯＳ７１，７２を用いた場合について説明したが、これら２つのｐＭＯＳを、それぞれディプレッション型ｐＭＯＳに置き換えてもよい。これにより、書き込み時に、信号ＲＳＷをＬレベルよりも低い電位としなくても、通常のＬレベルの電位で、インバータ回路１３，１４のｐＭＯＳ１３ａ，１４ａのゲートの電位をＬレベルまで引き下げることができる。そのため、ブースト電源Ｖｂｏｏｓｔが不要になるので、リード用ロウセレクタ２４ｃの回路構成を、さらに簡略化できる。

以下、読み出し動作時のＳＲＡＭセルのインバータ回路の出力ノード（ノードｎａ，ｎｂ）の電位の経時変化をシミュレートした結果を示す。
図１７は、スイッチなしのＳＲＡＭセルとスイッチありのＳＲＡＭセルにおける、インバータ回路の出力ノード電位の経時変化のシミュレーション結果を示す図である。図１７（Ａ）は、電源電圧が１．２Ｖ、図１７（Ｂ）は０．８Ｖ、図１７（Ｃ）は０．５Ｖの場合を示している。縦軸は、電圧（Ｖ）であり、横軸は時間（ｓ）である。

ここでは、図１３で示した第３の実施の形態のＳＲＡＭセル７０（スイッチあり）と、比較例として、図１８で示したＳＲＡＭセル９０（スイッチなし）のノードｎａ，ｎｂの電位レベルの経時変化を示している。

なお、製造ばらつきによりＳＲＡＭセル７０，９０の左のｎＭＯＳ１１，９１が、通常より閾値が０．１Ｖ低く、インバータ回路１３，９３のｎＭＯＳ１３ｂ，９３ｂの閾値が、０．１Ｖ高く、インバータ回路１４，９４のｎＭＯＳ１４ｂ，９４ｂの閾値が、０．１Ｖ低くなっていると仮定してシミュレーションを行った。また、ＳＲＡＭセル７０では、スイッチ用に通常より閾値を０．１Ｖ低いｐＭＯＳ７１，７２を用いている。

図１７（Ａ）のように、電源電圧が１．２Ｖの場合には、スイッチを設けないＳＲＡＭセル９０もスイッチを設けたＳＲＡＭ７０も、ノードｎａ，ｎｂの電位は、ほぼ一定であり、信号の反転は起こらなかった。

しかし、図１７（Ｂ）、図１７（Ｃ）のように、電源電圧が０．８Ｖ、０．５Ｖと低くなった場合、スイッチを設けないＳＲＡＭセル９０では、ノードｎａの電位がＨレベルからＬレベルに反転し、ノードｎｂの電位がＬレベルからＨレベルに反転し、動作不良が発生することがわかった。これに対し、スイッチを設けたＳＲＡＭセル７０では、０．５Ｖでも電位レベルの反転は起こらず、正常に動作しており、低電圧でも正常な読み出し動作が可能であることがわかった。

（付記１） 互いの出力信号を入力する２つのインバータ回路と、
２つの前記インバータ回路を結ぶ配線に接続され、読み出し動作時に前記インバータ回路間の接続を遮断するスイッチと、
を具備したメモリセルを有することを特徴とする半導体記憶装置。

（付記２） 前記スイッチは、互いに接続された一方の入出力端子を一方の前記インバータ回路の入力側に接続し、互いに接続された他方の入出力端子を他方の前記インバータ回路の出力側に接続したｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有することを特徴とする付記１記載の半導体記憶装置。

（付記３） 前記スイッチは、一方の入出力端子を一方の前記インバータ回路の入力側に接続し、他方の入出力端子を他方の前記インバータ回路の出力側に接続したｎチャネル型ＭＯＳＦＥＴを有することを特徴とする付記１記載の半導体記憶装置。

（付記４） 前記ｎチャネル型ＭＯＳＦＥＴは、ディプレッション型のｎチャネル型ＭＯＳＦＥＴであることを特徴とする付記３記載の半導体記憶装置。
（付記５） 前記スイッチは、一方の入出力端子を一方の前記インバータ回路の入力側に接続し、他方の入出力端子を他方の前記インバータ回路の出力側に接続したｐチャネル型ＭＯＳＦＥＴを有することを特徴とする付記１記載の半導体記憶装置。

（付記６） 前記ｐチャネル型ＭＯＳＦＥＴは、ディプレッション型のｐチャネル型ＭＯＳＦＥＴであることを特徴とする付記５記載の半導体記憶装置。
（付記７） 前記メモリセルの動作状態に応じて前記スイッチを制御するための信号を前記メモリセルに供給する回路を有することを特徴とする付記１乃至６の何れか一項に記載の半導体記憶装置。

本実施の形態の半導体記憶装置のメモリセル（ＳＲＡＭセル）を示す図である。 ワード線ＷＬの電位レベル及び信号ＲＳＷの状態と、ＳＲＡＭセルの状態との関係を示す図である。 本実施の形態のＳＲＡＭの要部の構成を示す図である。 本実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。 第１の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。 ワード線ＷＬ及び信号ＲＳＷ，／ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。 第１の実施の形態のＳＲＡＭの要部の構成を示す図である。 第１の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。 第２の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。 ワード線ＷＬ及び信号ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。 第２の実施の形態のＳＲＡＭの要部の構成を示す図である。 第２の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。 第３の実施の形態の半導体記憶装置のＳＲＡＭセルを示す図である。 ワード線ＷＬ及び信号ＲＳＷの電位レベルと、ＳＲＡＭセルの状態との関係を示す図である。 第３の実施の形態のＳＲＡＭの要部の構成を示す図である。 第３の実施の形態のＳＲＡＭセルの動作を示すタイミングチャートの例であり、（Ａ）は読み出し時、（Ｂ）は書き込み時の動作を示すタイミングチャートである。 スイッチなしのＳＲＡＭセルとスイッチありのＳＲＡＭセルにおける、インバータ回路の出力ノード電位の経時変化のシミュレーション結果を示す図である。 通常のＳＲＡＭセルの回路図である。 ＳＮＭの例を示す図である。

符号の説明

１０ ＳＲＡＭセル
１１，１２，１３ｂ，１４ｂ ｎＭＯＳ
１３，１４ インバータ回路
１３ａ，１４ａ ｐＭＯＳ
１５，１６ スイッチ

Claims (5)

1. 互いの出力信号を入力する２つのインバータ回路と、
   ２つの前記インバータ回路を結ぶ配線に接続され、読み出し動作時に前記インバータ回路間の接続を遮断するスイッチと、
   を具備したメモリセルを有することを特徴とする半導体記憶装置。
2. 前記スイッチは、互いに接続された一方の入出力端子を一方の前記インバータ回路の入力側に接続し、互いに接続された他方の入出力端子を他方の前記インバータ回路の出力側に接続したｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記スイッチは、一方の入出力端子を一方の前記インバータ回路の入力側に接続し、他方の入出力端子を他方の前記インバータ回路の出力側に接続したｎチャネル型ＭＯＳＦＥＴを有することを特徴とする請求項１記載の半導体記憶装置。
4. 前記スイッチは、一方の入出力端子を一方の前記インバータ回路の入力側に接続し、他方の入出力端子を他方の前記インバータ回路の出力側に接続したｐチャネル型ＭＯＳＦＥＴを有することを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルの動作状態に応じて前記スイッチを制御するための信号を前記メモリセルに供給する回路を有することを特徴とする請求項１乃至４の何れか一項に記載の半導体記憶装置。

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