JP2007004888A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】 データ書き込み時のマスクされたセル又は非選択セルのノイズによるデータ破
壊を防ぐことができる。
【解決手段】 書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行
う読み出しワード線及び読み出しビット線を有し、第１のデータが書き込まれる第１のＳ
ＲＡＭセルＳＣ００と、書き込みを行う書き込みワード線及び書き込みビット線と、読み
出しを行う読み出しワード線及び読み出しビット線を有し、第２のデータが記憶された第
１のデータを書き込まない第２のＳＲＡＭセルＳＣ０１と、書き込みを行うときに、第２
のＳＲＡＭセルから第２のデータを読み出し、第２のＳＲＡＭセルに第２のデータを書き
戻す書き込み回路１０７を備えることを特徴としている。
【選択図】 図１

Description

本発明は、半導体記憶装置及びその制御方法に関するものである。

近年、ＳＲＡＭの大容量化、高速化に従い、ＳＲＡＭセルを構成するトランジスタも微
細化、高速化がますます進んできている。この微細化によりＳＲＡＭセルを構成するトラ
ンジスタの特性のバラつきが大きくなり、記憶する素子に発生するわずかなノイズでＳＲ
ＡＭセルのデータが破壊されてしまうという問題が出てきた。この問題は、微細化に伴う
ＳＲＡＭを構成するトランジスタのリーク電流などに伴うノイズの影響が大きい。

この問題を解決するために、ＳＲＡＭセルのビット線を書き込み用と読み出し用の二つ
に分けることにより、読み出し時に発生するデータ破壊を解消することができる。しかし
ながら、データ書き込みを行うときに、トランジスタのノイズに起因したデータ破壊が解
消されないという問題点がある。データを書き込むマスクされていないセルには、新たな
データを書き込むので、セルのデータが壊れても問題はない。しかし、マスクされるセル
は、ビット線がＨｉプリチャージ状態を維持し、読み出しと同等の動作を行うので、その
とき、ＳＲＡＭセルのトランジスタのしきい値が、微細化に伴い製造上ばらつき、ノイズ
に対して弱くなり、データが壊れてしまうことがある。

従来技術として、リードモディファイライト動作を行うときに、ワード線ごとにラッチ
ビットセルを設け、ワード線毎にＳＲＡＭセルに対して選択再書き込み機能を有するもの
が存在する（例えば、特許文献１参照。）。しかしながら、この従来技術は、ワード線毎
に再書き込み機能を有するため、新たにラッチ用の配線を設けなくてはならず、従来より
も配線が多くなってしまうという問題点がある。
米国特許第５，３８１，３６３号明細書（Ｆｉｇ．５）

本発明は、データ書き込み時のマスクされたセル又は非選択セルのノイズによるデータ
破壊を防ぐことができる半導体記憶装置を提供することを目的とする。

本発明の一態様の半導体記憶装置は、書き込みを行う書き込みワード線及び書き込みビ
ット線と、読み出しを行う読み出しワード線及び読み出しビット線を有し、第１のデータ
が書き込まれる第１のＳＲＡＭセルと、書き込みを行う書き込みワード線及び書き込みビ
ット線と、読み出しを行う読み出しワード線及び読み出しビット線を有し、第２のデータ
が記憶された第２のＳＲＡＭセルと、前記第１のＳＲＡＭセルに第１のデータの書き込み
を行うときに、前記第２のＳＲＡＭセルから前記第２のデータを読み出し、前記第２のＳ
ＲＡＭセルに前記第２のデータを書き戻す書き込み回路と、を備えることを特徴としてい
る。

また、本発明の別の態様の半導体記憶装置の制御方法は、第１の書き込みワード線と第
１の読み出しワード線と第１のビット線を有し、第１のデータが書き込まれる第１のＳＲ
ＡＭセルと、第２の書き込みワード線と第２の読み出しワード線と第２のビット線を有し
、第２のデータが記憶された第２のＳＲＡＭセルを有する半導体記憶装置において、前記
第１のＳＲＡＭセルに前記第１のデータを書き込むときに、前記第２の読み出しワード線
を選択し、前記第２のビット線に前記第２のデータを読み出す工程と、前記第２の書き込
みワード線を選択することにより、前記第２のビット線から前記第２のデータを前記第２
のＳＲＡＭセルに書き戻す工程と、を備えることを特徴としている。

本発明によれば、データ書き込み時のマスクされたセル又は非選択セルのノイズによる
データ破壊を防ぐことができる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の実施例１に係る半導体記憶装置を示す回路図である。図１に示すよう
に、第１の書き込みビット線ＷＢＬ０、ＷＢＬ１、…（ＷＢＬ）及び第2の書き込みビッ
ト線／ＷＢＬ０、／ＷＢＬ１、…（／ＷＢＬ）、読み出しビット線ＲＢＬ０、ＲＢＬ１…
（ＲＢＬ）を有し、お互いに平行に配列された複数のビット線対が設けられている。第１
、第２の書き込みビット線ＷＢＬ、／ＷＢＬ間には、第１、第２のデータ記憶ノードｎ、
ｎｂを介して接続されたＳＲＡＭセルＳＣ００、ＳＣ０１、…が複数配列されセルアレイ
を形成している。これらセルアレイはロウ方向に配列してＳＲＡＭセルＳＣ００、ＳＣ１
０、…のセルアレイブロックを構成している。

本実施例のＳＲＡＭセルＳＣ００は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタか
らなる第１のインバータ１０１と第２のインバータ１０２、さらに、第１のインバータ１
０１の出力ノードと第1の書き込みビット線ＷＢＬとの間に接続された第１のトランスフ
ァゲートトランジスタ１０３と、第２のインバータ１０２の出力ノードと第2の書き込み
ビット線／ＷＢＬとの間に接続された第２のトランスファゲートトランジスタ１０４と、
第２のインバータ１０２の出力ノードと読み出しビット線ＲＢＬとの間にアースに接続さ
れたトランジスタ１０５と、そのトランジスタ１０５を介して接続された第３のトランス
ファゲートトランジスタ１０６の計８つのトランジスタで構成される。ここで、第１、第
２、第３のトランスファゲートトランジスタ１０３、１０４、１０６及びトランジスタ１
０５はＮＭＯＳトランジスタである。他のすべてのＳＲＡＭセルも同様に構成されている
。

ＳＲＡＭセルＳＣ００、ＳＣ０１、…のカラム方向には、書き込み専用の書き込みワー
ド線ＷＷＬ０、ＷＷＬ１…（ＷＷＬ）が配列され、例えば、ＳＲＡＭセルSC００のロウ方
向に第１、第２のトランスファゲートトランジスタ１０３，１０４と接続されている。ま
た、読み出し専用の読み出しワード線ＲＷＬ０、ＲＷＬ１…（ＲＷＬ）もカラム方向に配
列され、ロウ方向に第３のトランスファゲートトランジスタ１０６と接続されている。

そして、第１、第２の書き込みビット線ＷＢＬ、／ＷＢＬ及び読み出しビット線ＲＢＬ
の一端は、書き込み回路１０７に接続されており、それぞれのセルアレイのビット線対ご
とに書き込み回路１０７が設けられている。

読み出しビット線ＲＢＬの一端は、ＳＲＡＭセルＳＣ００から読み出したデータを増幅
するためのアンプ１０８の入力端に接続されている。また、このアンプ１０８の入力端に
は、後述の制御システムからのアンプ制御信号amp_en0、amp_en1、…（amp_en）が入力さ
れ、ノイズに対して弱いＳＲＡＭセルにだけ、アクティブな信号を送り、アンプ１０８が
動作するようになっている。逆に、ノイズに強いセルに対しては、非アクティブな信号を
送り、アンプ１０８が動作しないようになっている。

次に、アンプ１０８の出力端からは、一方が第３のインバータ１１４を介したアンプ制
御信号amp_enの反転信号とともにＮＯＲ回路１０９に接続され、ＮＯＲ回路１０９の出力
端がトランジスタ１１０のゲートに接続され、トランジスタ１１０のソース・ドレインの
一端と第１の書き込みビット線ＷＢＬの一端とが接続されている。つまり、アンプ１０８
がアクティブな状態で、読み出しビット線ＲＢＬにL状態がチャージされる場合に、トラ
ンジスタ１１０がON状態になる。他方がアンプ１０８からそのまま別のトランジスタ１１
１のゲートに接続され、トランジスタ１１１のソース・ドレインの一端と第２の書き込み
ビット線／ＷＢＬの一端とが接続されている。トランジスタ１１０，１１１のソース・ド
レインの他端は、共通にトランジスタ１１２を介してアースに接続されている。このトラ
ンジスタ１１２のゲートは、セルアレイがマスクされているとき、または、カラムアドレ
スが非選択のときにＯＮ状態になるように、マスク信号mask0、mask1、…（mask）とカラ
ムアドレス選択信号の反転信号/col0、/col1…、（/col）を入力するＯＲ回路１１３と接
続されている。ここで、トランジスタ１１０、１１１、１１２は、ＮＭＯＳトランジスタ
である。

図２は、本実施例に係る半導体記憶回路のアンプ制御信号amp_enを制御するためのブロ
ック図を示す。図２に示すように、アンプ制御信号amp_enは、ノイズの影響を受けやすい
セルアレイにだけアンプ１０８に活性化した信号を送る判定回路１１５により制御されて
いる。セルアレイは予め試験などでノイズに弱いセルか否かの判定が行われ、ヒューズセ
ル１１６に予めノイズに弱いセルアレイのアドレスなどの情報が記憶されている。書き込
みモード時に、判定回路１１５は、上記したヒューズセル１１６からノイズに弱いセルア
レイのアドレスなどの情報や書き込むＳＲＡＭセルのロウ及びカラムアドレスの情報（Ad
ress）、セルアレイのマスク信号（Mask）を基に、マスクされるセルまたは、非選択アド
レスのセルで、ノイズに弱いセルアレイにだけ、アンプ１０８に活性化したアンプ制御信
号amp_enを送る。そして、書き込み回路１０７を動作させ、読み出したデータを元のＳＲ
ＡＭセルに書き戻すことができる。

以上の構成により、書き込みモード時において、ＳＲＡＭセルＳＣ００から読み出した
データを読み出しビット線ＲＢＬからアンプ１０８を介して、第１、第２の書き込みビッ
ト線ＷＢＬ、／ＷＢＬに読み出したデータを反映させ、元のＳＲＡＭセルＳＣ００に読み
出しデータを書き戻すことができる。また、アンプ１０８が受けるアンプ制御信号amp_en
により、この書き戻し動作をノイズに弱いセルアレイにのみ適用することができる。

図３は、本発明の実施例１に係る半導体記憶装置の動作を示すタイミングチャートであ
る。以下、図３のタイミングチャートを参照して、図１に示した半導体記憶装置の動作を
説明する。図３では、図１の書き込みワード線ＷＷＬ０が選択される書き込み動作時の書
き込み動作を行うＳＲＡＭセルＳＣ００とデータを書き込まないマスクされたＳＲＡＭセ
ルＳＣ０１のそれぞれのタイミングチャートを示す。ここでは、両者のセルアレイともノ
イズに弱いセルとし、アンプ制御信号amp_enにより、書き込み回路にアクセス可能になっ
ているものとする。

まず、以下に図３のタイミングチャートのそれぞれの信号の説明を示す。

（ａ）は、読み出しワード線信号ＲＷＬ０を示し、読み出しワード線信号ＲＷＬ０がＨ
のとき、第3のトランスファゲートトランジスタ１０６がＯＮ状態となって、第2の記憶ノ
ードｎｂ００、ｎｂ０１の反転信号、つまり、第1の記憶ノードｎ００、ｎ０１に相当す
るデータを読み出しビット線ＲＢＬ０、ＲＢＬ１に読み出すことができる。

（ｂ）は、書き込みワード線信号ＷＷＬ０を示し、書き込みワード線信号ＷＷＬ０がＨ
のとき、第１、第２のトランスファゲートトランジスタ１０３、１０４が、ＯＮ状態とな
って、書き込みビット線ＷＢＬ０、／ＷＢＬ０、ＷＢＬ１、／ＷＢＬ１に予めチャージさ
れたデータを第１、第２の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１にデータを書
き込むことができる。

（ｃ）は、読み出しビット線信号ＲＢＬ０、ＲＢＬ１を示し、読み出し信号ＲＷＬ０が
Ｈで読み出しモードとなっているときに、第２の記憶ノードｎｂ００、ｎｂ０１からデー
タの反転信号が読み出しビット線ＲＢＬ０、ＲＢＬ１に読み出される。ここで、第２の記
憶ノードｎｂ００、ｎｂ０１には、後述で同じデータを記憶しているので、読み出しビッ
ト線ＲＢＬ０、ＲＢＬ１には、読み出しモード時、同じデータが読み出されることになる
ので、共通のタイミングチャートで示す。

（ｄ−１）、（ｅ−１）、（ｄ−２）、（ｅ−２）は、第１、第２の書き込みビット線
信号ＷＢＬ０、／ＷＢＬ０、ＷＢＬ１、／ＷＢＬ１を示し、書き込みビット線信号ＷＢＬ
０、／ＷＢＬ０、ＷＢＬ１、／ＷＢＬ１に書き込みデータをチャージし、書き込みワード
線ＷＷＬ０をＨとしたときに、ＳＲＡＭセルの記憶ノードｎ００、ｎｂ００、ｎ０１、ｎ
ｂ０１に書き込みビット線信号ＷＢＬ０、／ＷＢＬ０、ＷＢＬ１、／ＷＢＬ１のデータを
書き込むことができる。

（ｆ−１）、（ｇ−１）、（ｆ−２）、（ｇ−２）は、ＳＲＡＭセルの第１、第２の記
憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１の記憶データを示す。本実施例では、一例
として、新たなデータを書き込むＳＲＡＭセルＳＣ００、マスクされたＳＲＡＭセルＳＣ
０１ともに、データ書き込み前には、第１の記憶ノードｎ００、ｎ０１はＬに、第２の記
憶ノードｎｂ００、ｎｂ０１はＨが記憶されている。

本実施例の書き込み動作では、書き込みワード線ＷＷＬ０を選択するのに先立って、読
み出しワード線ＲＷＬ０をＨ状態にし、活性化させ、読み出しワード線信号ＲＷＬ０に半
周期ほど遅れて、書き込みワード線ＷＷＬ０をＨ状態にし、活性化させる。ここで、本実
施例では、読み出しワード線信号ＲＷＬ０の半周期後に書き込みワード線信号ＷＷＬ０を
アクティブにしているが、後述の読み出しビット線ＲＢＬ０、ＲＢＬ１に読み出しデータ
が完全に読み出されてから書き込みワード線ＷＷＬ０をアクティブにするのでかまわない
。

まず、読み出しワード線ＲＷＬ０を活性化することにより、第３のトランスファゲート
トランジスタ１０６がON状態となり、ＳＲＡＭセルＳＣ００、ＳＣ０１の第２の記憶ノー
ドｎｂ００、ｎｂ０１に記憶されるデータが反転されて、読み出しビット線ＲＢＬ０、Ｒ
ＢＬ１に読み出される。ここで、ＳＲＡＭセルＳＣ００、ＳＣ０１の第1の記憶ノードn00
、n01に記憶されているデータは、共にL状態であり、ＳＲＡＭセルＳＣ００、ＳＣ０１の
第1の記憶ノードnb00、nb01は、共にH状態であるので、読み出しビット線ＲＢＬ０、ＲＢ
Ｌ１には、読み出しワード線ＲＷＬ０が活性化されている間、共にL状態にチャージされ
、データが読み出されることになる。

次に、この読み出しビット線ＲＢＬ０、ＲＢＬ１に読み出された状態は、書き込み回路
１０７へ入る。このＳＲＡＭセルＳＣ００は、カラムアドレス非選択で、マスクされてい
ないセルであることから、トランジスタ１１２はOFF状態となり、書き込みビット線ＷＢ
Ｌ０、／ＷＢＬ０には、新しく書き込みたいデータがチャージされることになる。本実施
例では、新たに書き込むデータとして、書き込みビット線ＷＢＬ０にはＨ状態を、書き込
みビット線／ＷＢＬ０にはＬ状態がチャージされている。

また、ＳＲＡＭセルＳＣ０１は、マスクされたセルであることから、トランジスタ１１
２はＯＮ状態となり、アースと接続されることなる。読み出しビット線ＲＢＬ１はＬ状態
であるので、アンプ１０８により増幅されたデータは、書き込みビット線ＷＢＬ０には、
トランジスタ１１０がＯＮ状態となり、アースと接続されることからＬ状態に、書き込み
ビット線／ＷＢＬには、トランジスタ１１１がＯＦＦ状態であることからプリチャージ電
位のままのＨ状態になる。ここで、マスクされたセルを例に取り上げているが、その他に
もカラムアドレスが非選択な状態にでも同様の動作が適用できる。

次に、読み出しビット線ＲＢＬ０、ＲＢＬ１にＳＲＡＭセルの情報が完全に読み出され
た後、ＲＷＬ０を不活性状態に読み出しを終え、ＷＷＬ０を活性化させて、第1、第2のト
ランスファゲートトランジスタ１０３、１０４をＯＮ状態にすることにより、ＳＲＡＭセ
ルＳＣ００、ＳＣ０１の第1、第2の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１に書
き込みビット線ＷＢＬ０、／ＷＢＬ０、ＷＢＬ１、／ＷＢＬ１にチャージされた情報を書
き込むことができる。つまり、マスクされたＳＲＡＭセルＳＣ０１には、ＳＲＡＭセルの
情報をそのままもとのＳＲＡＭセルＳＣ０１に、新しいデータを書き込むＳＲＡＭセルＳ
Ｃ００には、書き込みビット線ＷＢＬ０、／ＷＢＬ０に新しいデータがチャージされてい
るので、新たなデータがＳＲＡＭセルＳＣ００に書き込まれることになる。このとき、第
１、第２の書き込みビット線ＷＢＬ１、／ＷＢＬ１は、書き込みワード線ＷＷＬ０を活性
化させたときに、例えば、図のようにノイズが発生したとしても、第１、第２の記憶ノー
ドｎ０１、ｎｂ０１には、再度、読み出したデータを書き込むので、ノイズによるデータ
破壊は起こらない。

以上、本実施例に示すように、ＳＲＡＭセルビット線方向に書き込み回路を設け、マス
クされたＳＲＡＭセルに対して、書き込み動作時にＳＲＡＭセルの第２の記憶ノードから
データを読み出し、書き込み回路を介して読み出しビット線に元のデータを書き込んで、
元のＳＲＡＭセルに再度、書き込むことができるので、マスクされたＳＲＡＭセルに発生
するノイズによるＳＲＡＭセルのデータ破壊を同じデータを書き込むことによって防ぐこ
とができる。また、このマスクされたセルの中で、ノイズに弱いセルアレイにのみこの書
き込み動作を行える制御装置を設けることにより、書き戻し動作による電力の無駄を抑え
ることができる。

図４は、本発明の実施例２に係る半導体記憶装置を示す回路図である。図４に示すよう
に、第１のビット線ＢＬ０、ＢＬ１、…（ＢＬ）、第２のビット線／ＢＬ０、／ＢＬ１、
…（／ＢＬ）を有し、お互いに平行に配列された複数のビット線対が設けられている。第
１、第２のビット線ＢＬ、／ＢＬ間には、第１、第２のデータ記憶ノードｎ、ｎｂを介し
て接続されたＳＲＡＭセルＳＣ００、ＳＣ０１、…が複数配列されセルアレイを形成して
いる。これらセルアレイはロウ方向に配列してＳＲＡＭセルＳＣ００、ＳＣ１０、…のセ
ルアレイブロックを構成している。

本実施例のＳＲＡＭセルＳＣ００は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタか
らなる第１のインバータ２０１と第２のインバータ２０２、さらに、第１のインバータ２
０１の出力ノードと第１のビット線ＢＬとの間に接続された第１のトランスファゲートト
ランジスタ２０３と、第２のインバータ２０２の出力ノードと第２のビット線／ＢＬとの
間に接続された第２のトランスファゲートトランジスタ２０４と、第２のインバータ２０
２の出力ノードとビット線ＢＬとの間にアースに接続されたトランジスタ２０５を介して
接続された第３のトランスファゲートトランジスタ２０６と、第１のインバータ２０１の
出力ノードとビット線／ＢＬとの間にアースに接続されたトランジスタ２０７を介して接
続された第４のトランスファゲートトランジスタ２０８の計１０個のトランジスタで構成
される。ここで、第１、第２、第３、第４のトランスファゲートトランジスタ２０３、２
０４、２０６、２０８及びトランジスタ２０５、２０７はＮＭＯＳトランジスタである。
他のすべてのＳＲＡＭセルも同様に構成されている。

ＳＲＡＭセルＳＣ００、ＳＣ０１、…のカラム方向には、書き込み専用の書き込みワー
ド線ＷＷＬ０、ＷＷＬ１…（ＷＷＬ）及び読み出し専用の読み出しワード線ＲＷＬ０、Ｒ
ＷＬ１…（ＲＷＬ）が配列され、例えば、ＳＲＡＭセルＳＣ００のロウ方向に、第１、第
２のトランスファゲートトランジスタ２０３、２０４には、書き込みワード線ＷＷＬ０が
共通に接続され、第３、第４のトランスファゲートトランジスタ２０６、２０８には、読
み出しワード線ＲＷＬ０が接続されている。

以上の構成により、書き込みモード時において、ＳＲＡＭセルＳＣ００から読み出した
データを第１，第２のビット線ＢＬ、／ＢＬに読み出し、元のＳＲＡＭセルＳＣ００の第
１，第２の記憶ノードｎ００、ｎｂ００に読み出しデータを書き戻すことができる。

図５は、本発明の実施例２に係る半導体記憶装置の動作を示すタイミングチャートであ
る。以下、図５のタイミングチャートを参照して、図４に示した半導体記憶装置の動作を
説明する。図５では、図４の書き込みワード線ＷＷＬ０が選択される書き込み動作時の書
き込み動作を行うＳＲＡＭセルＳＣ００とデータを書き込まないマスクされたＳＲＡＭセ
ルＳＣ０１のそれぞれのタイミングチャートを示す。

まず、以下に図５のタイミングチャートのそれぞれの信号の説明を示す。

（ａ）は、読み出しワード線信号ＲＷＬ０を示し、読み出しワード線信号ＲＷＬ０がＨ
のとき、第３，第４のトランスファゲートトランジスタ２０６、２０８がＯＮ状態となっ
て、第１、第２のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に第１、第2の記憶ノー
ドｎ００、ｎｂ００、ｎ０１、ｎｂ０１を読み出すことができる。

（ｂ）は、書き込みワード線信号ＷＷＬ０を示し、書き込みワード線信号ＷＷＬ０がＨ
のとき、第１、第２のトランスファゲートトランジスタ２０３、２０４が、ＯＮ状態とな
って、第１、第２のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に予めチャージされた
データを第１、第２の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１にデータを書き込
むことができる。

（ｃ−１）、（ｄ−１）、（ｃ−２）、（ｄ−２）は、第１、第２のビット線信号ＢＬ
０、／ＢＬ０、ＢＬ１、／ＢＬ１を示し、読み出しワード線信号ＲＷＬ０がＨで読み出し
モードとなっているときには、第１、第２の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ
０１からデータが読み出しビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に読み出される
。また、第１、第２のビット線信号ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に書き込みデー
タをチャージすることによって、書き込みワード線ＷＷＬ０がＨのときに、ＳＲＡＭセル
の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１に第１、第２のビット線信号ＢＬ０、
／ＢＬ０、ＢＬ１、／ＢＬ１のデータが書き込まれる。

（ｅ−１）、（ｆ−１）、（ｅ−２）、（ｆ−２）は、ＳＲＡＭセルＳＣ００、ＳＣ０
１の第１、第２の記憶ノードｎ００、ｎｂ００、ｎ０１、ｎｂ０１に記憶されたデータを
示す。本実施例では、一例として、新たなデータを書き込むＳＲＡＭセルＳＣ００、マス
クされたＳＲＡＭセルＳＣ０１ともに、データ書き込み前には、第１の記憶ノードｎ００
、ｎ０１はＬに、第２の記憶ノードｎｂ００、ｎｂ０１はＨが記憶されている。

本実施例の書き込み動作では、書き込みワード線ＷＷＬ０を選択するのに先立って、読
み出しワード線ＲＷＬ０をＨ状態にし、活性化させ、読み出しビット線信号ＲＷＬ０に半
周期ほど遅らせて、書き込みワード線ＷＷＬ０をＨ状態にし、活性化させる。ここで、本
実施例では、読み出しワード線信号ＲＷＬ０の半周期後に書き込みワード線信号ＷＷＬ０
をアクティブにしているが、後述の読み出しビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ
１に読み出しデータが読み出されてから書き込みワード線ＷＷＬ０をアクティブにするの
でかまわない。

まず、読み出しワード線ＲＷＬ０を活性化することにより、第３、第４のトランスファ
ゲートトランジスタ２０６、２０８がON状態となり、ＳＲＡＭセルＳＣ００、ＳＣ０１の
第１の記憶ノードn00、n01、第２の記憶ノードｎｂ００、ｎｂ０１に記憶されるデータが
、ビット線ｂｌ０、／ｂｌ０、ｂｌ１、／ｂｌ１に読み出される。ここで、ＳＲＡＭセル
ＳＣ００、ＳＣ０１の第1の記憶ノードn00、n01に記憶されているデータは、共にL状態で
あり、ＳＲＡＭセルＳＣ００、ＳＣ０１の第1の記憶ノードnb00、nb01は、共にH状態であ
るので、第１のビット線ＢＬ０、ＢＬ１には、読み出しワード線ＲＷＬ０が活性化されて
いる間、共にL状態にチャージされ、第２のビット線／ＢＬ０、／ＢＬ１には、読み出し
ワード線ＲＷＬ０が活性化されている間、共にＨ状態にチャージされ、データが読み出さ
れることになる。

次に、ＳＲＡＭセルＳＣ００、ＳＣ０１の情報を第１、第２のビット線ＢＬ０、／ＢＬ
０、ＢＬ１、／ＢＬ１に読み出した後、ＲＷＬを不活性状態にして読み出しを終え、ＷＷ
ＬをＨ状態にし活性化させる。このとき、マスクしない新しいデータを書きこむＳＲＡＭ
セルＳＣ００に対しては、新たなデータを書き込むために、ビット線ＢＬ０にＨ状態を、
ビット線／ＢＬ０にＬ状態をチャージするので、読み出しによりＬ状態であったビット線
ＢＬ０はＨ状態にチャージされ、Ｈ状態にあったビット線／ＢＬ０はＬ状態にチャージさ
れる。よって、書き込みワード線ＷＷＬは活性化して、第1、第2のトランスファゲートト
ランジスタ２０３、２０４はＯＮ状態であるので、ＳＲＡＭセルＳＣ００の第1、第2の記
憶ノードｎ００、ｎｂ００に第１、第２のビット線ＢＬ０、／ＢＬ０にチャージされた情
報を書き込むことができる。また、マスクしたＳＲＡＭセルＳＣ０１は、第1、第2のビッ
ト線ＢＬ１、／ＢＬ１にチャージを行わないので、ＳＲＡＭセルＳＣ０１から読み出され
たデータがそのまま第１、第２のトランスファゲートトランジスタ２０３、２０４を介し
て、元のＳＲＡＭセルＳＣ０１に書き込まれることになる。このとき、第１、第２のビッ
ト線ＢＬ１、／ＢＬ１は、書き込みワード線ＷＷＬ０を活性化させたときに、例えば、図
のようにノイズが発生したとしても、第１、第２の記憶ノードｎ０１、ｎｂ０１には、再
度、読み出したデータを書き込むので、ノイズによるデータ破壊は起こらない。

以上、本実施例に示すように、ＳＲＡＭセルに読み出しワード線及び書き込みワード線
を設け、新しくデータを書き込まないマスクされたＳＲＡＭセルに対して、書き込み動作
時にＳＲＡＭセルの第１、第２の記憶ノードから第１、第２のビット線にデータを読み出
し、書き込みワード線を活性化させることにより元のＳＲＡＭセルに再度、書き込むこと
ができるので、マスクされたセルに発生するノイズによるＳＲＡＭセルのデータ破壊を同
じデータを書き込むことによって防ぐことができる。

ここで、上記各実施例では、一般的なＳＲＡＭセルを用いて、各実施例を説明してきた
が、必ずしもそれに限定する必要はなく、別のＳＲＡＭセルにも適用することができる。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主
旨を逸脱しない範囲内で種々変形して実施することができる。

本発明の実施例１に係る半導体記憶装置を示す回路図。 本発明の実施例１に係る半導体記憶装置を示すブロック図。 本発明の実施例１に係る半導体記憶装置の動作を示すタイミングチャート。 本発明の実施例２に係る半導体記憶装置を示す回路図。 本発明の実施例２に係る半導体記憶装置の動作を示すタイミングチャート。

符号の説明

１０１、２０１ 第１のインバータ
１０２、２０２ 第２のインバータ
１０３、２０３ 第１のトランスファゲートトランジスタ
１０４、２０４ 第２のトランスファゲートトランジスタ
１０５、１１０、１１１、１１２、２０５、２０７ トランジスタ
１０６、２０６ 第３のトランスファゲートトランジスタ
１０７ 書き込み回路
１０８ アンプ
１０９ ＮＯＲ回路
１１３ ＯＲ回路
１１４ 第３のインバータ
２０８ 第４のトランスファゲートトランジスタ
ＳＣ００、ＳＣ０１、… ＳＲＡＭセル
ＷＢＬ０、ＷＢＬ１、…（ＷＢＬ） 第１の書き込みビット線
／ＷＢＬ０、／ＷＢＬ１、…（／ＷＢＬ） 第２の書き込みビット線
ＲＢＬ０、ＲＢＬ１、…（ＲＢＬ） 読み出しビット線
ＷＷＬ０、ＷＷＬ１、…（ＷＷＬ） 書き込みワード線
ＲＷＬ０、ＲＷＬ１、…（ＲＷＬ） 読み出しワード線
ｎ 第１の記憶ノード
ｎｂ 第２の記憶ノード
amp_en0、amp_en1、…（amp_en） アンプ制御信号
mask0、mask1、…（mask） マスク信号
/col0、/col1、…（/col） カラムアドレス選択信号の反転信号

Claims (7)

1. 書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行う読み出しワー
   ド線及び読み出しビット線を有し、第１のデータが書き込まれる第１のＳＲＡＭセルと、
   書き込みを行う書き込みワード線及び書き込みビット線と、読み出しを行う読み出しワー
   ド線及び読み出しビット線を有し、第２のデータが記憶された第２のＳＲＡＭセルと、
   前記第１のＳＲＡＭセルに第１のデータの書き込みを行うときに、前記第２のＳＲＡＭセ
   ルから前記第２のデータを読み出し、前記第２のＳＲＡＭセルに前記第２のデータを書き
   戻す書き込み回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記第１のＳＲＡＭセルは選択セルで、前記第２のＳＲＡＭセルはマスクされたセル若し
   くは非選択セルであることを特徴とする請求項１記載の半導体記憶回路。
3. 前記書き込み回路は、前記書き込みビット線及び前記読み出しビット線ごとに有すること
   を特徴とする請求項１又は請求項２に記載の半導体記憶装置。
4. 書き込み動作時に前記読み出しワード線を選択し、前記第２のデータを前記第２のＳＲＡ
   Ｍセルから前記読み出しビット線に読み出し、前記書き込みワード線を選択し、前記書き
   込み回路を介して、前記書き込みビット線から前記第２のデータを前記第２のＳＲＡＭセ
   ルに書き戻すことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶
   装置。
5. 前記書き込み回路の書き戻し動作は、前記第２のＳＲＡＭセルの内、ノイズに弱い前記第
   ２のＳＲＡＭセルに適用することを特徴とする請求項１乃至請求項４のいずれか１項に記
   載の半導体記憶装置。
6. 第１の書き込みワード線と第１の読み出しワード線と第１のビット線を有し、第１のデー
   タが書き込まれる第１のＳＲＡＭセルと、第２の書き込みワード線と第２の読み出しワー
   ド線と第２のビット線を有し、第２のデータが記憶された第２のＳＲＡＭセルを有する半
   導体記憶装置において、
   前記第１のＳＲＡＭセルに前記第１のデータを書き込むときに、前記第２の読み出しワー
   ド線を選択し、前記第２のビット線に前記第２のデータを読み出す工程と、
   前記第２の書き込みワード線を選択することにより、前記第２のビット線から前記第２の
   データを前記第２のＳＲＡＭセルに書き戻す工程と、
   を備えることを特徴とする半導体記憶装置の制御方法。
7. 前記第１のＳＲＡＭセルは選択セルで、前記第２のＳＲＡＭセルはマスクされたセル若し
   くは非選択セルであることを特徴とする請求項６記載の半導体記憶装置の制御方法。

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