JP2005293814A - ６トランジスタデュアルポートｓｒａｍセル - Google Patents

Abstract

【課題】 ６個のトランジスタから構成されたデュアルポートＳＲＡＭセルを提供することによって、セルのサイズを縮小しながらも読み出しと書き込みが衝突なし同時に可能にしたＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)セルを提供すること。
【解決手段】 本発明のＳＲＡＭセルは、１個の第１トランジスタから構成され、ワードラインの制御信号によりビットラインからのデータ入力信号を入力する書き込み部と、３個のトランジスタから構成されて前記書き込み部を介して外部から入力されたデータを格納維持するデータ格納部と、２個のトランジスタで構成されて共通ラインの制御信号により前記データ格納部に格納されたデータを出力する読み出し部から構成される。
【選択図】図３

Description

本発明は、半導体メモリ装置であるＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ:ＳＲＡＭ）の単位セル回路に関し、特に、６個のトランジスタから構成されたデュアルポートＳＲＡＭセルに関する。

一般に、ＳＲＡＭはＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と大別されてラッチタイプのセルを使用しているため、別のリフレッシュが必要でない長所を持っており、通常にセル回路は６個のトランジスタから構成される６ＴＲシングルポートＳＲＡＭ(６ Ｔｒａｎｓｉｓｔｏｒ Ｓｉｎｇｌｅ ｐｏｒｔ ＳＲＡＭ）が用いられている。

一方、ＲＡＭ内蔵型ＴＦＴ ＬＣＤドライバーは大きく２つの動作が行われる。一つはディスプレイしようとするデータをＲＡＭに格納する書き込み動作であり、他のひとつはＲＡＭに格納されているデータを周期的に読み出す読み出し動作である。ＲＡＭから周期的に出力されたデータは出力ドライバーを介して出力されて、ＬＣＤパネルにスキャンされる。

このようなＲＡＭ内蔵型ＴＦＴ ＬＣＤドライバーには通常の６ＴＲシングルポートＳＤＲＡＭセルを適用する場合スキャン動作のためのデータ読み出し時に書き込み動作と衝突が発生されるようになり、これを解決するためにデュアルポートＳＲＡＭセルを使用するようになる。

図１は、６ＴＲシングルポートＳＲＡＭセルの回路図であり、図２は８ＴＲデュアルポートＳＲＡＭセルに対する回路図である。

図１を参照すれば、メモリセル１００はワードラインＷＬ信号に制御されてセルの格納ノードｃｅｌｌＡ、ｃｅｌｌＢとビットラインＢＬ、ＢＬＸをスイッチ接続する２個のアクセストランジスタＮ０２Ａ、Ｎ０２ｂと、格納ノードｃｅｌｌＡ、ｃｅｌｌＢとの間でインバータラッチを構成する４個のトランジスタＰ００、O０１、Ｎ００、Ｎ０１から構成される。一対のビットラインＢＬ、ＢＬＸは、データの入出力経路であり、ワードラインＷＬは入出力制御のための信号が入力される経路である。

正ビットラインＢＬと負ビットラインＢＬＸの信号レベルは、互いに相補関係にある。
すなわち、ひとつがハイ(Ｈ）状態であれば、他のひとつはロー(Ｌ)となることが一般的である。しかし、ＳＲＡＭの値を使ったり読み出す直前にはＳＲＡＭの動作速度を上昇させるためには、２信号のレベルを全てハイ(Ｈ）またはロー(Ｌ）にしたり、それとも「ＶＤＤ/２」のように特定レベルに同一にすることもある。

ＳＲＡＭメモリセルで書き込み(ｗｒｉｔｅ)や読み出し(ＲＥＡＤ)動作の前後で正ビットラインＢＬ及び負ビットラインＢＬＸ全部を「ＶＤＤ/２」にした場合のＳＲＡＭセルの動作過程は次の通りである。

データ値ハイ(Ｈ）をＳＲＡＭメモリセルに書き込む場合、正ビットラインＢＬと負ビットラインＢＬＸを「ＶＤＤ/２」状態にし、正ビットラインＢＬにはハイを負ビットラインＢＬＸにはロー値を印加することによって、ＳＲＡＭに用いられる値をビットラインに載せるようにする。その後、ワードラインをハイにイネーブルさせると、正ビットラインＢＬ及び負ビットラインＢＬＸの値らはそれぞれセル格納ノードｃｅｌｌＡ,ｃｅｌｌＢに入力される。

トランジスタＰ００、Ｎ００及びトランジスタＰ０１、Ｎ０１は、それぞれ対をなすインバータ構造であるから、入力ノードの値を反転出力するようになる。

したがって、正ビットラインＢＬからデータが入力されてアクセストランジスタＮ０２Ａを介してセル格納ノードｃｅｌｌＡにハイレベル信号が入力されれば、その入力信号はインバータＰ００、Ｎ００を経ながら反転出力され、セル格納ノードｃｅｌｌＢはローレベル状態となる。

同様に、負ビットラインＢＬＸから入力されてトランジスタＮ０２Ｂを介してセル格納ノードｃｅｌｌＢにローレベル信号が入力されれば、その入力信号はインバータＰ０１、Ｎ０１を経ながら反転出力され、セル格納ノードｃｅｌｌＡはハイレベル状態となる。

したがって、ノードｃｅｌｌＡ、ノードｃｅｌｌＢは各々ハイ、ロー状態を安定的に維持するようになる。

この状態でワードラインをロー状態にすれば、正ビットラインＢＬ及び負ビットラインＢＬＸから信号レベルが新しく印加されなくても、インバータラッチによってノードｃｅｌｌＡ及びノードｃｅｌｌＢの信号レベルは格納されたデータ値として安定的に維持される。

ＳＲＡＭセルに格納されているデータを読み出す読み出し(ＲＥＡＤ)動作では、ワードラインを先に駆動してワードラインをハイ状態とする。これは書き込み(ＷＲＩＴＥ)動作の場合とは反対である。

正ビットラインＢＬ及び負ビットラインＢＬＸが「ＶＤＤ/２」の状態でワードラインへハイレベルを入力すればノードｃｅｌｌＡ、ノードｃｅｌｌＢに格納されていたハイレベル及びローレベル信号がアクセストランジスタＮ０２Ａ及びＮ０２Ｂを介してそれぞれビットラインＢＬ及びビットラインＢＬＸに出力される。この場合、ビットラインＢＬ及びビットラインＢＬＸの信号レベルは、各々ハイ及びローとして読み出される。

図２に示す８ＴＲデュアルポートＳＲＡＭセル１１０は、４個のNトランジスタＮ１２Ａ、Ｎ１０、Ｎ１１、Ｎ１２Ｂと４個のＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１３とから構成される。

基本構成は、図１に示す６ＴＲシングルポートＳＲＡＭと類似し、ここに２つのＰＭＯＳトランジスタＰ１２、Ｐ１３を追加した構造を有する。追加された２個のトランジスタはシングルポートＳＲＡＭが読み出しと書き込みを同時にできないという短所を解消するためのものである。

すなわち、８ＴＲデュアルポートＳＲＡＭ(Ｄｕａｌ Ｐｏｒｔ ＳＲＡＭ)セル１１０は、書き込み動作時にはディスプレイしようとするデータがビットライン対ＢＬ/ＢＬＸを介してセル格納ノードに格納され、読み出し動作時には格納されたデータがデータラインＤを介して出力される。したがって、図１に示すような８トランジスタデュアルポートＳＲＡＭセル１１０では、書き込み動作のためのパス(Ｐａｔｈ)と読み出し動作のためのパスが分離されているため、書き込み及び読み出し動作が衝突なしに独立的に行われることができる。

さらに具体的に説明すれば、動作は図１のシングルポートＳＲＡＭの動作と基本的に同一原理に基づいている。

但し、ＰＭＯＳトランジスタＰ１２、Ｐ１３を追加し、共通ラインＣの信号制御によりセル格納ノードのデータをデータラインＤに出力する。デフォルト状態において、データラインＤはＮＭＯＳトランジスタから構成されるプルダウン(Ｐｕｌｌ-Ｄｏｗｎ)トランジスタＮ１４によりローを出力する。

ＳＲＡＭのメモリセル１１０に対した書き込み動作は、正ビットラインＢＬ及び負ビットラインＢＬＸに各々ハイ及びローレベルデータを載せた後、ワードラインＷＬをハイ状態に転換してＮＭＯＳトランジスタＮ１２Ａ、Ａ１２Ｂをオンさせることにより行われる。この場合、ノードｃｅｌｌＡ、ノードｃｅｌｌＢは各々ハイ及びロー信号が格納される。

共通ラインＣにローレベル信号を入力することによって、ＳＲＡＭのメモリセル１１０に格納されたデータをデータラインＤを介して出力できる。

但し、共通ラインＣに信号を入力するに先立ち、プルダウントランジスタＮ１４をオンさせてデータラインＤをローレベルにし、再びプルダウントランジスタＮ１４をオフさせる動作が行われる。

共通ラインＣにローレベル信号を入力すれば、共通ライン選択トランジスタＰ１３がオンされ、それによりノードｃｅｌｌＣの信号をデータラインＤに出力できる。

ノードｃｅｌｌＣのデータはノードｃｅｌｌＢの信号により決定され、ノードｃｅｌｌＢに格納された信号がローである場合、プルアップトランジスタＰ１２がオンされてｃｅｌｌＣ値はハイとなる。この場合、共通ライン選択トランジスタＰ１３をオンすれば、ハイ信号がデータラインＤに出力される。

正ビットラインＢＬ及び負ビットラインＢＬＸに各々ロー及びハイ信号を入力してＳＲＡＭのメモリセルにデータ「０」を書き込んだ場合、ノードｃｅｌｌＡ及びノードｃｅｌｌＢには各々ロー及びハイ信号が格納される。

したがって、共通ラインＣとトランジスタＰ１２、Ｐ１３を介してノードｃｅｌｌＢの値を読み出そうとする場合、トランジスタＰ１２はオフであり、トランジスタＰ１３はオンされるため、出力ノードなデータラインＤはプルダウントランジスタＮ１４により作られたローレベルを維持するので、ロー信号を出力するようになる。

一方、図２のような構成のＳＲＡＭは、図１のシングルポートＳＲＡＭに比べて読み出しと書き込みが同時に行われるという長所があり、８個のトランジスタから構成されているため、単位セルのサイズが大きいという短所がある。結局、ＳＲＡＭには数多くのセルらがアレイをなしているため、こういうＳＲＡＭを内蔵するＲＡＭ内蔵型ＴＦＴ ＬＣＤドライバーチップはそのサイズの増加に他ならない。

本発明は、上述したような従来の構成における短所を解消するためのものであって、その目的とするところは、６個のトランジスタから構成されたデュアルポートＳＲＡＭセルを提供することによって、セルのサイズの縮小と共に読み出しと書き込みが衝動なしに同時に可能なＳＲＡＭを提供することである。

前記目的を達成するため、本発明は、１個の第１トランジスタから構成されて、ワードラインの制御信号によりビットラインからのデータ入力信号を入力する書き込み部と、３個のトランジスタから構成されて前記書き込み部を介して外部から入力されたデータを格納維持するデータ格納部と、２個のトランジスタで構成されて共通ラインの制御信号により前記データ格納部に格納されたデータを出力する読み出し部とから構成されたことを特徴とする６トランジスタデュアルポートＳＲＡＭセルを提供する。

好ましくは、前記書き込み部は、ゲートがワードラインに接続され、一側側が単一のビットラインに接続され、他側端が前記データ格納部に接続された単一の第１トランジスタで構成されたことを特徴とする。また、前記データ格納部は、前記第１トランジスタの他側端を構成する第１ノードにゲートが接続され、第１電源電圧端と第２ノードとの間にソース・ドレイン経路が接続された第２トランジスタと、ゲートが前記第２ノードに接続され、前記第１ノードと第２電源電圧端との間にソース・ドレイン経路が接続された第３トランジスタと、ゲートが前記第１ノードに接続され、前記第２ノードと第２電源電圧端との間にソース・ドレイン経路が接続された第４トランジスタとから構成されたことを特徴とする。また、前記読み出し部はゲートが前記第２ノードに接続され第３ノードと前記第２電源電圧端との間にソース・ドレイン経路が接続された第５トランジスタと、共通ラインＣにゲートが接続され、読み出しデータが載せられるデータラインＤと前記第３ノードとの間にソース・ドレイン経路が接続された第６トランジスタとから構成されたことを特徴とする。

以上のような構成された本発明を提供することによって、従来の６個のＭＯＳトランジスタで設計されるシングルポートＳＲＡＭ(図１参考）の集積度を高めることができるという長所と、８個のＭＯＳトランジスタで設計されるデュアルポートＳＲＡＭ(図２参考）の読み出しと書き込みが同時に可能であるという長所を全て有する６個のＭＯＳトランジスタを利用したデュアルポートＳＲＡＭを提供できる。

以下、添付された図面を参考して本発明に係る６トランジスタデュアルポートＳＲＡＭセルの回路構成及び動作を説明するようにする。

図３は、本発明によって構成された６ＴＲデュアルポートＳＲＡＭセルの回路構成を示したものである。

図３に示すように、本発明に係る６ＴＲデュアルポートＳＲＡＭセル１２０は、５個のＮＭＯＳトランジスタＮ２０Ａ、Ｎ２０、Ｎ２１、Ｎ２２、Ｎ２３と１個のＰＭＯＳトランジスタＰ２１とから構成される。

図１及び図２とは異なり、ビットラインは単一のビットラインＢＬとしてビットラインＢＬと反転された信号が入力される負ビットラインＢＬＸは省略される。

メモリセルの選択はワードラインＷＬを介して行われ、ビットラインＢＬにデータが入力されてセルに格納される。格納されたデータは共通ラインＣに入力された制御信号によりデータラインＤに出力される。

具体的に、本発明の６ＴＲデュアルポートＳＲＡＭセル１２０は、１個のトランジスタで構成されてワードラインＷＬの信号に制御されて、単一のビットラインＢＬからデータ信号を受け取る書き込み部１２２と、３個トランジスタから構成されて前記記入トランジスタＮ２０Ａから提供されたデータ信号を格納するデータ格納部１２４と、２個のトランジスタから構成されて共通ラインＣの信号に制御されてデータ格納部１２４に格納されたデータを出力する読み出し部１２８から構成される。

書き込み部１２２は、ゲートがワードラインＷＬに接続され、一側端がビットラインＢＬに接続され、他側端がデータ格納部１２４に接続されたＮＭＯＳトランジスタＮ２０Ａから構成される。

ＮＭＯＳトランジスタＮ２０Ａは、ワードラインＷＬの信号によりオン/オフされてビットラインの信号を入力するアクセストランジスタである。スイッチオン状態でビットラインＢＬの信号がメモリセルの内部に伝達され、スイッチオフ状態ではビットラインとの接続を切る。このアクセストランジスタは、図１及び図２のＮＭＯＳトランジスタＮ０２Ａ、Ｎ１２Ａと本質的に同じ機能を行うと言えるが、単一のトランジスタからセルを構成しているという点で大きく異なる。

データ格納部１２４は、入力されたデータの格納/維持機能をするが、このため、ＮＭＯＳトランジスタＮ２０Ａの他側端を構成するセル格納ノードｃｅｌｌ２Ａにゲートが接続され、供給電源電圧端ＶＣＣとセル格納ノードｃｅｌｌ２Ｂとの間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタＰ２１と、ゲートがセル格納ノードｃｅｌｌ２Ｂに接続され、セル格納ノードｃｅｌｌ２Ａと接地電圧段ＶＳＳとの間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタＮ２０と、ゲートがセル格納ノードｃｅｌｌ２Ａに接続され、セル格納ノードｃｅｌｌ２Ｂと接地電圧段ＶＳＳとの間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタＮ２１から構成される。

読み出し部１２８は、ゲートがセル格納ノードｃｅｌｌ２Ｂに接続されてノードｃｅｌｌ２Ｃと接地電圧段との間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタＮ２２と、共通ラインＣにゲートが接続され読み出しデータが載せられるデータラインＤとノードｃｅｌｌ２Ｃとの間にソース・ドレイン経路が接続されたＮＭＯＳトランジスタＮ２３とから構成される。

データラインＤをプルアップ駆動するＰＭＯＳトランジスタＰ２４は、ＳＲＡＭセル１２０の外部に備えられるものであって、図面に図示されていないが、データラインＤはアレイされた複数のメモリーセルの各読み出し部に共通接続されており、メモリーセルアレイブロックがブロック化されて区分される場合、各ブロックごとに一つずつ配置される。

以下、図３に示す本発明のＳＲＡＭセルに対して作動状態を説明する。

(１)「書き込み」モードにおいて、
使用者が一つのＳＲＡＭセル１２０にハイ、またはローの１ビットデータを格納できる。
ビットラインＢＬの入力ピンを介してＳＲＡＭセル１２０にハイ信号を記録しようとする場合、まず、ビットラインＢＬの入力ピンを介してハイ信号を印加する。ビットラインＢＬにハイ信号が安定的にセットアップされた後、ワードラインにハイ信号が入力されれば、ＮＭＯＳトランジスタＮ２０ＡがオンされてビットラインＢＬの信号がノードｃｅｌｌ２Ａに出力される。その結果、ノードｃｅｌｌ２Ａはハイ状態となる。

ノードｃｅｌｌ２Ａがハイ状態の場合、ＰＭＯＳトランジスタＰ２１はオフ状態となり、ＮＭＯＳトランジスタＮ２１はオン状態となる。これに伴い、ノードｃｅｌｌ２Ｂはロー状態となりＮＭＯＳトランジスタＮ２０もオフとなる。この結果、ワードラインＷＬによりトランジスタＮ２０Ａをオフさせても、ノードｃｅｌｌ２Ａはハイ、ノードｃｅｌｌ２Ｂはローの記録状態を維持するようになる。

ＳＲＡＭメモリセル１２０にロー信号を記録しようとする時にも方法は同じである。まず、ビットラインＢＬにロー信号を印加させ、ワードラインＷＬにハイ信号を印加すれば、トランジスタＮ２０ＡはオンされてビットラインＢＬの信号がノードｃｅｌｌ２Ａに出力される。その結果、ノードｃｅｌｌ２Ａはロー状態となる。

ノードｃｅｌｌ２Ａがロー状態の場合、ＰＭＯＳトランジスタＰ２１はオンされ、ＮＭＯＳトランジスタＮ２１はオフ状態となる。これにより、ノードｃｅｌｌ２Ｂはハイ状態となり、ＮＭＯＳトランジスタＮ２０もオンとなる。この結果、ワードラインＷＬによりトランジスタＮ２０Ａをオフさせても、ノードｃｅｌｌ２Ａはロー、ノードｃｅｌｌ２Ｂはハイである記録状態を維持する。

(２)「読み出し」モードにおいて、
ＳＲＡＭメモリセル１２０のノードｃｅｌｌ２Ａ及びノードｃｅｌｌ２Ｂに記録されたデータは、２個のＮＭＯＳトランジスタＮ２２、N２３を介してデータラインＤに出力されることができる。

データラインＤは、ＰＭＯＳトランジスタＰ２４によりハイ状態となる。データラインＤは、２個のＮＭＯＳトランジスタＮ２２、Ｎ２３が全部オンの状態の時のみにロー信号を出力し、これらＮＭＯＳトランジスタＮ２２、Ｎ２３のうち、いずれがオフ状態であれば、ハイ信号を出力する。

共通ラインＣは、メモリセル１２０に記録されたデータを出力するための出力信号を入力するためのものである。共通ラインＣの信号がハイの場合、メモリセルのノードｃｅｌｌ２Ａのデータと同じ信号レベルがデータラインＤに出力される。

具体的に、ビットラインＢＬの信号レベルがハイであり、これに伴いノードｃｅｌｌ２Ａがハイ状態である場合、ノードｃｅｌｌ２Ｂはロー状態であるためＮＭＯＳトランジスタＮ２２はオフされ、共通ラインＣにハイ信号が入力されてＮＭＯＳトランジスタＮ２３がオンの状態である場合、データラインＤにはハイ信号が出力される。

同様に、ビットラインＢＬの信号レベルがローの状態であり、これに伴いノードｃｅｌｌ２Ａがロー状態である場合、ノードｃｅｌｌ２Ｂはハイ状態であるため、ＮＭＯＳトランジスタＮ２２はオンとなり、共通ラインＣにハイ信号が入力され、ＮＭＯＳトランジスタＮ２３がオンされた時、データラインＤにはロー信号が出力される。

図４は、図３の本発明に係るＳＲＡＭメモリセル回路に対するシミュレーション結果であって、回路の各部分に対する信号波形を示すタイミング図である。

信号ＢＬ、ＷＬ、Ｃ及びＰｕｌｌ-ｕｐは、各々図３のビットラインＢＬ、ワードラインＷＬ、共通ラインＣの制御信号及びＰＭＯＳプルアップトランジスタＰ２４の制御信号である。

信号Ｃｅｌｌ２Ａ、Ｃｅｌｌ２Ｂ及びＣｅｌｌ２Ｃは、各々図３のＳＲＡＭ１２０の内部ノードであるノードｃｅｌｌ２Ａ、ノードｃｅｌｌ２Ｂ及びノードｃｅｌｌ２Ｃの信号値である。

また、信号Ｄは、ＳＲＡＭメモリセルから出力されるデータラインＤの出力データ信号である。

ＳＲＡＭメモリセルのノードｃｅｌｌ２Ａ及びノードｃｅｌｌ２ＢにビットラインＢＬを介してデータを入力する場合を説明する。

図４に示すように、ＷＬ信号がハイに変換されるごとに、Ｃｅｌｌ２Ａ信号のレベルはＢＬ信号のレベルと同じレベルに変換される。これはワードラインの信号制御によって、ビットラインＢＬの信号がノードｃｅｌｌ２Ａにそのまま出力されることを意味する。

一方、Ｃｅｌｌ２Ｂ信号は、いつもＣｅｌｌ２Ａ信号とレベル反転された形状を有する。これは図３のノードｃｅｌｌ２Ａとノードｃｅｌｌ２Ｂの信号がレベル反転されるということを示すものである。

また、ＷＬ信号がハイからローに転換されても、Ｃｅｌｌ２Ａ及びＣｅｌｌ２Ｂの値は変わらない。これは図３のメモリセル回路においてワードラインの信号値をハイからローに変換してアクセストランジスタであるＮＭＯＳトランジスタＮ２０Ａをオフさせても、メモリセルのノードｃｅｌｌ２Ａ及びノードｃｅｌｌ２Ｂの電位をそのまま維持するという事実を示すものである。これにより、図３のメモリセルがメモリとしての機能を立派に行っていることが分かる。

ＳＲＡＭセルに記録されたデータを読み出す時には、共通ラインＣに制御信号Ｃを入力するようにする。

一方、信号Ｃを介してデータを読み出す前に、ＰＭＯＳトランジスタP２４に入力される入力信号ｐｕｌｌ-ｕｐを利用してデータラインＤの出力データ信号Ｄをハイ状態にプルアップさせる。図３において、プルアップトランジスタＰ２４は、ローの時作動するた、え、プルアップ信号ｐｕｌｌ-ｕｐがローとなる時、データラインＤの出力データ信号Ｄはハイを出力する。

プルアップ信号ｐｕｌｌ-ｕｐがローで出力され。出力データ信号Ｄがハイレベルにプルアップされている時、ＳＲＡＭメモリセルに読み出し信号である制御信号Ｃが入力されれば、メモリセルに記録された記録データをデータラインＤに出力できる。

図４において、Ｃｅｌｌ２Ａはハイ、Ｃｅｌｌ２Ｂはローを維持している状態において、制御信号Ｃがハイに転換されてデータ読み出しを命令すれば、データラインＤの出力信号値はハイを出力する。また、Ｃｅｌｌ２Ａ信号はロー、Ｃｅｌｌ２Ｂ信号はハイを維持している状態において、制御信号Ｃがハイに転換されてデータ読み出しを命令すれば、データラインＤの出力信号値はローを出力する。

このような方法により、ビットラインＢＬ、ワードラインＷＬ及び共通ラインＣの信号値であるＢＬ、ＷＬ、Ｃに応じて、ＳＲＡＭメモリセルの内部ノードであるノードｃｅｌｌ２Ａ、ノードｃｅｌｌ２Ｂに格納されたデータであるＣｅｌｌ２Ａ、Ｃｅｌｌ２Ｂの信号レベルをデータラインＤの出力データ信号Ｄとして出力できる。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

６個のトランジスタから構成された６ＴＲシングルポートＳＲＡＭのメモリ回路の一般的な構成を示す図面である。 ８個のトランジスタから構成された８ＴＲデュアルポートＳＲＡＭのメモリ回路の一般的な構成を示す図面である。 本発明によって提供される６個のトランジスタから構成された６ＴＲデュアルポートＳＲＡＭメモリ回路の構成を示す図面である。 本発明によって構成される図３のメモリ回路の回路各部分に対する信号状態を示すタイミング図である。

符号の説明

ＢＬ、ＢＬＸ ビットライン
ＷＬ ワードライン
Ｃ 共通ライン
Ｄ データライン

Claims (14)

1. １個の第１トランジスタから構成されて、ワードラインの制御信号によりビットラインからのデータ入力信号を入力する書き込み部と、
   ３個のトランジスタから構成されて前記書き込み部を介して外部から入力されたデータを格納維持するデータ格納部と、
   ２個のトランジスタで構成されて共通ラインの制御信号により前記データ格納部に格納されたデータを出力する読み出し部と
   から構成されたことを特徴とする６トランジスタデュアルポートＳＲＡＭセル。
2. 前記書き込み部は、ゲートがワードラインに接続され、一側側が単一のビットラインに接続され、他側端が前記データ格納部に接続された単一の第１トランジスタで構成されたことを特徴とする請求項１に記載の６トランジスタデュアルポートＳＲＡＭセル。
3. 前記データ格納部は、
   前記第１トランジスタの他側端を構成する第１ノードにゲートが接続され、第１電源電圧端と第２ノードとの間にソース・ドレイン経路が接続された第２トランジスタと、
   ゲートが前記第２ノードに接続され、前記第１ノードと第２電源電圧端との間にソース・ドレイン経路が接続された第３トランジスタと、
   ゲートが前記第１ノードに接続され、前記第２ノードと第２電源電圧端との間にソース・ドレイン経路が接続された第４トランジスタと
   から構成されたことを特徴とする請求項２に記載の６トランジスタデュアルポートＳＲＡＭセル。
4. 前記読み出し部はゲートが前記第２ノードに接続され第３ノードと前記第２電源電圧端との間にソース・ドレイン経路が接続された第５トランジスタと、
   共通ラインＣにゲートが接続され、読み出しデータが載せられるデータラインＤと前記第３ノードとの間にソース・ドレイン経路が接続された第６トランジスタと
   から構成されたことを特徴とする請求項３に記載のトランジスタデュアルポートＳＲＡＭセル。
5. 前記第１、第３、第４、第５及び第６トランジスタは各々ＮＭＯＳトランジスタであり、前記第２トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項６に記載の６トランジスタデュアルポートＳＲＡＭセル。
6. 前記データラインは信号出力直前にハイレベルにプルアップされることを特徴とする請求項４に記載の６トランジスタデュアルポートＳＲＡＭセル。
7. ワードラインの制御信号によってビットラインからのデータ入力信号を入力する第１トランジスタから構成された書き込み部と、
   前記第１トランジスタの出力端に接続される第２トランジスタと、前記第２トランジスタと反転作動する第３トランジスタと、前記第３トランジスタと反転作動する第４トランジスタとから構成され、前記第１トランジスタの出力端、前記第２トランジスタの入力端、前記第３トランジスタゲート入力端及び前記第４トランジスタゲート入力端に共通接続された第１ノードと、前記第３トランジスタの入力端及び第４トランジスタの出力端に共通接続された第２ノードは互いに反転された信号レベル状態を示すように作動するデータ格納部と、
   ゲート入力端が前記第２ノードに接続されてプルダウン作動する第５トランジスタ及び共通ラインによりゲートが駆動され、前記第５トランジスタに接続されてその間に第３ノードを形成し、前記共通ラインの信号によって前記第２ノードと反転された信号を出力する第６トランジスタから構成された読み出し部と
   から構成されることを特徴とする６トランジスタデュアルポートＳＲＡＭセル。
8. 前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第５トランジスタ及び第６トランジスタはＮＭＯＳトランジスタであり、第４トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項７に記載の６トランジスタデュアルポートＳＲＡＭセル。
9. 前記第６トランジスタの出力端は、信号出力直前に外部のプルアップトランジスタによりハイレベルにプルアップされることを特徴とする請求項７または８に記載の６トランジスタデュアルポートＳＲＡＭセル。
10. ６個のトランジスタから構成されるデュアルポートＳＲＡＭセルにおいて、
    ワードラインの信号によってビットラインから入力データが入力されて記録維持され、共通ラインの信号によって内部に記録維持されているデータをデータラインを介して出力するように、
    前記ビットラインからの入力データが維持される第１ノードと、
    第１ノードの入力データと反転された状態で信号レベルが維持される第２ノードと、
    前記共通ラインの信号に応答して前記第１ノードに維持される入力データと同じ信号レベルとなって、この信号を出力データとして出力する第３ノードと
    を備えることを特徴とする６トランジスタデュアルポートＳＲＡＭセル。
11. 前記第１ノードは、ワードラインの入力信号によってビットラインの信号を入力する第１トランジスタの出力端、第２トランジスタの入力端、第３トランジスタのゲート入力端、第４トランジスタのゲート入力端に共通接続され、
    第２ノードは、第２トランジスタのゲート入力端、第３トランジスタの入力端、第４トランジスタの出力端及び第５トランジスタのゲート入力端に共通接続されることを特徴とする請求項１０に記載の６トランジスタデュアルポートＳＲＡＭセル。
12. 前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第５トランジスタはＮＭＯＳトランジスタであり、第４トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１１に記載の６トランジスタデュアルポートＳＲＡＭセル。
13. 前記第３ノードは第５トランジスタの入力端及び共通ラインの信号によりゲート駆動される第６トランジスタに共通接続になるのを特徴とする請求項１０ないし１２のいずれかに記載の６トランジスタデュアルポートＳＲＡＭセル。
14. 前記第６トランジスタはＮＭＯＳトランジスタから構成され、その出力端は外部のプルアップトランジスタにより信号出力直前にハイ(Ｈ）レベルに信号レベルがプルアップされることを特徴とする請求項１３に記載の６トランジスタデュアルポートＳＲＡＭセル。

Images