JPS62170090A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はスタティック型メモリセルに関し、多ボート
機能を有する半導体記憶装置に用いられるメモリヒルに
関する。

［発明の技術的背景とその問題点］ 最近の半導体技術の発展により、種々の機能を有ケる半
導体記憶装置が開発されている。例えば、１つの記憶セ
ルに対して複数本のワード線とデータ線とを接続した所
謂多ポー１〜方式の記憶セルを有し、複数の記憶ヒルに
対して独立してかつ並行に読み出しあるいは占込み動作
を行なう記憶装置がある。

この多ボート方式の記憶装置は、例えば、広範囲な用途
に用いられ広く普及しているマイクロコンピュータの記
憶装置として、このマイクロコンピュータの性能を向上
さゼる上で有用性が高まりつつある。

第４図は２ポート用の記憶装置の１ビット分のメモリセ
ルを示す回路図である。このメモリセルにおける書込み
動作は、それぞれのビット線ＢＬ１．８１１に与えられ
たハイレベルあるいはロウレベルの電圧情報及び、この
電圧情報と論理が逆となるロウレベルあるいはハイレベ
ルの反転電圧情報が、ワード線Ｗ１−１の電位で導通制
御されるトランスファゲート１．３を介して、互いの入
出力端子が接続されたインバータ回路５，７からなる双
安定回路９に記憶されることで行なわれる。

さらに、それぞれのビット線ＢＬ２．８＋−２に与えら
れた電圧情報及び反転電圧情報が、ワード線ＷＬ２の電
位で導通制御されるトランスファゲート１１．１３を介
して、双安定回路９に記憶されることで行なわれる。

また、このメモリセルにおける読み出し動作は、双安定
回路９＄：記憶されている電圧情報及び反転電圧情報が
、トランスファゲート１，３を介してそれぞれのビット
線ＢＬ１．ＢＬＩに送出されて行なわれる。あるいは、
双安定回路９に記憶されている電圧情報及び反転電圧情
報が、トランスファゲート１１．１３を介してそれぞれ
のビットＢＬ２．８Ｌ２に送出されて行なわれる。

このように、１つのメモリセルに２本のワード線と４本
のビット線とを接続することにより、行列状に配列され
た２つの任意のメモリセルに対して、書込み動作あるい
は読み出し動作が並行してかつ独立に行なわれる。しか
しながら、このような構成のメモリセルにおいては、２
対のビット線が必要となり、記憶装置全体に対するメモ
リセルのｙＪ−有面積が増大して高集積化の障害になっ
ていた。

第５図に示すメモリセルは第４図に示したメモリセルに
おけるビット線の本数を１本減らして、３本のビット線
で３ボート（占ぎ込み専用ボート１、読み出し専用ポー
ト２）として機能するようにしたーｂのである。

このメモリセルは、双安定回路９に記憶された電圧情報
が、ワード線Ｗ　Ｌ　２の電位で導通制御されるトラン
スファゲート１５を介してピッｌ−１！２８Ｌ２に送出
されて、あるいは、ワード線Ｗ１３の電位で導通制御さ
れる１−ランスファゲート１７を介してビット線ＢＬ３
に送出されて、読み出し動作が行なわれる。また、この
メモリビルは、１本のビット線ＢＬ１だけを用いて出込
み動作を行なうようにしている。

このように１本のビット線ＢＬ１で電圧情報を確実に双
安定回路９に記憶させるためには、双安定回路９を構成
するインバータ回路１９の駆動能力をインバータ回路２
１の駆動能力よりも大きくする必要がある。このため、
インバータ回路１つ。

インバータ回路２１とトランスファーゲート１との比率
の決定が難しく、メモリセルの設計を困難にしている。

また、インバータ回路１つとインバータ回路２１とが非
対称となるので、記憶装置中で最も高だ変化が要求され
るメモリセルの専有面積が増大するとともに、ワード線
、ビット線を読み出し占き込みそれぞれ、専用に用意す
る必要があり、このような構成のメモリセルにおいても
高集積化が困難となっていた。

第６図に示すメモリセルは第５図のメモリセルに対して
、双安定回路９を構成するインバータ回ｆｆ１２３．２
５の大きさを同一にして、２本のビット線ＢＬ１．ＢＬ
２を用いて書込み動作を行ない、ビット線ＢＬ２あるい
はビット線Ｂ　ｌ−３を用いて読み出し動作が行なうよ
うにしたものである。

このような構成のメモリセルにおいて、双安定回路９に
記憶されている電圧情報が、トランスフアゲ−１へ１５
及び１７を介して同時にそれぞれのビット線ＢＬ２．８
Ｌ３に送出される場合に、ピッ１〜線ＢＬ２．８Ｌ３が
ハイレベル状態（例えば５Ｖ）で双安定回路９のΔ点の
電位がロウレベル状態（例えばＯＶ）にあると、電流が
２本のビット線ＢＬ２．８Ｌ３から同時にＡ点に流れ込
み、Ａ点の電位が上昇してしまう。このため、最悪の場
合にはインバータ回路２５が反転動作を行ない、Ｂ点の
電位が口・フレベル状態、Ａ点の電位がハイレベル状態
となり、双安定回路９に記憶されている電圧情報が占ぎ
苔わってしまう恐れがある。

さらに、双安定回路９に記憶されている電圧情報を同時
に２本のビット線ＢＬ２及び８Ｌ３に送出する場合には
、どららか一方のビット線に電圧情報を送出（る場合に
比べて、インバータ回路２３の負荷が２倍になるために
、読み出し時間が長くなってしまうという問題も生じる
ことになる。

［発明の目的］ この発明は、上記に鑑みてなされたしので、その目的と
するところは、構成を大型化することなく、多ポート方
式における記憶動作を安定してかつ確実に行なうことが
できるメモリセルを提供することにある。

［発明の概要］ 上記目的を達成するために、この発明は、２値情報を不
揮発に記憶する記憶手段と、ワード線の電位に基づいて
前記２値情報をビット線に与える第１送出手段と、前記
記憶手段に記憶された一方または両方の２値情報を、前
記記憶手段と前記ビット線とは異なるビット線との間に
電流経路を形成することなく前記２値情報を前記ワード
線とは異なるワード線の電位に基づいて前記ビット線と
は異なるビット線に与える第２送出手段とを有すること
を要旨とする。

［発明の効果コ この発明によれば、記憶手段とビット線との間に電流経
路を形成することなく、記憶手段に格納されている２値
情報を読み出ずようにしたので、２値情報を複数のビッ
ト線に安定してかつ確実に与えることができるとともに
、構成を大型化することなく、高速アクセスが可能で設
計の容易なメモリセルを提供することができる。

［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。

第１図〜第３図はこの発明の第１〜第３の実施例に係る
１ビット分のメモリセルの植成図であり、それぞれのメ
モリセルは３本のビット線を用いて３ボー１−機能（読
み出し時は３ボート同時読み出し、書き込み時は１ポー
ト書き込みと同時に１ポート読み出しが可能）を有する
ものである。

第１図に示１メモリセルにおいて、双安定回路９は第４
図に示したメモリセルと同様に、互いの入出力端子が接
続されたインバータ回路５，７により構成されている。

双安定回路９は、その入出力端子△が、ゲート端子がワ
ード線ＷＬＩに接続されたＮ　ｆ−ｐンネルＭＯＳ型ト
ランジスタ（以下ｒＮＭＯＳＪと略記する）２７を介し
てビット線８Ｌ１に接続されており、入出力端子Ｂが、
ゲート端子がワード線ＷＬ２に接続されたＮＭＯＳ２９
を介してビット線ＢＬ２に接続されている。

さらに、双安定回路９の入出力端子ＢはＰチトンネルＭ
ＯＳ型トランジスタ（以下「ＰＭＯＳＪと略記する）３
１のゲート端子に接続されている。

ＰＭＯＳ３１は、そのソース端子が電圧源に接続されて
おり、ドレイン端子がＰＭＯＳ３３のソース端子に接続
されている。ＰＭＯＳ３３は、そのゲート端子がワード
線ＷＬ３に接続されており、ドレイン端子が電圧情報の
読み出し時にのみ用いられるビット線ＢＬ３に接続され
ている。

次に、このように構成されたメモリセルの書込み動作及
び読み出し動作を説明する。

まず、書込み動作について説明する。書込み動作にＪ５
いては、ワード線ＷＬ１．ＷＬ２の電位をハイレベル状
態とすることにより、ＮＭＯＳ２７゜２９を導通状態に
させる。そして、電圧情報がビット線ＢＬＩに与えられ
るとともに、この電圧情報と論理レベルが逆となる反転
電圧情報がビット線ＢＬ２に与えられる。したがって、
電圧情報がＮＭＯＳ２７を介して双安定回路９の入出力
端子△に与えられるとともに、反転電圧情報がＮＭＯＳ
２９を介して双安定回路９の入出力端子Ｂに与えられて
、電圧情報及び反転電圧情報が双安定回路９に書込まれ
て記憶される。

寸なわら、書込み動作においては、２本のビット線ＢＬ
１．ＢＬ２を用いて電圧情報を双安定回路９に差動的に
書込むようにしている。したがって、双安定回路９を構
成するインバータ回路５゜７を非対称にすることなく、
電圧情報は安定かつ確実に書込まれる。

次に、読み出し動作について説明する。第１図に示づ゛
メモリレルにあっては、双安定回路９の入出力※ｉ；子
Ｂの電圧情報がビット線ＢＬ２に送出されて読み出され
るとともに、この電圧情報と論理レベルが逆となる反転
電圧情報がビット線ＢＬ３に送出されて読み出されるよ
うになっている。

読み出し動作が開始される前に予め、ビット線ＢＬ２を
ハイレベル状態（例えば５Ｖ）にプリチャージしておく
とともに、ビット線Ｂ　ｌ−３をロウレベル状悪く例え
ばＯＶ）にプリディスチセージしておく。このような状
態において、例えば双安定回路９の入出力端子Ｂがロウ
レベル状態にある場合に、ワード線ＷＬ２をハイレベル
状態とすることによりＮＭＯＳ２９が導通状態になると
ともに、ワード線ＷＬ３をロウレベル状態とすることに
より２ＭＯＳ３３が導通状態になると、ピッ１へ線ＢＬ
２からＮＭＯＳ２９を介して双安定回路９の入出力端子
Ｂに電流が流れ込む。このため、ビット線ＢＬ２はロウ
レベル状態となり、双安定回路９の入出力端子已に書込
まれている電圧情報が、ビット線ＢＬ２に接続されてい
る出力回路（図示せず）から読み出されることになる。

また、入出力端子Ｂがロウレベル状態にあるのでＰＭＯ
Ｓ３１は導通状態となり、このＰＭＯＳ３１及び２ＭＯ
Ｓ３３を介してビット線ＢＬ３に電圧源から電流が流れ
込む。このため、ビット線ＢＬ３はハイレベル状態とな
り、入出力端子Ｂに書込まれている電圧情報と論理レベ
ルが逆となる反転電圧情報が、ビット線ＢＬ３に接続さ
れている出力回路（図示せず）から読み出されることに
なる。

双安定回路９の入出力端子Ｂがハイレベル状態にある場
合には、ＰＭＯＳ３１は非導通状態となり、予めハイレ
ベル状態にプリチャージされたビット線ＢＬ２の電圧情
報及び、ロウレベル状態にブリディスヂャージされたビ
ット線ＢＬ３の電圧情報が読み出されることになる。

このように、第１図に示すメモリセルは、口「フレベル
の電圧情報を入出力端子Ｂから読み出す場合には、この
入出力端子Ｂとビット！！；１ＢＬ２との間にＮＭＯＳ
２９を介して電流経路を形成して、ロウレベルの電圧情
報をビット線ＢＬ２を介して読み出すようにしている。

一方、ロウレベルの電圧情報をＰＭＯＳ３１のゲート端
子で受けて、このＰＭＯＳ３１を導通状態にさせて電圧
源から２ＭＯＳ３３を介してビット線ＢＬ３に電流を流
し込むことで、入出力端子Ｂとビット線８Ｌ３との間に
電流経路を形成せずに、ハイレベルの電圧情報をビット
Ｉ！１ｌＢＬ３を介して読み出すようにしている。

このため、ビット線ＢＬ２から入出力端子Ｂに電流が流
れ込むことにより入出力端子Ｂの電位がいくらか上昇し
ても、通常ＰＭＯＳのスレッショルド電圧は電源電位の
近傍の電位に設定されているため、ＰＭＯＳ３１のゲー
ト電位はスレッショルド電圧以上になることなく、ロウ
レベルの電圧情報をビット線ＢＬ３に送出する場合に、
Ｐ　Ｍ　０８３１は非導通状態になることはない。した
がって、入出力端子已に書込まれたロウレベルの電圧情
報は、同時にそれぞれのビット線８１．．２．ＢＬ３を
介して読み出し動作を行なっても、膠ｉ　ｆｈ作するお
それはなくなる。

さらに、電圧情報を双安定回路９の入出力端子Ｂから同
時にそれぞれのビット線ＢＬ２．ＢＬ３に送出する場合
には、インバータ回路５の負荷としては１本のビット線
８Ｌ１とＰＭＯＳ３１のゲート６門だけとなる。したが
って、第６図に示したメモリセルに比べて、インバータ
回路の負荷がかなり低減されることになり、インバータ
回路５を大型化することなく、電圧情報を同時にそれぞ
れのピッ１へ線ＢＬ２．ＢＬ３に読み出す動作を高速に
行なうことができる。

第２図はこの発明の第２の実施例に係る１ビット分のメ
モリセルの構成図であり、このメモリセルは、第１図に
示したメモリセルと同様に双安定回路９の入出力端子已
に８込まれた電圧情報を、ビット線ＢＬ２を介して、さ
らに、この電圧情報と論理レベルが逆となる電圧情報を
ビット線ＢＬ３を介して読み出すものである。

このメモリセルの特徴とするところは、入出力端子Ｂに
Ｂ込まれた電圧情報を、ワード線ＷＬ１で導通制御され
るＰＭＯＳ３５を介して、予めロウレベル状態にブリデ
ィスチャージされたビット線［３Ｌ２を介して読み出ず
ことにある。

また、入出力端子８１．：古込まれたハイレベルの電圧
情報と論理レベルが逆となるロウレベルの電圧情報を、
ドレイン端子が、ワード線ＷＬ３の電位で導通１Ｔｉｌ
＋　１７１１されドレイン端子がビット線ＢＬ３に接続
されたＮＭＯＳ３７のソース端子に接続され、ソース端
子がグランドに接続されたＮＭＯＳ３９を導通状態にさ
せて、予めハイレベル状態にプリチャージされたビット
線ＢＬ３からＮＭＯＳ３７，３９を介して電流をグラン
ドに流し込むことにより、ビット線ＢＬ３を介して読み
出すことにある。すなわら、双安定回路９の入出力端子
Ｂとビット線ＢＬ３との間に電流経路を形成りることは
なく、電圧情報を入出力端子Ｂからビット線８ｍ３に送
出するようにしたことにある。

したがって、このような構成とすることでも、第１の実
施例と同様の効果を１ワることかできる。

なお。第１図と同符号のものは同一物を示しその説明は
省略した。

第３図はこの発明の第３の実施例に係る１ビット分メモ
リセルの構成図である。このメモリセル（よ第１図及び
第２図に示したメモリセルと同様に、書込み動作及び読
み出し動作を行なうものであり、このメモリセルの特徴
とするところは、双安定回路９の入出力端子Ｂに書込ま
れた電圧情報と論理レベルが逆となる電圧情報が、ワー
ド線ＷＬ３の電位で動作制御されて、入力端子が双安定
回路９の入出力端子Ｂに接続され、出力端子がビット線
ＢＬ３に接続されたクロックドインバータ回路４１を介
してごツ１−線ＢＬ３に与えられて読み出されることに
ある。

このような構成とすることでも、第１の実施例と同様の
効果を得ることができるだけでなく、システムの要求に
よってはビットＦｉｌＢＬ１．ＢＬ２に関しては同期式
で動作させ、ビット線ＢＬ３は非同期式で動作させるよ
うな変則的な動作も可能になる。なＪ５、第１図と同符
号のものは同一物を示しその説明は省略した。また、ク
ロックドインバータ回路４１にかえて、８点の電圧↑ｈ
報をインバーターの入力とし、その出力をトランスファ
ーゲートを介してごツト線に与えるような構成も同様の
効果を得られる。

【図面の簡単な説明】

第１図はこの発明の第１の実Ｉ／Ｉ！７ｆＩＩＪに係る
メモリセルの構成図、第２図はこの発明の第２の実施例
に係るメモリセルの構成図、第３図はこの発明の第３の
実施例に係るメモリセルの構成図、第４図〜第６図はメ
モリセルの一従来例を示す構成図である。 （図の主要な部分を表わす符号の説明）５．７・・・イ
ンバータ回路 ９・・・双安定回路 ２７．２９・・・ＮチャンネルＭＯＳ型トランジスタ３
１．３３・・・ＰチャンネルＭＯＳ型トランジスタ４１
・・・クロックトインバーター 第１図 第２図 第３ｒＸＪ 第４図

Claims (7)

【特許請求の範囲】
1. （１）２値情報を不揮発に記憶する記憶手段と、ワード
   線の電位に基づいて前記２値情報をビット線に与える第
   １送出手段と、前記記憶手段に記憶された一方の２値情
   報を、前記記憶手段と前記ビット線とは異なるビット線
   との間に電流経路を形成することなく前記２値情報を前
   記ワード線とは異なるワード線の電位に基づいて前記ビ
   ット線とは異なるビット線に与える第２送出手段とを有
   することを特徴とするメモリセル。
2. （２）前記記憶手段は互いの入出力端子が接続されたイ
   ンバータ回路を具備する双安定回路であることを特徴と
   する特許請求の範囲第１項に記載のメモリセル。
3. （３）前記第１送出手段はＰチャンネルＭＯＳ型トラン
   ジスタで構成したことを特徴とする特許請求の範囲第１
   項に記載のメモリセル。
4. （４）前記第１送出手段はＮチャンネルＭＯＳ型トラン
   ジスタで構成したことを特徴とする特許請求の範囲第１
   項に記載のメモリセル。
5. （５）前記第２送出手段は電圧源とロウレベル状態にプ
   リチャージされたビット線との間に挿入されたＰチャン
   ネルＭＯＳ型トランジスタで構成したことを特徴とする
   特許請求の範囲第１項に記載のメモリセル。
6. （６）前記第２送出手段はグランドとハイレベル状態に
   プリチャージされたビット線との間に挿入されたＮチャ
   ンネルＭＯＳ型トランジスタで構成したことを特徴とす
   る特許請求の範囲第１項に記載のメモリセル。
7. （７）前記第２送出手段はクロックインバータ回路で構
   成したことを特徴とする特許請求の範囲第１項に記載の
   メモリセル。