JP2009181604A - Sram回路 - Google Patents
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Abstract
【解決手段】二つのインバーターを持ち、互いの出力を互いの入力とするフリップフロップFFと、ビット線へ信号を伝達するトランスファートランジスタを有するSRAM回路において、読み出し時にメモリセルCellからの読み出し信号を、ソースを接地したnMOSFETのゲート部分に入力し、このnMOSFETのドレインとビット線とをnMOSFETにより接続した回路を、複数のメモリセル行に対して共有し、書き込み時にビット線からの信号を伝達するトランスファートランジスタを複数のメモリセル行に対して共有する。
【選択図】図1
Description
L.Chang et al.,"Stable SRAM Cell Design for the 32 nm Node and beyond,"IEEE Symposium on VLSI Technology Digest of Technical Papers,pp.128-129(2005年)
図1に本発明の第1の実施の形態を示す。
図2に本発明の第2の実施の形態を示す。
図4に本発明の第3の実施の形態を示す。
AS…断熱信号
Cell…セル
BLW、BLW_N…(書き込み側)ビット線
BLR、BLR_N…(読み出し側)ビット線
FF…フリップフロップ
WL1、WL2…ワード線
S1、S2…スイッチ
P1、P2、P31、P41、P42…pMOSトランジスタ
N6〜N9、N53、N54、N58、N63〜N66…nMOSトランジスタ
Claims (3)
- 二つのインバータと、互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップとビット線との間で信号を伝達するトランスファートランジスタと、を有してデータの書き込みと読み出しを行うためのSRAM回路において、
前記データの読み出し時において、メモリセルからの読み出し信号をソースを接地したnMOSFETのゲート部分に入力し、このnMOSFETのドレインとビット線とを他のnMOSFETにより接続して複数のメモリセル行において共有する共有読み出しポートを構成し、
前記書き込み時にビット線からの信号を伝達するトランスファートランジスタを、複数のメモリセル行に対して共有する共有書き込みポートを構成し、もって1セル6トランジスタ数の回路を構成することを特徴とするSRAM回路。 - 前記共有読み出しポートと前記共有書き込みポートをそれぞれ配置して、前記データの読み出し時に2つのビット線の信号のうちの一方がハイインピーダンスであり、他方がGND状態とされ、これらの前記信号を読み出すために2つのCMOSインバータから構成されたフリップフロップと、このフリップフロップをセンスアンプとして、該フリップフロップの電源電圧を緩やかに変化させる断熱信号を用いることにより、前記GND状態のビット線を前記GND状態としたまま、前記ハイインピーダンスのビット線を高電圧状態とし、これによりデータを読み出すこと
を特徴とする請求項1に記載のSRAM回路。 - 前記メモリセルにおいて、メモリセル電源線と電源線の間にスイッチを有し、書き込み時において、前記メモリセル電源線の電位を低減させた後、前記スイッチをOFFとして前記メモリセル電源線をハイインピーダンスとし、一方のビット線をGND状態としたまま、他方のビット線を緩やかに昇圧することにより書き込みを行うこと
を特徴とする請求項1または2に記載のSRAM回路。
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Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62170090A (ja) * | 1986-01-21 | 1987-07-27 | Toshiba Corp | メモリセル |
JPS63197088A (ja) * | 1987-02-12 | 1988-08-15 | Matsushita Electric Ind Co Ltd | マルチポ−トメモリセル |
JPH01112588A (ja) * | 1987-10-26 | 1989-05-01 | Nec Ic Microcomput Syst Ltd | Mos型メモリ回路 |
JPH06325573A (ja) * | 1993-05-17 | 1994-11-25 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
JPH07240095A (ja) * | 1994-02-28 | 1995-09-12 | Toshiba Corp | マルチポートメモリ |
JPH10283784A (ja) * | 1997-04-03 | 1998-10-23 | Sharp Corp | 半導体記憶装置 |
JPH117773A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | 半導体記憶装置 |
JP2003317491A (ja) * | 2002-04-25 | 2003-11-07 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電論理によるメモリ回路 |
WO2003105156A1 (ja) * | 2002-06-05 | 2003-12-18 | 松下電器産業株式会社 | 不揮発性メモリ回路及びその駆動方法並びにそのメモリ回路を用いた半導体装置 |
JP2004164774A (ja) * | 2002-11-14 | 2004-06-10 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路及びデータ読み出し方法 |
JP2005025859A (ja) * | 2003-07-02 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2006221769A (ja) * | 2005-02-14 | 2006-08-24 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
JP2007226927A (ja) * | 2006-02-27 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路及びデータ書き込み方法 |
JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
JP2009129495A (ja) * | 2007-11-22 | 2009-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
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Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62170090A (ja) * | 1986-01-21 | 1987-07-27 | Toshiba Corp | メモリセル |
JPS63197088A (ja) * | 1987-02-12 | 1988-08-15 | Matsushita Electric Ind Co Ltd | マルチポ−トメモリセル |
JPH01112588A (ja) * | 1987-10-26 | 1989-05-01 | Nec Ic Microcomput Syst Ltd | Mos型メモリ回路 |
JPH06325573A (ja) * | 1993-05-17 | 1994-11-25 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
JPH07240095A (ja) * | 1994-02-28 | 1995-09-12 | Toshiba Corp | マルチポートメモリ |
JPH10283784A (ja) * | 1997-04-03 | 1998-10-23 | Sharp Corp | 半導体記憶装置 |
JPH117773A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | 半導体記憶装置 |
JP2003317491A (ja) * | 2002-04-25 | 2003-11-07 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電論理によるメモリ回路 |
WO2003105156A1 (ja) * | 2002-06-05 | 2003-12-18 | 松下電器産業株式会社 | 不揮発性メモリ回路及びその駆動方法並びにそのメモリ回路を用いた半導体装置 |
JP2004164774A (ja) * | 2002-11-14 | 2004-06-10 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路及びデータ読み出し方法 |
JP2005025859A (ja) * | 2003-07-02 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2006221769A (ja) * | 2005-02-14 | 2006-08-24 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
JP2007226927A (ja) * | 2006-02-27 | 2007-09-06 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路及びデータ書き込み方法 |
JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
JP2009129495A (ja) * | 2007-11-22 | 2009-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
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