JPH10283784A

JPH10283784A - 半導体記憶装置

Info

Publication number: JPH10283784A
Application number: JP9084788A
Authority: JP
Inventors: Kazumasa Kioi; 一雅鬼追
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-03
Filing date: 1997-04-03
Publication date: 1998-10-23
Anticipated expiration: 2017-04-03
Also published as: JP3957357B2

Abstract

(57)【要約】（修正有）【課題】従来のエネルギー回収ＳＲＡＭの内部バスを
断熱的に駆動する方式では、トランスファゲートでは両
端に電位差が生じた状態でＯＮされ非断熱的電流が流れ
てエネルギー消費の原因となる。【解決手段】ワード線と第１及び第２のビット線とを
有し、１個のフリップフロップ回路と、第１及び第２の
トランスファゲートトランジスタとからなるメモリセル
を有し、前記第１及び第２のトランスファゲートトラン
ジスタのゲート電極は共通にワード線に接続され、ドレ
イン電極はそれぞれのビット線に接続されている。前記
第１のトランスファゲートトランジスタのソース電極と
前記第２のトランスファゲートトランジスタの基板電極
とは、前記フリップフロップ回路と第１の記憶ノードを
介して接続され、この構成は、第２の記憶ノードに関し
第１の記憶ノードと対称的になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積化半導体メモ
リの半導体記憶装置に関し、特に低消費電力化に有効な
断熱充電法を利用するスタティツク・ランダム・アクセ
ス・メモリ（以下、ＳＲＡＭと記す。）の半導体記憶装
置に関する。

【０００２】

【従来の技術】まず、従来の一般的なＳＲＡＭの構成に
ついて、図９に示す。図９に示すように、アドレスラッ
チ、ロウデコーダ、ワードラインラッチ、入力ラッチ、
メモリアレイ、センスアンプ、出力ラッチから構成され
る。

【０００３】このメモリアレイ中のメモリセルで用いら
れる従来のＳＲＡＭの６トランジスタセルの等価回路を
図１０に示す。このトランジスタセルは、信号線である
一対のビット線１０２ａ、１０２ｂと、アドレスを選択
するワード線１０３と、このワード線１０３を通じてＯ
Ｎ、ＯＦＦ動作する一対のトランスファゲート１０４
ａ、１０４ｂと、電源線１００と接地線１０１の間でデ
ータを保持するためのフリップフロップ回路の負荷であ
る一対のロードトランジスタ１０６ａ、１０６ｂ、ドラ
イバトランジスタ１０５ａ、１０５ｂとで構成される。
通常の６トランジスタセルでは、一対のトランスファゲ
ート１０４ａ、１０４ｂと一対のドライバトランジスタ
１０５ａ、１０５ｂにそれぞれＮＭＯＳトランジスタ
を、一対のロードトランジスタ１０６ａ、１０６ｂにそ
れぞれＰＭＯＳトランジスタを用いたＣＭＯＳ構造が採
られる。

【０００４】ＳＲＡＭのメモリセルには、６トランジス
タセルの他に、ロードトランジスタ１０６ａ、１０６ｂ
の部分におのおの抵抗素子を用いた高抵抗負荷４トラン
ジスタセルもある。この高抵抗負荷４トランジスタセル
では、基板に形成した４個のトランジスタの上に２個の
抵抗素子を積層形成できるため、メモリセルの面積を小
さくすることができるという利点がある反面、集積度が
高くなるに従い、ドライバトランジスタのリーク電流を
制御するための抵抗値の選択範囲が狭くなり、リーク電
流の制御が困難になって、データ保持の安定性にかける
という欠点がある。すなわち、低消費電力化を図るため
に抵抗値を大きくすると、この抵抗のためにフリップフ
ロップ回路内の記憶ノードでの電位降下が大きくなり、
データ保持の安定性が劣化する。

【０００５】このような一般的なＳＲＡＭと同様の図９
の構成で、低消費電力化を達成する方法として、エネル
ギー回収ＳＲＡＭが考えられている。この低消費電力化
を図ったＳＲＡＭは、Ｎ．Ｔｚａｒｔｚａｎｉｓａｎ
ｄＷ．Ｃ．Ａｔｈａｓ，Ｄｉｇｅｓｔｏｆｔｅｃ
ｈｎｉｃａｌｐａｐｅｒｏｆＩｎｔｅｒｎａｔｉ
ｏｎａｌＳｙｍｐｏｓｉｕｍＯｎＬｏｗＰｏｗ
ｅｒＥｌｅｃｔｒｏｎｉｃｓａｎｄＤｅｓｉｇｎ
９６，ｐｐ５５〜６０，１９９６に報告されている。

【０００６】従来のエネルギー回収ＳＲＡＭでは、全て
の内部バスと制御信号はクロック電源を用いた単純な共
鳴ドライバーでクロック信号を生成できる。回路的に見
て、従来のエネルギー回収ＳＲＡＭが一般的なＳＲＡＭ
と異なるのは、ラッチ／ドライバー回路（ワードライン
ラッチ、入力ラッチ）のみである。エネルギー回収ＳＲ
ＡＭにおいて、エネルギー回収ラッチ／ドライバーはフ
ィルターとして働き、ストアデータに応じてクロックパ
ルスを出力に通すか、あるいは出力を接地電位Ｇｎｄに
固定する。

【０００７】エネルギー回収ラッチ／ドライバの動作は
ブートストラップ効果に基づいている。このブーストラ
ップ効果については、Ｌ．Ａ．Ｇｌａｓｓｅｒ、Ｄ．
Ｗ．Ｄｏｂｂｅｒｐｕｈｌ共著「ＴｈｅＤｅｓｉｇｎ
ａｎｄＡｎａｌｙｓｉｓｏｆＶＬＳＩＣｉｒｃ
ｕｉｔｓ」，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，ＭＡ，１
９８５に記載されている。図１１（ａ）にこのラッチ／
ドライバー回路について示す。

【０００８】図１１（ｂ）に、入力データＤ_inがＨｉｇ
ｈの場合のタイミングチャートを示す。信号φ₁とφ
₂は、オーバーラップのない２相クロックで０からＶｐ
ｈの振幅を持つ。ＶｄｄＨは電圧ＶｐｈのＤＣ電源でパ
ストランジスタゲートＭ₂にだけ接続されており、従っ
て電力を消費しない。二つのインバータは低電圧ＤＣ電
源Ｖｐｈ−Ｖｔｈから電力が供給される。ここでＶｔｈ
はＮＭＯＳトランジスタのしきい値電圧である。信号φ
₁が入力される期間中、入力データＤ_inはＭ₃のゲート容
量（即ちノードＤ_isol）にストアされる。もし、入力デ
ータＤ_inがＬｏｗならばインバータＩ₁の出力はＨｉｇ
ｈになり、トランジスタＭ₄は出力データＤ_outを接地電
位Ｇｎｄに固定する。図１１（ｂ）に示したように入力
データＤ_inがＨｉｇｈならば、Ｄ_isolはＶｐｈ−Ｖｔｈ
まで充電されてＭ₂がオフし、Ｄ_isolは電気的に分離さ
れる。このとき、信号φ₂の正縁エッジに到達すると、
分離ノードＤ_isolの電圧はＭ₃のゲートチャネル容量に
よってＶｐｈよりも充分高くまでブートストラップさ
れ、出力はＶｐｈまで充電される。したがって、入力デ
ータＤ_inはＶｐｈ−Ｖｔｈ以上に振れる必要はなく、フ
ルスイング出力データＤ_outが生成される。このような
動作を行って、エネルギー回収ＳＲＡＭとするクロック
信号を生成できる。

【０００９】ＳＲＡＭにおいては殆どの高キャパシタン
ス信号（例えばアドレス線やビット線）は２線形式であ
る。エネルギー回収ラッチ／ドライバはトランジスタＭ
₂、Ｍ₃、Ｍ₄を２重化するだけで２線式出力を生成でき
る。

【００１０】図１２に書き込みのためのタイミングチャ
ートを示す。図１２に示すように、書き込み動作に対し
ては次のシーケンスのようにパイプライン化される。ま
ず、アドレスがラッチされ、デコーダはプリチャージさ
れる。次に、信号φ₂においては、デコーダはドライブ
され、ワードラインは評価されてラッチされる。同じフ
ェーズにおいて入力データがラッチされる。最後に信号
φ₁でワード線とビット線が活性になり書き込みが起こ
る。

【００１１】

【発明が解決しようとする課題】従来のエネルギー回収
ＳＲＡＭでは、書き込み時の内部バスを断熱的に駆動し
ているだけであった。書き込み時にワード線とビット線
が活性になるとき、トランスファゲートトランジスタは
必ずオンして、ビット線とメモリセルの記憶ノードが電
気的に接続されるが、メモリセルの記憶データと書き込
もうとしているデータとが、一致している場合も異なっ
ている場合もトランスファゲート１０４ａ、１０４ｂは
両端に電位差が生じた状態でＯＮされるため、非断熱的
電流が流れてしまい、エネルギー消費の原因となる。

【００１２】また、読み出し時においても、ワード線が
断熱的に駆動されるだけであり、ビット線はメモリセル
のフリップフロップ回路によって駆動され、センスアン
プによって増幅される。すなわち、ワード線が活性にな
るとき、トランスファゲート１０４ａ、１０４ｂは必ず
両端に電位差が生じた状態でオンされるため、非断熱的
電流が流れてしまい、エネルギー消費の原因となる。こ
こでいうエネルギー消費とは、電気エネルギーが熱エネ
ルギーに変換されてしまうことを意味し、回収不能なエ
ネルギーが生じるということである。

【００１３】本発明は上記問題点に鑑み、従来例の問題
点を解決すべくなされた低消費電力の半導体記憶装置を
提供することを特徴とする。

【００１４】

【課題を解決するための手段】本発明によると、ワード
線と第１のビット線と第２のビット線とを有し、フリッ
プフロップ回路と、第１のトランスファゲートトランジ
スタと、第２のトランスファゲートトランジスタとから
なるメモリセルを有し、前記第１、第２のトランスファ
ゲートトランジスタのゲート電極は共通にワード線に接
続され、前記第１のトランスファゲートトランジスタの
ドレイン電極は第１のビット線に接続され、前記第２の
トランスファゲートトランジスタのドレイン電極は第２
のビット線に接続され、前記第１のトランスファゲート
トランジスタのソース電極と前記第２のトランスファゲ
ートトランジスタの基板電極とは、前記フリップフロッ
プ回路と第１の記憶ノードを介して接続され、前記第２
のトランスファゲートトランジスタのソース電極と前記
第１のトランスファゲートトランジスタの基板電極と
は、前記フリップフロップ回路と第２の記憶ノードを介
して接続されていることを特徴とする半導体記憶装置で
ある。

【００１５】また、前記第１及び第２のトランスファゲ
ートトランジスタは、基板電極がＬｏｗレベルのときに
は、ゲート電極がＨｉｇｈレベルになってもオンしない
特性を示し、かつ、基板電極がＨｉｇｈレベルのときに
はゲート電極がＨｉｇｈレベルになるとオンする特性を
示すように、しきい値電圧が調整されていることを特徴
とする請求項１に記載の半導体記憶装置である。

【００１６】また、第１のＰＭＯＳトランジスタと、第
２のＰＭＯＳトランジスタとパルス電源とからなる出力
クランプを有し、前記第１及び第２のＰＭＯＳトランジ
スタのソース電極は、共通にパルス電源と接続され、前
記第１のＰＭＯＳトランジスタのドレイン電極と前記第
２のＰＭＯＳトランジスタのゲート電極とは前記第１の
ビット線に接続され、前記第２のＰＭＯＳトランジスタ
のドレイン電極と前記ＰＭＯＳトランジスタのゲート電
極とは前記第２のビット線に接続されていることを特徴
とする請求項１もしくは請求項２に記載の半導体記憶装
置である。

【００１７】さらに、前記第１のＰＭＯＳトランジスタ
の基板電極が第２のビット線と接続され、前記第２のＰ
ＭＯＳトランジスタの基板電極が第１のビット線と接続
されることを特徴とする請求項３に記載の半導体記憶装
置が好ましい。

【００１８】また、第１のＮＭＯＳトランジスタと第２
のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタ
と第４のＮＭＯＳトランジスタとからなる書き込み制御
部を有し、前記第１及び第２のＮＭＯＳトランジスタの
ソース電極は共通に接地ラインに接続され、前記第１の
ＮＭＯＳトランジスタＭＷ１のドレイン電極および前記
第４のＮＭＯＳトランジスタＭＷ４のソース電極は共通
に前記第１のビット線に接続され、前記第２のＮＭＯＳ
トランジスタＭＷ２のドレイン電極および前記第３のＮ
ＭＯＳトランジスタのソース電極は、共通に前記第２の
ビット線に接続され、前記第３及び第４のＮＭＯＳトラ
ンジスタのドレイン電極は共通にパルス電源に接続さ
れ、前記第１及び第３のＮＭＯＳトランジスタのゲート
電極は共通に第１の制御信号ノードに接続され、前記第
２及び第４のＮＭＯＳトランジスタのゲート電極は共通
に第２の制御信号ノードに接続されていることを特徴と
する請求項１乃至４のいずれかに記載の半導体記憶装置
である。

【００１９】さらに、前記第１及び第３のＮＭＯＳトラ
ンジスタの基板電極は第１の制御ノードに接続され、前
記第２及び第４のＮＭＯＳトランジスタの基板電極は第
２の制御ノードに接続されることを特徴とする請求項５
に記載の半導体記憶装置が好ましい。

【００２０】

【発明の実施の形態】以下、本発明を実施例に従って詳
細な説明を行う。

【００２１】本発明の実施の形態であるＣＭＯＳ型ＳＲ
ＡＭセル列ＣＬＭの電気回路図を図１に示す。このセル
列ＣＬＭが多数、接続されてメモリアレイを構成する。
このセル列ＣＬＭは共通のビットラインＢおよびＢｂに
接続されたメモリセルＣＥＬＬと出力クランプＣＬＰお
よび書込み制御ＷＲＴで構成されている。

【００２２】メモリセルＣＥＬＬは、１個のフリップフ
ロップ回路ＦＦと一対のトランスファゲートトランジス
タＭＢ、ＭＢｂを備えて構成されている。また、フリッ
プフロップ回路ＦＦは２個のＮＭＯＳトランジスタＭＮ
ｌ、ＭＮ２と２個のＰＭＯＳトランジスタＭＰｌ、ＭＰ
２を備えるＣＭＯＳフリップフロップ回路で実現されて
いる。

【００２３】前記トランスファゲートトランジスタＭ
Ｂ、ＭＢｂのゲート電極は共通にワード線ＷＬに接続さ
れており、このワード線ＷＬがＨｉｇｈレベルになるこ
とによってメモリセルＣＥＬＬが選択される。また、ト
ランスファゲートトランジスタＭＢのドレイン電極はビ
ット線Ｂに接続され、トランスファゲートトランジスタ
ＭＢｂのドレイン電極はビット線Ｂｂと接続されてい
る。

【００２４】トランスファゲートトランジスタＭＢの基
板電極とトランスファゲートトランジスタＭＢｂのソー
ス電極とは、フリップフロップ回路ＦＦの記憶ノードＳ
Ｂｂに接続されている。同様に、トランスファゲートト
ランジスタＭＢｂの基板電極とトランスファゲートトラ
ンジスタＭＢのソース電極とは、フリップフロップ回路
ＦＦの記憶ノードＳＢに接続されている。

【００２５】したがって、記憶ノードＳＢがＨｉｇｈレ
ベルで記憶ノードＳＢｂがＬｏｗレベルのときには、ト
ランスファゲートトランジスタＭＢｂの基板電極にＨｉ
ｇｈレベル、トランスファゲートトランジスタＭＢの基
板電極にＬｏｗレベルが与えられる。同様に、記憶ノー
ドＳＢがＬｏｗレベルで記憶ノードＳＢｂがＨｉｇｈレ
ベルのときには、トランスファゲートトランジスタＭＢ
ｂの基板電極にＬｏｗレベル、トランスファゲートトラ
ンジスタＭＢの基板電極にＨｉｇｈレベルが与えられ
る。

【００２６】本実施の形態で用いたトランスファゲート
トランジスタの電圧に対する電流との相関を図２に示
す。横軸は電圧を示し、縦軸は電流を示す。基板電圧に
よって本発明に用いたトランスファゲートトランジスタ
はしきい値電圧が異なる。本実施例では、トランスファ
ゲートトランジスタＭＢおよびトランスファゲートトラ
ンジスタＭＢｂは基板電極がＬｏｗレベル（接地レベ
ル）のときには、図２中の参照符β１で示すようにゲー
ト電極がＨｉｇｈレベルになってもオンしない特性を示
し、かつ、基板電極がＨｉｇｈレベルのときには参照符
β２で示すようにゲート電極がＨｉｇｈレベルになると
オンする特性を示すように、しきい値電圧が調整されて
いる。

【００２７】図１には、図示していないが、トランスフ
ァゲートトランジスタ以外のトランジスタにおいても、
基板電極がＬｏｗレベル（接地レベル）のときには、参
照符β３で示すように標準的なノーマリオフ型の特性を
示し、かつ、基板電極がＨｉｇｈレベルのときには参照
符β４で示すようにしきい値が０Ｖ程度の特性を示すよ
うに、しきい値が調整されている。この場合のトランス
ファゲートトランジスタＭＢおよびＭＢｂ以外のトラン
ジスタの電圧と電流との相関を図３に示す。本実施の形
態では、トランスファゲートトランジスタ以外のトラン
ジスタも基板電極を制御できるトランジスタを用いた
が、通常の基板電極を制御できないものを用いてもよ
い。

【００２８】また、出力クランプＣＬＰは２つのＰＭＯ
ＳトランジスタＭＣｌとＭＣ２を備えて構成されてい
る。ＰＭＯＳトランジスタＭＣｌ、ＭＣ２のソース電極
は、共通に電源ライン１１に接続されており、この電源
ライン１１は、パルス電源ＣＰに接続されている。ま
た、ＰＭＯＳトランジスタＭＣｌのドレイン電極とＰＭ
ＯＳトランジスタＭＣ２のゲート電極とは相互に接続さ
れて出力ノードＯとなり、該出力ノードＯはビット線Ｂ
に接続されている。同様に、ＰＭＯＳトランジスタＭＣ
２のドレイン電極とＰＭＯＳトランジスタＭＣｌのゲー
ト電極とは相互に接続されて出力ノードＯｂとなり、該
出力ノードＯｂはビット線Ｂｂに接続されている。

【００２９】前記書込み制御ＷＲＴは４つのＮＭＯＳト
ランジスタＭＷ１〜ＭＷ４とを備えて構成されている。
ＮＭＯＳトランジスタＭＷ１、ＭＷ２のソース電極は、
共通の接地ラインに接続されている。また、ＮＭＯＳト
ランジスタＭＷ１のドレイン電極とＮＭＯＳトランジス
タＭＷ４のソース電極とはビット線Ｂに接続され、ＮＭ
ＯＳトランジスタＭＷ２のドレイン電極とＮＭＯＳトラ
ンジスタＭＷ３のソース電極はビット線Ｂｂに接続して
いる。ＮＭＯＳトランジスタＭＷ１のゲート電極とＮＭ
ＯＳトランジスタＭＷ３のゲート電極は制御信号ノード
ＷＢｂと接続され、ＮＭＯＳトランジスタＭＷ１のゲー
ト電極とＮＭＯＳトランジスタＭＷ３のゲート電極は制
御信号ノードＷＢｂと接続されている。書き込み制御用
ＷＲＴのパルス電源ＣＰと出力クランプＣＬＰのパルス
電源ＣＰとは、同一の電源から取られているものであ
る。

【００３０】次に、このように構成されたセル列ＣＬＭ
の読み出し動作を図４（ａ）に示す。図４（ａ）では記
憶ノードＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベル
の時の読み出し動作を示す。読み出し動作も、書込み動
作も、ワード線ＷＬ、パルス電源ＣＰ、ビット線Ｂおよ
びＢｂ、書込み制御線ＷＢおよびＷＢｂの全ての電位は
Ｌｏｗレベルから始まる。

【００３１】読み出し動作ではまず、期間Ｔ１で、ワー
ド線ＷＬがＨｉｇｈレベルに引き上げられる。ワード線
ＷＬがＨｉｇｈに引き上げられるとトランスファゲート
トランジスタＭＢｂは基板電極がＨｉｇｈレベルなので
オンするが、ＭＢは基板電極がＬｏｗレベルなのでオン
しない。したがって、ビット線Ｂｂはトランスファゲー
トトランジスタＭＢｂとフリップフロップ回路ＦＦを通
じてＬｏｗレベル（接地レベル）に接続されるが、ビッ
ト線Ｂはフローティング状態となる。次いで、期間Ｔ２
ではワード線ＷＬをＨｉｇｈレベルに保ったまま、パル
ス電源ＣＰがＨｉｇｈレベルに引き上げられる。このと
き、ＰＭＯＳトランジスタＭＣｌを通じてビット線Ｂに
流れ込んだ電流は逃げ場がないのでビット線Ｂはパルス
電源ＣＰの上昇と共に電位が上昇する。ビット線Ｂの上
昇はＰＭＯＳトランジスタＭＣ２のオフ状態を維持し、
ビット線ＢｂはＬｏｗレベルを維持する。また、ビット
線ＢｂがＬｏｗレベルを維持することはＰＭＯＳトラン
ジスタＭＣｌのオン状態を維持する。

【００３２】期間Ｔ３ではパルス電源ＣＰをＨｉｇｈに
維持したまま、ワード線ＷＬをＬｏｗレベルに下げる。
トランスファゲートトランジスタＭＢｂはオフするが、
ＰＭＯＳトランジスタＭＣ２がオフなのでビット線Ｂｂ
はＬｏｗレベルを維持する。最後に期間Ｔ４ではパルス
電源ＣＰをＬｏｗレベルに引き下げる。ビット線Ｂの電
位はＰＭＯＳトランジスタＭＣｌを通じてＣＰに追随し
て引き下げられる。

【００３３】上述のような動作時において、本発明で
は、読み出し動作時に、トランスファゲートトランジス
タＭＢまたはＭＢｂの内、Ｈｉｇｈレベルを出力する
側、例えば上述の例ではＭＢは基板電極にＬｏｗレベル
が与えられることになり、図２に示されるように、トラ
ンスファゲートトランジスタＭＢの特性はゲート電位が
Ｈｉｇｈでもオンしないので、記憶ノードＳＢまたはＳ
Ｂｂの内、Ｈｉｇｈレベル側、例えば上述の例ではＳＢ
はビット線Ｂと導通しない。このことによって、トラン
スファゲートトランジスタＭＢまたはＭＢｂが両端に電
位差を生じた状態でオンすることが防がれる。

【００３４】次に、書込み動作は図４（ｂ）で示す。図
４（ｂ）はＨｉｇｈの記憶ノードＳＢにＬｏｗレベル、
Ｌｏｗレベルの記憶ノードＳＢｂにＨｉｇｈレベルを書
き込む動作を示している。書き込み動作ではまず、期間
Ｔ１においてワード線ＷＬがＨｉｇｈレベルに引き上げ
られると共に、書込みデータ線ＷＢｂが引き上げられ
る。ワード線ＷＬがＨｉｇｈに引き上げられるとトラン
スファゲートトランジスタＭＢｂは基板電極がＨｉｇｈ
レベルなのでオンするが、ＭＢは基板電極がＬｏｗレベ
ルなのでオンしない。したがって、ビット線Ｂｂはトラ
ンスファゲートトランジスタＭＢｂとフリップフロップ
回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続さ
れ、ビット線ＢはＮＭＯＳトランジスタＭＷ１を通じて
Ｌｏｗレベルに接続される。

【００３５】期間Ｔ２ではワード線ＷＬと書き込みデー
タ線ＷＢｂをＨｉｇｈレベルに維持すると共に、パルス
電源ＣＰをＨｉｇｈレベルに引き上げる。ビット線Ｂは
ＮＭＯＳトランジスタＭＷ１によって強くＬｏｗレベル
に固定されているので、ＰＭＯＳトランジスタＭＣ２は
パルス電源ＣＰの電位上昇と共にオンするようになる。
また、トランスファゲートトランジスタＭＢｂはオンし
ているので電源ライン１２からビット線Ｂｂを通じて記
憶ノードＳＢｂはＨｉｇｈレベルに書き換えられる。

【００３６】期間Ｔ３ではパルス電源ＣＰをＨｉｇｈレ
ベルに維持すると共にワード線ＷＬと書込みデータ線Ｗ
ＢｂをＬｏｗレベルに引き下げる。期間Ｔ４ではパルス
電源ＣＰをＬｏｗレベルに引き下げる。

【００３７】上述のような書き込み動作において、本発
明では上述の読み出し動作と同様に、記憶ノードＳＢま
たはＳＢｂの内、Ｈｉｇｈレベル側、例えば上述の例で
は記憶ノードＳＢは、期間Ｔ１ではビット線Ｂと導通し
ない。このことによって、トランスファゲートトランジ
スタＭＢまたはＭＢｂが両端に電位差を生じた状態でオ
ンすることが防がれる。

【００３８】本実施の形態では、出力クランプＣＬＰを
基板電極を制御しない通常のトランジスタを用いたが、
基板電極を制御するトランジスタを用いた方が好まし
い。この場合の出力クランプＣＬＰの回路を図５に示
す。図５に示すように、ＰＭＯＳトランジスタＭＣ１の
基板電極が出力ノードＯｂと接続され、ＰＭＯＳトラン
ジスタＭＣ２の基板電極が出力ノードＯと接続される。
このように構成することによって、例えば、上記読み出
し動作の場合にはＰＭＯＳトランジスタＭＣ２の基板電
極をＨｉｇｈ状態にすることでＰＭＯＳトランジスタＭ
Ｃ２のオフ状態を安定に維持することができる。

【００３９】また、書き込み用制御ＷＲＴでも、本実施
の形態では基板電極を制御するＮＭＯＳトランジスタを
用いたが、通常の基板電極を接地ラインに接続したＮＭ
ＯＳトランジスタでも構わない。この場合の書き込み制
御ＷＲＴを図６に示す。ＮＭＯＳトランジスタＭＷ１〜
ＭＷ４の基板電極は接地ラインに接続されている。この
ような通常のトランジスタを用いても構わないが、基板
電極を制御するＮＭＯＳトランジスタを用いた方がＮＭ
ＯＳトランジスタの書き込み能力を上げることができる
ので、トランジスタを小さくすることができる。

【００４０】尚、本発明のＳＲＡＭに用いた各ＭＯＳト
ランジスタは、基板電位を個別に制御できる構造となっ
ているものを用いた。

【００４１】（実施の形態２）本発明の第２の形態で
は、トランスファゲートトランジスタＭＢ、ＭＢｂの特
性が異なるものを用いた。本実施の形態で用いたトラン
スファゲートトランジスタの電流−電圧特性を図７に示
す。トランスファゲートトランジスタＭＢおよびＭＢｂ
は基板電極がＬｏｗレベル（接地レベル）のときには、
参照符β５で示すようにゲート電極が比較的高い電圧Ｖ
Ｔｈでオンし、かつ、基板電極がＨｉｇｈレベルのとき
には参照符β６で示すようにゲート電極が比較的低い電
圧ＶＴｌでオンする特性を示すように、しきい値電圧が
調整されている。トランスファゲートトランジスタＭＢ
およびＭＢｂ以外のトランジスタは実施の形態と同様に
図３のような特性になるようにしきい値が調整されてい
る。

【００４２】このように構成されたセル列ＣＬＭの読み
出し動作は図８（ａ）、書込み動作は図８（ｂ）および
図８（ｃ）で示すようになる。図８（ａ）は記憶ノード
ＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベルの時の読
み出し動作を示している。また、図８（ｂ）はＨｉｇｈ
の記憶ノードＳＢにＨｉｇｈレベル、Ｌｏｗレベルの記
憶ノードＳＢｂにＬｏｗレベルを書き込む動作、すなわ
ち同一データを書き込む場合を示し、図８（ｃ）はＨｉ
ｇｈの記憶ノードＳＢにＬｏｗレベル、Ｌｏｗレベルの
記憶ノードＳＢｂにＨｉｇｈレベルを書き込む動作、す
なわち書き換え動作を示している。読み出し動作も、書
き込み動作も、ワード線ＷＬ、パルス電源ＣＰ、ビット
線ＢおよびＢｂ、書き込み制御線ＷＢおよびＷＢｂの全
ての電位はＬｏｗレベルから始まるのは第１の実施形態
と同様である。

【００４３】本実施形態においては、書き込み時および
読み出し時に、ワード線ＷＬとパルス電源ＣＰを同位相
で駆動する。これはメモリの動作制御が２相電源で駆動
される場合の動作である。

【００４４】読み込み動作では、期間Ｔ１において、ワ
ード線ＷＬ、パルス電源ＣＰがＨｉｇｈレベルに引き上
げられる。ワード線ＷＬがＶＴｌになった時、トランス
ファゲートトランジスタＭＢｂがオンしてトランスファ
ゲートトランジスタＭＢｂとフリップフロップ回路ＦＦ
を通じてＬｏｗレベル（接地レベル）に接続されるが、
ビット線Ｂはフローティング状態のままである。そし
て、ワード線ＷＬがＶＴｈになった時、トランスファゲ
ートトランジスタＭＢがオンとなる。次いで、期間Ｔ２
ではワード線ＷＬ、パルス電源ＣＰをＨｉｇｈレベルに
保ったままであり、ビット線ＢもＨｉｇｈレベルを維持
する。期間Ｔ３、Ｔ４では期間Ｔ１、Ｔ２の逆の動作を
行う。このような動作を行うことによって、ビット線と
記憶ノードとの電位差を小さくした状態でトランスファ
ゲートをオンすることができる。

【００４５】書き込み動作においても読み込み動作と同
様の動作を行う。まず、期間Ｔ１においてワード線ＷＬ
がＨｉｇｈレベルに引き上げられると共に、パルス電源
ＣＰと書込みデータ線ＷＢｂが引き上げられる。ワード
線ＷＬがＨｉｇｈに引き上げられるとトランスファゲー
トトランジスタＭＢｂは基板電極がＨｉｇｈレベルなの
で比較的低い電圧ＶＴｌでオンするが、ＭＢは基板電極
がＬｏｗレベルなので比較的高い電圧ＶＴｈでオンす
る。

【００４６】このことによって、書き込み時には、トラ
ンスファゲートＭＢとＭＢｂはそれぞれ、記憶ノードＳ
ＢおよびＳＢｂとの電位差が比較的小さい時にオンす
る。

【００４７】また、同一データを書き込む時には、トラ
ンスファゲートトランジスタＭＢがオンするときは、ワ
ード線ＷＬがＶＴｈまで引き上げられた時であり、書き
換えの場合にはワード線ＷＬがＶＴｌの時であり、同一
データの書き込みの際には一層消費電力を少なくするこ
とができので、本発明のＳＲＡＭを低消費電力のものと
することができる。

【００４８】

【発明の効果】請求項１に係る半導体記憶装置は、ビッ
ト線と記憶ノードの間に大さな電位差が生じている状態
で電気的に接続されることを防止することができる。

【００４９】また、請求項２に係る半導体記憶装置は、
基板電極がＬｏｗの場合においてトランスファゲートト
ランジスタをオフすることができ、ビット線と記憶ノー
ドの間に大きな電位差が生じている状態で電気的に接続
されることを防止することができる。

【００５０】請求項３に係る半導体記憶装置は、メモリ
セルからの断熱的読み出し動作を可能し、低消費電力の
半導体記憶装置とすることができる。

【００５１】請求項４に係る半導体記憶装置は消費電力
をより低減する。

【００５２】請求項５に係る半導体記憶装置は、メモリ
セルへの断熱的書込み動作を可能とし、低消費電力の半
導体記憶装置を提供することができる。

【００５３】請求項６に係る半導体装置は、ＮＭＯＳト
ランジスタの電流駆動能力を上げることができるので、
書き込み制御部のＮＭＯＳトランジスタのトランジスタ
サイズを小さくことができる。

【図面の簡単な説明】

【図１】本発明のＳＲＡＭのメモリセルの回路構成を示
す図である。

【図２】本発明の実施の形態１で用いたトランスファゲ
ートトランジスタの電圧−電流特性を示す図である。

【図３】本発明に使用されたトランスファゲートトラン
ジスタ以外のトランジスタの電圧−電流特性を示す図で
ある。

【図４】本発明の実施の形態１で用いた回路の動作波形
を示す図である。

【図５】本発明に係る別の出力クランプの回路の構成を
示す図である。

【図６】本発明に係る別の書き込み制御の回路の構成を
示す図である。

【図７】本発明の実施の形態２に用いたトランスファゲ
ートトランジスタの電圧−電流特性を示す図である。

【図８】本発明の実施の形態２での回路の動作波形を示
す図である。

【図９】一般的なＳＲＡＭの構成を示す図である。

【図１０】一般的なＣＭＯＳ６トランジスタ型ＳＲＡＭ
セル回路を示す図である。

【図１１】ラッチ・ドライバー回路と動作波形を示す図
である。

【図１２】パイプライン制御シーケンスを示す図であ
る。

【符号の説明】

１１、１２電源ラインＭＣ１、ＭＣ２ＰＭＯＳトランジスタＭＷ１、ＭＷ２、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４Ｎ
ＭＯＳトランジスタＭＢ，ＭＢｂトランスファレートトランジスタＷＬワードラインＢ、ＢｂビットラインＣＰパルス電源ＳＢ、ＳＢｂ記憶ノードＷＢ、ＷＢｂ制御信号ノード

Claims

【特許請求の範囲】

【請求項１】ワード線と第１のビット線と第２のビッ
ト線とを有し、フリップフロップ回路と、第１のトランスファゲートト
ランジスタと、第２のトランスファゲートトランジスタ
とからなるメモリセルを有し、前記第１及び第２のトランスファゲートトランジスタの
ゲート電極は共通にワード線に接続され、前記第１のトランスファゲートトランジスタのドレイン
電極は第１のビット線に接続され、前記第２のトランスファゲートトランジスタのドレイン
電極は第２のビット線に接続され、前記第１のトランスファゲートトランジスタのソース電
極と前記第２のトランスファゲートトランジスタの基板
電極とは、前記フリップフロップ回路と第１の記憶ノー
ドを介して接続され、前記第２のトランスファゲートトランジスタのソース電
極と前記第１のトランスファゲートトランジスタの基板
電極とは、前記フリップフロップ回路と第２の記憶ノー
ドを介して接続されていることを特徴とする半導体記憶
装置。
【請求項２】前記第１及び第２のトランスファゲート
トランジスタは、基板電極がＬｏｗレベルのときには、
ゲート電極がＨｉｇｈレベルになってもオンしない特性
を示し、かつ、基板電極がＨｉｇｈレベルのときにはゲ
ート電極がＨｉｇｈレベルになるとオンする特性を示す
ように、しきい値電圧が調整されていることを特徴とす
る請求項１に記載の半導体記憶装置。
【請求項３】第１のＰＭＯＳトランジスタと、第２の
ＰＭＯＳトランジスタとパルス電源とからなる出力クラ
ンプを有し、前記第１及び第２のＰＭＯＳトランジスタのソース電極
は、共通にパルス電源と接続され、前記第１のＰＭＯＳトランジスタのドレイン電極と前記
第２のＰＭＯＳトランジスタのゲート電極とは前記第１
のビット線に接続され、前記第２のＰＭＯＳトランジスタのドレイン電極と前記
ＰＭＯＳトランジスタのゲート電極とは前記第２のビッ
ト線に接続されていることを特徴とする請求項１もしく
は請求項２に記載の半導体記憶装置。
【請求項４】前記第１のＰＭＯＳトランジスタの基板
電極が第２のビット線と接続され、前記第２のＰＭＯＳ
トランジスタの基板電極が第１のビット線と接続される
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】第１のＮＭＯＳトランジスタと第２のＮ
ＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第
４のＮＭＯＳトランジスタとからなる書き込み制御部を
有し、前記第１及び第２のＮＭＯＳトランジスタのソース電極
は共通に接地ラインに接続され、前記第１のＮＭＯＳトランジスタのドレイン電極および
前記第４のＮＭＯＳトランジスタのソース電極は共通に
前記第１のビット線に接続され、前記第２のＮＭＯＳトランジスタのドレイン電極および
前記第３のＮＭＯＳトランジスタのソース電極は、共通
に前記第２のビット線に接続され、前記第３及び第４のＮＭＯＳトランジスタのドレイン電
極は共通にパルス電源に接続され、前記第１及び第３のＮＭＯＳトランジスタのゲート電極
は共通に第１の制御信号ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタのゲート電極
は共通に第２の制御信号ノードに接続されていることを
特徴とする請求項１乃至４のいずれかに記載の半導体記
憶装置。
【請求項６】前記第１及び第３のＮＭＯＳトランジス
タの基板電極は第１の制御ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタの基板電極は
第２の制御ノードに接続されることを特徴とする請求項
５に記載の半導体記憶装置。