JP3957357B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積化半導体メモリの半導体記憶装置に関し、特に低消費電力化に有効な断熱充電法を利用するスタティツク・ランダム・アクセス・メモリ(以下、SRAMと記す。)の半導体記憶装置に関する。
【0002】
【従来の技術】
まず、従来の一般的なSRAMの構成について、図9に示す。図9に示すように、アドレスラッチ、ロウデコーダ、ワードラインラッチ、入力ラッチ、メモリアレイ、センスアンプ、出力ラッチから構成される。
【0003】
このメモリアレイ中のメモリセルで用いられる従来のSRAMの6トランジスタセルの等価回路を図10に示す。このトランジスタセルは、信号線である一対のビット線102a、102bと、アドレスを選択するワード線103と、このワード線103を通じてON、OFF動作する一対のトランスファゲート104a、104bと、電源線100と接地線101の間でデータを保持するためのフリップフロップ回路の負荷である一対のロードトランジスタ106a、106b、ドライバトランジスタ105a、105bとで構成される。通常の6トランジスタセルでは、一対のトランスファゲート104a、104bと一対のドライバトランジスタ105a、105bにそれぞれNMOSトランジスタを、一対のロードトランジスタ106a、106bにそれぞれPMOSトランジスタを用いたCMOS構造が採られる。
【0004】
SRAMのメモリセルには、6トランジスタセルの他に、ロードトランジスタ106a、106bの部分におのおの抵抗素子を用いた高抵抗負荷4トランジスタセルもある。この高抵抗負荷4トランジスタセルでは、基板に形成した4個のトランジスタの上に2個の抵抗素子を積層形成できるため、メモリセルの面積を小さくすることができるという利点がある反面、集積度が高くなるに従い、ドライバトランジスタのリーク電流を制御するための抵抗値の選択範囲が狭くなり、リーク電流の制御が困難になって、データ保持の安定性にかけるという欠点がある。すなわち、低消費電力化を図るために抵抗値を大きくすると、この抵抗のためにフリップフロップ回路内の記憶ノードでの電位降下が大きくなり、データ保持の安定性が劣化する。
【0005】
このような一般的なSRAMと同様の図9の構成で、低消費電力化を達成する方法として、エネルギー回収SRAMが考えられている。この低消費電力化を図ったSRAMは、N.Tzartzanis and W.C.Athas,Digest of technical paper of International Symposium On Low Power Electronics and Design 96,pp55〜60,1996に報告されている。
【0006】
従来のエネルギー回収SRAMでは、全ての内部バスと制御信号はクロック電源を用いた単純な共鳴ドライバーでクロック信号を生成できる。回路的に見て、従来のエネルギー回収SRAMが一般的なSRAMと異なるのは、ラッチ/ドライバー回路(ワードラインラッチ、入力ラッチ)のみである。エネルギー回収SRAMにおいて、エネルギー回収ラッチ/ドライバーはフィルターとして働き、ストアデータに応じてクロックパルスを出力に通すか、あるいは出力を接地電位Gndに固定する。
【0007】
エネルギー回収ラッチ/ドライバの動作はブートストラップ効果に基づいている。このブーストラップ効果については、L.A.Glasser、D.W.Dobberpuhl共著「The Design and Analysisof VLSI Circuits」,Addison−Wesley,MA,1985に記載されている。図11(a)にこのラッチ/ドライバー回路について示す。
【0008】
図11(b)に、入力データDinがHighの場合のタイミングチャートを示す。信号φ1とφ2は、オーバーラップのない2相クロックで0からVphの振幅を持つ。VddHは電圧VphのDC電源でパストランジスタゲートM2にだけ接続されており、従って電力を消費しない。二つのインバータは低電圧DC電源Vph−Vthから電力が供給される。ここでVthはNMOSトランジスタのしきい値電圧である。信号φ1が入力される期間中、入力データDinはM3のゲート容量(即ちノードDisol)にストアされる。もし、入力データDinがLowならばインバータI1の出力はHighになり、トランジスタM4は出力データDoutを接地電位Gndに固定する。図11(b)に示したように入力データDinがHighならば、DisolはVph−Vthまで充電されてM2がオフし、Disolは電気的に分離される。このとき、信号φ2の正縁エッジに到達すると、分離ノードDisolの電圧はM3のゲートチャネル容量によってVphよりも充分高くまでブートストラップされ、出力はVphまで充電される。したがって、入力データDinはVph−Vth以上に振れる必要はなく、フルスイング出力データDoutが生成される。このような動作を行って、エネルギー回収SRAMとするクロック信号を生成できる。
【0009】
SRAMにおいては殆どの高キャパシタンス信号(例えばアドレス線やビット線)は2線形式である。エネルギー回収ラッチ/ドライバはトランジスタM2、M3、M4を2重化するだけで2線式出力を生成できる。
【0010】
図12に書き込みのためのタイミングチャートを示す。図12に示すように、書き込み動作に対しては次のシーケンスのようにパイプライン化される。まず、アドレスがラッチされ、デコーダはプリチャージされる。次に、信号φ2においては、デコーダはドライブされ、ワードラインは評価されてラッチされる。同じフェーズにおいて入力データがラッチされる。最後に信号φ1でワード線とビット線が活性になり書き込みが起こる。
【0011】
【発明が解決しようとする課題】
従来のエネルギー回収SRAMでは、書き込み時の内部バスを断熱的に駆動しているだけであった。書き込み時にワード線とビット線が活性になるとき、トランスファゲートトランジスタは必ずオンして、ビット線とメモリセルの記憶ノードが電気的に接続されるが、メモリセルの記憶データと書き込もうとしているデータとが、一致している場合も異なっている場合もトランスファゲート104a、104bは両端に電位差が生じた状態でONされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。
【0012】
また、読み出し時においても、ワード線が断熱的に駆動されるだけであり、ビット線はメモリセルのフリップフロップ回路によって駆動され、センスアンプによって増幅される。すなわち、ワード線が活性になるとき、トランスファゲート104a、104bは必ず両端に電位差が生じた状態でオンされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。ここでいうエネルギー消費とは、電気エネルギーが熱エネルギーに変換されてしまうことを意味し、回収不能なエネルギーが生じるということである。
【0013】
本発明は上記問題点に鑑み、従来例の問題点を解決すべくなされた低消費電力の半導体記憶装置を提供することを特徴とする。
【0014】
【課題を解決するための手段】
本発明によると、ワード線と第1のビット線と第2のビット線とを有し、フリップフロップ回路と、第1のトランスファゲートトランジスタと、第2のトランスファゲートトランジスタとからなるメモリセルを有し、前記第1、第2のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、前記第1のトランスファゲートトランジスタのドレイン電極は第1のビット線に接続され、前記第2のトランスファゲートトランジスタのドレイン電極は第2のビット線に接続され、前記第1のトランスファゲートトランジスタのソース電極と前記第2のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第1の記憶ノードを介して接続され、前記第2のトランスファゲートトランジスタのソース電極と前記第1のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第2の記憶ノードを介して接続されていることを特徴とする半導体記憶装置である。
【0015】
また、前記第1及び第2のトランスファゲートトランジスタは、基板電極がLowレベルのときには、ゲート電極がHighレベルになってもオンしない特性を示し、かつ、基板電極がHighレベルのときにはゲート電極がHighレベルになるとオンする特性を示すように、しきい値電圧が調整されていることを特徴とする請求項1に記載の半導体記憶装置である。
【0016】
また、第1のPMOSトランジスタと、第2のPMOSトランジスタとパルス電源とからなる出力クランプを有し、前記第1及び第2のPMOSトランジスタのソース電極は、共通にパルス電源と接続され、前記第1のPMOSトランジスタのドレイン電極と前記第2のPMOSトランジスタのゲート電極とは前記第1のビット線に接続され、前記第2のPMOSトランジスタのドレイン電極と前記第1のPMOSトランジスタのゲート電極とは前記第2のビット線に接続されていることを特徴とする請求項1もしくは請求項2に記載の半導体記憶装置である。
【0017】
さらに、前記第1のPMOSトランジスタの基板電極が第2のビット線と接続され、前記第2のPMOSトランジスタの基板電極が第1のビット線と接続されることを特徴とする請求項3に記載の半導体記憶装置が好ましい。
【0018】
また、第1のNMOSトランジスタと第2のNMOSトランジスタと第3のNMOSトランジスタと第4のNMOSトランジスタとからなる書き込み制御部を有し、前記第1及び第2のNMOSトランジスタのソース電極は共通に接地ラインに接続され、前記第1のNMOSトランジスタMW1のドレイン電極および前記第4のNMOSトランジスタMW4のソース電極は共通に前記第1のビット線に接続され、前記第2のNMOSトランジスタMW2のドレイン電極および前記第3のNMOSトランジスタのソース電極は、共通に前記第2のビット線に接続され、前記第3及び第4のNMOSトランジスタのドレイン電極は共通にパルス電源に接続され、前記第1及び第3のNMOSトランジスタのゲート電極は共通に第1の制御信号ノードに接続され、前記第2及び第4のNMOSトランジスタのゲート電極は共通に第2の制御信号ノードに接続されていることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置である。
【0019】
さらに、前記第1及び第3のNMOSトランジスタの基板電極は第1の制御ノードに接続され、前記第2及び第4のNMOSトランジスタの基板電極は第2の制御ノードに接続されることを特徴とする請求項5に記載の半導体記憶装置が好ましい。
【0020】
【発明の実施の形態】
以下、本発明を実施例に従って詳細な説明を行う。
【0021】
本発明の実施の形態であるCMOS型SRAMセル列CLMの電気回路図を図1に示す。このセル列CLMが多数、接続されてメモリアレイを構成する。このセル列CLMは共通のビットラインBおよびBbに接続されたメモリセルCELLと出力クランプCLPおよび書込み制御WRTで構成されている。
【0022】
メモリセルCELLは、1個のフリップフロップ回路FFと一対のトランスファゲートトランジスタMB、MBbを備えて構成されている。また、フリップフロップ回路FFは2個のNMOSトランジスタMNl、MN2と2個のPMOSトランジスタMPl、MP2を備えるCMOSフリップフロップ回路で実現されている。
【0023】
前記トランスファゲートトランジスタMB、MBbのゲート電極は共通にワード線WLに接続されており、このワード線WLがHighレベルになることによってメモリセルCELLが選択される。また、トランスファゲートトランジスタMBのドレイン電極はビット線Bに接続され、トランスファゲートトランジスタMBbのドレイン電極はビット線Bbと接続されている。
【0024】
トランスファゲートトランジスタMBの基板電極とトランスファゲートトランジスタMBbのソース電極とは、フリップフロップ回路FFの記憶ノードSBbに接続されている。同様に、トランスファゲートトランジスタMBbの基板電極とトランスファゲートトランジスタMBのソース電極とは、フリップフロップ回路FFの記憶ノードSBに接続されている。
【0025】
したがって、記憶ノードSBがHighレベルで記憶ノードSBbがLowレベルのときには、トランスファゲートトランジスタMBbの基板電極にHighレベル、トランスファゲートトランジスタMBの基板電極にLowレベルが与えられる。同様に、記憶ノードSBがLowレベルで記憶ノードSBbがHighレベルのときには、トランスファゲートトランジスタMBbの基板電極にLowレベル、トランスファゲートトランジスタMBの基板電極にHighレベルが与えられる。
【0026】
本実施の形態で用いたトランスファゲートトランジスタの電圧に対する電流との相関を図2に示す。横軸は電圧を示し、縦軸は電流を示す。基板電圧によって本発明に用いたトランスファゲートトランジスタはしきい値電圧が異なる。本実施例では、トランスファゲートトランジスタMBおよびトランスファゲートトランジスタMBbは基板電極がLowレベル(接地レベル)のときには、図2中の参照符β1で示すようにゲート電極がHighレベルになってもオンしない特性を示し、かつ、基板電極がHighレベルのときには参照符β2で示すようにゲート電極がHighレベルになるとオンする特性を示すように、しきい値電圧が調整されている。
【0027】
図1には、図示していないが、トランスファゲートトランジスタ以外のトランジスタにおいても、基板電極がLowレベル(接地レベル)のときには、参照符β3で示すように標準的なノーマリオフ型の特性を示し、かつ、基板電極がHighレベルのときには参照符β4で示すようにしきい値が0V程度の特性を示すように、しきい値が調整されている。この場合のトランスファゲートトランジスタMBおよびMBb以外のトランジスタの電圧と電流との相関を図3に示す。本実施の形態では、トランスファゲートトランジスタ以外のトランジスタも基板電極を制御できるトランジスタを用いたが、通常の基板電極を制御できないものを用いてもよい。
【0028】
また、出力クランプCLPは2つのPMOSトランジスタMClとMC2を備えて構成されている。PMOSトランジスタMCl、MC2のソース電極は、共通に電源ライン11に接続されており、この電源ライン11は、パルス電源CPに接続されている。また、PMOSトランジスタMClのドレイン電極とPMOSトランジスタMC2のゲート電極とは相互に接続されて出力ノードOとなり、該出力ノードOはビット線Bに接続されている。同様に、PMOSトランジスタMC2のドレイン電極とPMOSトランジスタMClのゲート電極とは相互に接続されて出力ノードObとなり、該出力ノードObはビット線Bbに接続されている。
【0029】
前記書込み制御WRTは4つのNMOSトランジスタMW1〜MW4とを備えて構成されている。NMOSトランジスタMW1、MW2のソース電極は、共通の接地ラインに接続されている。また、NMOSトランジスタMW1のドレイン電極とNMOSトランジスタMW4のソース電極とはビット線Bに接続され、NMOSトランジスタMW2のドレイン電極とNMOSトランジスタMW3のソース電極はビット線Bbに接続している。NMOSトランジスタMW1のゲート電極とNMOSトランジスタMW3のゲート電極は制御信号ノードWBbと接続され、NMOSトランジスタMW1のゲート電極とNMOSトランジスタMW3のゲート電極は制御信号ノードWBbと接続されている。書き込み制御用WRTのパルス電源CPと出力クランプCLPのパルス電源CPとは、同一の電源から取られているものである。
【0030】
次に、このように構成されたセル列CLMの読み出し動作を図4(a)に示す。図4(a)では記憶ノードSBがHighレベルでSBbがLowレベルの時の読み出し動作を示す。読み出し動作も、書込み動作も、ワード線WL、パルス電源CP、ビット線BおよびBb、書込み制御線WBおよびWBbの全ての電位はLowレベルから始まる。
【0031】
読み出し動作ではまず、期間T1で、ワード線WLがHighレベルに引き上げられる。ワード線WLがHighに引き上げられるとトランスファゲートトランジスタMBbは基板電極がHighレベルなのでオンするが、MBは基板電極がLowレベルなのでオンしない。したがって、ビット線BbはトランスファゲートトランジスタMBbとフリップフロップ回路FFを通じてLowレベル(接地レベル)に接続されるが、ビット線Bはフローティング状態となる。次いで、期間T2ではワード線WLをHighレベルに保ったまま、パルス電源CPがHighレベルに引き上げられる。このとき、PMOSトランジスタMClを通じてビット線Bに流れ込んだ電流は逃げ場がないのでビット線Bはパルス電源CPの上昇と共に電位が上昇する。ビット線Bの上昇はPMOSトランジスタMC2のオフ状態を維持し、ビット線BbはLowレベルを維持する。また、ビット線BbがLowレベルを維持することはPMOSトランジスタMClのオン状態を維持する。
【0032】
期間T3ではパルス電源CPをHighに維持したまま、ワード線WLをLowレベルに下げる。トランスファゲートトランジスタMBbはオフするが、PMOSトランジスタMC2がオフなのでビット線BbはLowレベルを維持する。最後に期間T4ではパルス電源CPをLowレベルに引き下げる。ビット線Bの電位はPMOSトランジスタMClを通じてCPに追随して引き下げられる。
【0033】
上述のような動作時において、本発明では、読み出し動作時に、トランスファゲートトランジスタMBまたはMBbの内、Highレベルを出力する側、例えば上述の例ではMBは基板電極にLowレベルが与えられることになり、図2に示されるように、トランスファゲートトランジスタMBの特性はゲート電位がHighでもオンしないので、記憶ノードSBまたはSBbの内、Highレベル側、例えば上述の例ではSBはビット線Bと導通しない。このことによって、トランスファゲートトランジスタMBまたはMBbが両端に電位差を生じた状態でオンすることが防がれる。
【0034】
次に、書込み動作は図4(b)で示す。図4(b)はHighの記憶ノードSBにLowレベル、Lowレベルの記憶ノードSBbにHighレベルを書き込む動作を示している。書き込み動作ではまず、期間T1においてワード線WLがHighレベルに引き上げられると共に、書込みデータ線WBbが引き上げられる。ワード線WLがHighに引き上げられるとトランスファゲートトランジスタMBbは基板電極がHighレベルなのでオンするが、MBは基板電極がLowレベルなのでオンしない。したがって、ビット線BbはトランスファゲートトランジスタMBbとフリップフロップ回路FFを通じてLowレベル(接地レベル)に接続され、ビット線BはNMOSトランジスタMW1を通じてLowレベルに接続される。
【0035】
期間T2ではワード線WLと書き込みデータ線WBbをHighレベルに維持すると共に、パルス電源CPをHighレベルに引き上げる。ビット線BはNMOSトランジスタMW1によって強くLowレベルに固定されているので、PMOSトランジスタMC2はパルス電源CPの電位上昇と共にオンするようになる。また、トランスファゲートトランジスタMBbはオンしているので電源ライン12からビット線Bbを通じて記憶ノードSBbはHighレベルに書き換えられる。
【0036】
期間T3ではパルス電源CPをHighレベルに維持すると共にワード線WLと書込みデータ線WBbをLowレベルに引き下げる。期間T4ではパルス電源CPをLowレベルに引き下げる。
【0037】
上述のような書き込み動作において、本発明では上述の読み出し動作と同様に、記憶ノードSBまたはSBbの内、Highレベル側、例えば上述の例では記憶ノードSBは、期間T1ではビット線Bと導通しない。このことによって、トランスファゲートトランジスタMBまたはMBbが両端に電位差を生じた状態でオンすることが防がれる。
【0038】
本実施の形態では、出力クランプCLPを基板電極を制御しない通常のトランジスタを用いたが、基板電極を制御するトランジスタを用いた方が好ましい。この場合の出力クランプCLPの回路を図5に示す。図5に示すように、PMOSトランジスタMC1の基板電極が出力ノードObと接続され、PMOSトランジスタMC2の基板電極が出力ノードOと接続される。このように構成することによって、例えば、上記読み出し動作の場合にはPMOSトランジスタMC2の基板電極をHigh状態にすることでPMOSトランジスタMC2のオフ状態を安定に維持することができる。
【0039】
また、書き込み用制御WRTでも、本実施の形態では基板電極を制御するNMOSトランジスタを用いたが、通常の基板電極を接地ラインに接続したNMOSトランジスタでも構わない。この場合の書き込み制御WRTを図6に示す。NMOSトランジスタMW1〜MW4の基板電極は接地ラインに接続されている。このような通常のトランジスタを用いても構わないが、基板電極を制御するNMOSトランジスタを用いた方がNMOSトランジスタの書き込み能力を上げることができるので、トランジスタを小さくすることができる。
【0040】
尚、本発明のSRAMに用いた各MOSトランジスタは、基板電位を個別に制御できる構造となっているものを用いた。
【0041】
(実施の形態2)
本発明の第2の形態では、トランスファゲートトランジスタMB、MBbの特性が異なるものを用いた。本実施の形態で用いたトランスファゲートトランジスタの電流−電圧特性を図7に示す。トランスファゲートトランジスタMBおよびMBbは基板電極がLowレベル(接地レベル)のときには、参照符β5で示すようにゲート電極が比較的高い電圧VThでオンし、かつ、基板電極がHighレベルのときには参照符β6で示すようにゲート電極が比較的低い電圧VTlでオンする特性を示すように、しきい値電圧が調整されている。トランスファゲートトランジスタMBおよびMBb以外のトランジスタは実施の形態と同様に図3のような特性になるようにしきい値が調整されている。
【0042】
このように構成されたセル列CLMの読み出し動作は図8(a)、書込み動作は図8(b)および図8(c)で示すようになる。図8(a)は記憶ノードSBがHighレベルでSBbがLowレベルの時の読み出し動作を示している。また、図8(b)はHighの記憶ノードSBにHighレベル、Lowレベルの記憶ノードSBbにLowレベルを書き込む動作、すなわち同一データを書き込む場合を示し、図8(c)はHighの記憶ノードSBにLowレベル、Lowレベルの記憶ノードSBbにHighレベルを書き込む動作、すなわち書き換え動作を示している。読み出し動作も、書き込み動作も、ワード線WL、パルス電源CP、ビット線BおよびBb、書き込み制御線WBおよびWBbの全ての電位はLowレベルから始まるのは第1の実施形態と同様である。
【0043】
本実施形態においては、書き込み時および読み出し時に、ワード線WLとパルス電源CPを同位相で駆動する。これはメモリの動作制御が2相電源で駆動される場合の動作である。
【0044】
読み込み動作では、期間T1において、ワード線WL、パルス電源CPがHighレベルに引き上げられる。ワード線WLがVTlになった時、トランスファゲートトランジスタMBbがオンしてトランスファゲートトランジスタMBbとフリップフロップ回路FFを通じてLowレベル(接地レベル)に接続されるが、ビット線Bはフローティング状態のままである。そして、ワード線WLがVThになった時、トランスファゲートトランジスタMBがオンとなる。次いで、期間T2ではワード線WL、パルス電源CPをHighレベルに保ったままであり、ビット線BもHighレベルを維持する。期間T3、T4では期間T1、T2の逆の動作を行う。このような動作を行うことによって、ビット線と記憶ノードとの電位差を小さくした状態でトランスファゲートをオンすることができる。
【0045】
書き込み動作においても読み込み動作と同様の動作を行う。まず、期間T1においてワード線WLがHighレベルに引き上げられると共に、パルス電源CPと書込みデータ線WBbが引き上げられる。ワード線WLがHighに引き上げられるとトランスファゲートトランジスタMBbは基板電極がHighレベルなので比較的低い電圧VTlでオンするが、MBは基板電極がLowレベルなので比較的高い電圧VThでオンする。
【0046】
このことによって、書き込み時には、トランスファゲートMBとMBbはそれぞれ、記憶ノードSBおよびSBbとの電位差が比較的小さい時にオンする。
【0047】
また、同一データを書き込む時には、トランスファゲートトランジスタMBがオンするときは、ワード線WLがVThまで引き上げられた時であり、書き換えの場合にはワード線WLがVTlの時であり、同一データの書き込みの際には一層消費電力を少なくすることができので、本発明のSRAMを低消費電力のものとすることができる。
【0048】
【発明の効果】
請求項1に係る半導体記憶装置は、ビット線と記憶ノードの間に大さな電位差が生じている状態で電気的に接続されることを防止することができる。
【0049】
また、請求項2に係る半導体記憶装置は、基板電極がLowの場合においてトランスファゲートトランジスタをオフすることができ、ビット線と記憶ノードの間に大きな電位差が生じている状態で電気的に接続されることを防止することができる。
【0050】
請求項3に係る半導体記憶装置は、メモリセルからの断熱的読み出し動作を可能し、低消費電力の半導体記憶装置とすることができる。
【0051】
請求項4に係る半導体記憶装置は消費電力をより低減する。
【0052】
請求項5に係る半導体記憶装置は、メモリセルへの断熱的書込み動作を可能とし、低消費電力の半導体記憶装置を提供することができる。
【0053】
請求項6に係る半導体装置は、NMOSトランジスタの電流駆動能力を上げることができるので、書き込み制御部のNMOSトランジスタのトランジスタサイズを小さくことができる。
【図面の簡単な説明】
【図1】 本発明のSRAMのメモリセルの回路構成を示す図である。
【図2】 本発明の実施の形態1で用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図3】 本発明に使用されたトランスファゲートトランジスタ以外のトランジスタの電圧−電流特性を示す図である。
【図4】 本発明の実施の形態1で用いた回路の動作波形を示す図である。
【図5】 本発明に係る別の出力クランプの回路の構成を示す図である。
【図6】 本発明に係る別の書き込み制御の回路の構成を示す図である。
【図7】 本発明の実施の形態2に用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図8】 本発明の実施の形態2での回路の動作波形を示す図である。
【図9】 一般的なSRAMの構成を示す図である。
【図10】 一般的なCMOS6トランジスタ型SRAMセル回路を示す図である。
【図11】 ラッチ・ドライバー回路と動作波形を示す図である。
【図12】 パイプライン制御シーケンスを示す図である。
【符号の説明】
11、12 電源ライン
MC1、MC2 PMOSトランジスタ
MW1、MW2、MW1、MW2、MW3、MW4 NMOSトランジスタ
MB,MBb トランスファレートトランジスタ
WL ワードライン
B、Bb ビットライン
CP パルス電源
SB、SBb 記憶ノード
WB、WBb 制御信号ノード
Claims (6)
- ワード線と第1のビット線と第2のビット線とを有し、
フリップフロップ回路と、第1のトランスファゲートトランジスタと、第2のトランスファゲートトランジスタとからなるメモリセルを有し、
前記第1及び第2のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、
前記第1のトランスファゲートトランジスタのドレイン電極は第1のビット線に接続され、
前記第2のトランスファゲートトランジスタのドレイン電極は第2のビット線に接続され、
前記第1のトランスファゲートトランジスタのソース電極と前記第2のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第1の記憶ノードを介して接続され、
前記第2のトランスファゲートトランジスタのソース電極と前記第1のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第2の記憶ノードを介して接続されている
ことを特徴とする半導体記憶装置。 - 前記第1及び第2のトランスファゲートトランジスタは、基板電極がLowレベルのときには、ゲート電極がHighレベルになってもオンしない特性を示し、かつ、基板電極がHighレベルのときにはゲート電極がHighレベルになるとオンする特性を示すように、しきい値電圧が調整されていることを特徴とする請求項1に記載の半導体記憶装置。
- 第1のPMOSトランジスタと、第2のPMOSトランジスタとパルス電源とからなる出力クランプを有し、
前記第1及び第2のPMOSトランジスタのソース電極は、共通にパルス電源と接続され、
前記第1のPMOSトランジスタのドレイン電極と前記第2のPMOSトランジスタのゲート電極とは前記第1のビット線に接続され、
前記第2のPMOSトランジスタのドレイン電極と前記第1のPMOSトランジスタのゲート電極とは前記第2のビット線に接続されている
ことを特徴とする請求項1もしくは請求項2に記載の半導体記憶装置。 - 前記第1のPMOSトランジスタの基板電極が第2のビット線と接続され、前記第2のPMOSトランジスタの基板電極が第1のビット線と接続されることを特徴とする請求項3に記載の半導体記憶装置。
- 第1のNMOSトランジスタと第2のNMOSトランジスタと第3のNMOSトランジスタと第4のNMOSトランジスタとからなる書き込み制御部を有し、
前記第1及び第2のNMOSトランジスタのソース電極は共通に接地ラインに接続され、
前記第1のNMOSトランジスタのドレイン電極および前記第4のNMOSトランジスタのソース電極は共通に前記第1のビット線に接続され、
前記第2のNMOSトランジスタのドレイン電極および前記第3のNMOSトランジスタのソース電極は、共通に前記第2のビット線に接続され、
前記第3及び第4のNMOSトランジスタのドレイン電極は共通にパルス電源に接続され、
前記第1及び第3のNMOSトランジスタのゲート電極は共通に第1の制御信号ノードに接続され、
前記第2及び第4のNMOSトランジスタのゲート電極は共通に第2の制御信号ノードに接続されている
ことを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。 - 前記第1及び第3のNMOSトランジスタの基板電極は第1の制御ノードに接続され、
前記第2及び第4のNMOSトランジスタの基板電極は第2の制御ノードに接続される
ことを特徴とする請求項5に記載の半導体記憶装置。
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