JP3957357B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3957357B2 JP3957357B2 JP08478897A JP8478897A JP3957357B2 JP 3957357 B2 JP3957357 B2 JP 3957357B2 JP 08478897 A JP08478897 A JP 08478897A JP 8478897 A JP8478897 A JP 8478897A JP 3957357 B2 JP3957357 B2 JP 3957357B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- electrode
- transfer gate
- bit line
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、集積化半導体メモリの半導体記憶装置に関し、特に低消費電力化に有効な断熱充電法を利用するスタティツク・ランダム・アクセス・メモリ（以下、ＳＲＡＭと記す。）の半導体記憶装置に関する。
【０００２】
【従来の技術】
まず、従来の一般的なＳＲＡＭの構成について、図９に示す。図９に示すように、アドレスラッチ、ロウデコーダ、ワードラインラッチ、入力ラッチ、メモリアレイ、センスアンプ、出力ラッチから構成される。
【０００３】
このメモリアレイ中のメモリセルで用いられる従来のＳＲＡＭの６トランジスタセルの等価回路を図１０に示す。このトランジスタセルは、信号線である一対のビット線１０２ａ、１０２ｂと、アドレスを選択するワード線１０３と、このワード線１０３を通じてＯＮ、ＯＦＦ動作する一対のトランスファゲート１０４ａ、１０４ｂと、電源線１００と接地線１０１の間でデータを保持するためのフリップフロップ回路の負荷である一対のロードトランジスタ１０６ａ、１０６ｂ、ドライバトランジスタ１０５ａ、１０５ｂとで構成される。通常の６トランジスタセルでは、一対のトランスファゲート１０４ａ、１０４ｂと一対のドライバトランジスタ１０５ａ、１０５ｂにそれぞれＮＭＯＳトランジスタを、一対のロードトランジスタ１０６ａ、１０６ｂにそれぞれＰＭＯＳトランジスタを用いたＣＭＯＳ構造が採られる。
【０００４】
ＳＲＡＭのメモリセルには、６トランジスタセルの他に、ロードトランジスタ１０６ａ、１０６ｂの部分におのおの抵抗素子を用いた高抵抗負荷４トランジスタセルもある。この高抵抗負荷４トランジスタセルでは、基板に形成した４個のトランジスタの上に２個の抵抗素子を積層形成できるため、メモリセルの面積を小さくすることができるという利点がある反面、集積度が高くなるに従い、ドライバトランジスタのリーク電流を制御するための抵抗値の選択範囲が狭くなり、リーク電流の制御が困難になって、データ保持の安定性にかけるという欠点がある。すなわち、低消費電力化を図るために抵抗値を大きくすると、この抵抗のためにフリップフロップ回路内の記憶ノードでの電位降下が大きくなり、データ保持の安定性が劣化する。
【０００５】
このような一般的なＳＲＡＭと同様の図９の構成で、低消費電力化を達成する方法として、エネルギー回収ＳＲＡＭが考えられている。この低消費電力化を図ったＳＲＡＭは、Ｎ．Ｔｚａｒｔｚａｎｉｓ ａｎｄ Ｗ．Ｃ．Ａｔｈａｓ，Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ ９６，ｐｐ５５〜６０，１９９６に報告されている。
【０００６】
従来のエネルギー回収ＳＲＡＭでは、全ての内部バスと制御信号はクロック電源を用いた単純な共鳴ドライバーでクロック信号を生成できる。回路的に見て、従来のエネルギー回収ＳＲＡＭが一般的なＳＲＡＭと異なるのは、ラッチ／ドライバー回路（ワードラインラッチ、入力ラッチ）のみである。エネルギー回収ＳＲＡＭにおいて、エネルギー回収ラッチ／ドライバーはフィルターとして働き、ストアデータに応じてクロックパルスを出力に通すか、あるいは出力を接地電位Ｇｎｄに固定する。
【０００７】
エネルギー回収ラッチ／ドライバの動作はブートストラップ効果に基づいている。このブーストラップ効果については、Ｌ．Ａ．Ｇｌａｓｓｅｒ、Ｄ．Ｗ．Ｄｏｂｂｅｒｐｕｈｌ共著「Ｔｈｅ Ｄｅｓｉｇｎ ａｎｄ Ａｎａｌｙｓｉｓｏｆ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ」，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，ＭＡ，１９８５に記載されている。図１１（ａ）にこのラッチ／ドライバー回路について示す。
【０００８】
図１１（ｂ）に、入力データＤinがＨｉｇｈの場合のタイミングチャートを示す。信号φ1とφ2は、オーバーラップのない２相クロックで０からＶｐｈの振幅を持つ。ＶｄｄＨは電圧ＶｐｈのＤＣ電源でパストランジスタゲートＭ2にだけ接続されており、従って電力を消費しない。二つのインバータは低電圧ＤＣ電源Ｖｐｈ−Ｖｔｈから電力が供給される。ここでＶｔｈはＮＭＯＳトランジスタのしきい値電圧である。信号φ1が入力される期間中、入力データＤinはＭ3のゲート容量（即ちノードＤisol）にストアされる。もし、入力データＤinがＬｏｗならばインバータＩ1の出力はＨｉｇｈになり、トランジスタＭ4は出力データＤoutを接地電位Ｇｎｄに固定する。図１１（ｂ）に示したように入力データＤinがＨｉｇｈならば、ＤisolはＶｐｈ−Ｖｔｈまで充電されてＭ2がオフし、Ｄisolは電気的に分離される。このとき、信号φ2の正縁エッジに到達すると、分離ノードＤisolの電圧はＭ3のゲートチャネル容量によってＶｐｈよりも充分高くまでブートストラップされ、出力はＶｐｈまで充電される。したがって、入力データＤinはＶｐｈ−Ｖｔｈ以上に振れる必要はなく、フルスイング出力データＤoutが生成される。このような動作を行って、エネルギー回収ＳＲＡＭとするクロック信号を生成できる。
【０００９】
ＳＲＡＭにおいては殆どの高キャパシタンス信号（例えばアドレス線やビット線）は２線形式である。エネルギー回収ラッチ／ドライバはトランジスタＭ2、Ｍ3、Ｍ4を２重化するだけで２線式出力を生成できる。
【００１０】
図１２に書き込みのためのタイミングチャートを示す。図１２に示すように、書き込み動作に対しては次のシーケンスのようにパイプライン化される。まず、アドレスがラッチされ、デコーダはプリチャージされる。次に、信号φ2においては、デコーダはドライブされ、ワードラインは評価されてラッチされる。同じフェーズにおいて入力データがラッチされる。最後に信号φ1でワード線とビット線が活性になり書き込みが起こる。
【００１１】
【発明が解決しようとする課題】
従来のエネルギー回収ＳＲＡＭでは、書き込み時の内部バスを断熱的に駆動しているだけであった。書き込み時にワード線とビット線が活性になるとき、トランスファゲートトランジスタは必ずオンして、ビット線とメモリセルの記憶ノードが電気的に接続されるが、メモリセルの記憶データと書き込もうとしているデータとが、一致している場合も異なっている場合もトランスファゲート１０４ａ、１０４ｂは両端に電位差が生じた状態でＯＮされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。
【００１２】
また、読み出し時においても、ワード線が断熱的に駆動されるだけであり、ビット線はメモリセルのフリップフロップ回路によって駆動され、センスアンプによって増幅される。すなわち、ワード線が活性になるとき、トランスファゲート１０４ａ、１０４ｂは必ず両端に電位差が生じた状態でオンされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。ここでいうエネルギー消費とは、電気エネルギーが熱エネルギーに変換されてしまうことを意味し、回収不能なエネルギーが生じるということである。
【００１３】
本発明は上記問題点に鑑み、従来例の問題点を解決すべくなされた低消費電力の半導体記憶装置を提供することを特徴とする。
【００１４】
【課題を解決するための手段】
本発明によると、ワード線と第１のビット線と第２のビット線とを有し、フリップフロップ回路と、第１のトランスファゲートトランジスタと、第２のトランスファゲートトランジスタとからなるメモリセルを有し、前記第１、第２のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、前記第１のトランスファゲートトランジスタのドレイン電極は第１のビット線に接続され、前記第２のトランスファゲートトランジスタのドレイン電極は第２のビット線に接続され、前記第１のトランスファゲートトランジスタのソース電極と前記第２のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第１の記憶ノードを介して接続され、前記第２のトランスファゲートトランジスタのソース電極と前記第１のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第２の記憶ノードを介して接続されていることを特徴とする半導体記憶装置である。
【００１５】
また、前記第１及び第２のトランスファゲートトランジスタは、基板電極がＬｏｗレベルのときには、ゲート電極がＨｉｇｈレベルになってもオンしない特性を示し、かつ、基板電極がＨｉｇｈレベルのときにはゲート電極がＨｉｇｈレベルになるとオンする特性を示すように、しきい値電圧が調整されていることを特徴とする請求項１に記載の半導体記憶装置である。
【００１６】
また、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタとパルス電源とからなる出力クランプを有し、前記第１及び第２のＰＭＯＳトランジスタのソース電極は、共通にパルス電源と接続され、前記第１のＰＭＯＳトランジスタのドレイン電極と前記第２のＰＭＯＳトランジスタのゲート電極とは前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのドレイン電極と前記第１のＰＭＯＳトランジスタのゲート電極とは前記第２のビット線に接続されていることを特徴とする請求項１もしくは請求項２に記載の半導体記憶装置である。
【００１７】
さらに、前記第１のＰＭＯＳトランジスタの基板電極が第２のビット線と接続され、前記第２のＰＭＯＳトランジスタの基板電極が第１のビット線と接続されることを特徴とする請求項３に記載の半導体記憶装置が好ましい。
【００１８】
また、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとからなる書き込み制御部を有し、前記第１及び第２のＮＭＯＳトランジスタのソース電極は共通に接地ラインに接続され、前記第１のＮＭＯＳトランジスタＭＷ１のドレイン電極および前記第４のＮＭＯＳトランジスタＭＷ４のソース電極は共通に前記第１のビット線に接続され、前記第２のＮＭＯＳトランジスタＭＷ２のドレイン電極および前記第３のＮＭＯＳトランジスタのソース電極は、共通に前記第２のビット線に接続され、前記第３及び第４のＮＭＯＳトランジスタのドレイン電極は共通にパルス電源に接続され、前記第１及び第３のＮＭＯＳトランジスタのゲート電極は共通に第１の制御信号ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタのゲート電極は共通に第２の制御信号ノードに接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置である。
【００１９】
さらに、前記第１及び第３のＮＭＯＳトランジスタの基板電極は第１の制御ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタの基板電極は第２の制御ノードに接続されることを特徴とする請求項５に記載の半導体記憶装置が好ましい。
【００２０】
【発明の実施の形態】
以下、本発明を実施例に従って詳細な説明を行う。
【００２１】
本発明の実施の形態であるＣＭＯＳ型ＳＲＡＭセル列ＣＬＭの電気回路図を図１に示す。このセル列ＣＬＭが多数、接続されてメモリアレイを構成する。このセル列ＣＬＭは共通のビットラインＢおよびＢｂに接続されたメモリセルＣＥＬＬと出力クランプＣＬＰおよび書込み制御ＷＲＴで構成されている。
【００２２】
メモリセルＣＥＬＬは、１個のフリップフロップ回路ＦＦと一対のトランスファゲートトランジスタＭＢ、ＭＢｂを備えて構成されている。また、フリップフロップ回路ＦＦは２個のＮＭＯＳトランジスタＭＮｌ、ＭＮ２と２個のＰＭＯＳトランジスタＭＰｌ、ＭＰ２を備えるＣＭＯＳフリップフロップ回路で実現されている。
【００２３】
前記トランスファゲートトランジスタＭＢ、ＭＢｂのゲート電極は共通にワード線ＷＬに接続されており、このワード線ＷＬがＨｉｇｈレベルになることによってメモリセルＣＥＬＬが選択される。また、トランスファゲートトランジスタＭＢのドレイン電極はビット線Ｂに接続され、トランスファゲートトランジスタＭＢｂのドレイン電極はビット線Ｂｂと接続されている。
【００２４】
トランスファゲートトランジスタＭＢの基板電極とトランスファゲートトランジスタＭＢｂのソース電極とは、フリップフロップ回路ＦＦの記憶ノードＳＢｂに接続されている。同様に、トランスファゲートトランジスタＭＢｂの基板電極とトランスファゲートトランジスタＭＢのソース電極とは、フリップフロップ回路ＦＦの記憶ノードＳＢに接続されている。
【００２５】
したがって、記憶ノードＳＢがＨｉｇｈレベルで記憶ノードＳＢｂがＬｏｗレベルのときには、トランスファゲートトランジスタＭＢｂの基板電極にＨｉｇｈレベル、トランスファゲートトランジスタＭＢの基板電極にＬｏｗレベルが与えられる。同様に、記憶ノードＳＢがＬｏｗレベルで記憶ノードＳＢｂがＨｉｇｈレベルのときには、トランスファゲートトランジスタＭＢｂの基板電極にＬｏｗレベル、トランスファゲートトランジスタＭＢの基板電極にＨｉｇｈレベルが与えられる。
【００２６】
本実施の形態で用いたトランスファゲートトランジスタの電圧に対する電流との相関を図２に示す。横軸は電圧を示し、縦軸は電流を示す。基板電圧によって本発明に用いたトランスファゲートトランジスタはしきい値電圧が異なる。本実施例では、トランスファゲートトランジスタＭＢおよびトランスファゲートトランジスタＭＢｂは基板電極がＬｏｗレベル（接地レベル）のときには、図２中の参照符β１で示すようにゲート電極がＨｉｇｈレベルになってもオンしない特性を示し、かつ、基板電極がＨｉｇｈレベルのときには参照符β２で示すようにゲート電極がＨｉｇｈレベルになるとオンする特性を示すように、しきい値電圧が調整されている。
【００２７】
図１には、図示していないが、トランスファゲートトランジスタ以外のトランジスタにおいても、基板電極がＬｏｗレベル（接地レベル）のときには、参照符β３で示すように標準的なノーマリオフ型の特性を示し、かつ、基板電極がＨｉｇｈレベルのときには参照符β４で示すようにしきい値が０Ｖ程度の特性を示すように、しきい値が調整されている。この場合のトランスファゲートトランジスタＭＢおよびＭＢｂ以外のトランジスタの電圧と電流との相関を図３に示す。本実施の形態では、トランスファゲートトランジスタ以外のトランジスタも基板電極を制御できるトランジスタを用いたが、通常の基板電極を制御できないものを用いてもよい。
【００２８】
また、出力クランプＣＬＰは２つのＰＭＯＳトランジスタＭＣｌとＭＣ２を備えて構成されている。ＰＭＯＳトランジスタＭＣｌ、ＭＣ２のソース電極は、共通に電源ライン１１に接続されており、この電源ライン１１は、パルス電源ＣＰに接続されている。また、ＰＭＯＳトランジスタＭＣｌのドレイン電極とＰＭＯＳトランジスタＭＣ２のゲート電極とは相互に接続されて出力ノードＯとなり、該出力ノードＯはビット線Ｂに接続されている。同様に、ＰＭＯＳトランジスタＭＣ２のドレイン電極とＰＭＯＳトランジスタＭＣｌのゲート電極とは相互に接続されて出力ノードＯｂとなり、該出力ノードＯｂはビット線Ｂｂに接続されている。
【００２９】
前記書込み制御ＷＲＴは４つのＮＭＯＳトランジスタＭＷ１〜ＭＷ４とを備えて構成されている。ＮＭＯＳトランジスタＭＷ１、ＭＷ２のソース電極は、共通の接地ラインに接続されている。また、ＮＭＯＳトランジスタＭＷ１のドレイン電極とＮＭＯＳトランジスタＭＷ４のソース電極とはビット線Ｂに接続され、ＮＭＯＳトランジスタＭＷ２のドレイン電極とＮＭＯＳトランジスタＭＷ３のソース電極はビット線Ｂｂに接続している。ＮＭＯＳトランジスタＭＷ１のゲート電極とＮＭＯＳトランジスタＭＷ３のゲート電極は制御信号ノードＷＢｂと接続され、ＮＭＯＳトランジスタＭＷ１のゲート電極とＮＭＯＳトランジスタＭＷ３のゲート電極は制御信号ノードＷＢｂと接続されている。書き込み制御用ＷＲＴのパルス電源ＣＰと出力クランプＣＬＰのパルス電源ＣＰとは、同一の電源から取られているものである。
【００３０】
次に、このように構成されたセル列ＣＬＭの読み出し動作を図４（ａ）に示す。図４（ａ）では記憶ノードＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベルの時の読み出し動作を示す。読み出し動作も、書込み動作も、ワード線ＷＬ、パルス電源ＣＰ、ビット線ＢおよびＢｂ、書込み制御線ＷＢおよびＷＢｂの全ての電位はＬｏｗレベルから始まる。
【００３１】
読み出し動作ではまず、期間Ｔ１で、ワード線ＷＬがＨｉｇｈレベルに引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなのでオンするが、ＭＢは基板電極がＬｏｗレベルなのでオンしない。したがって、ビット線ＢｂはトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続されるが、ビット線Ｂはフローティング状態となる。次いで、期間Ｔ２ではワード線ＷＬをＨｉｇｈレベルに保ったまま、パルス電源ＣＰがＨｉｇｈレベルに引き上げられる。このとき、ＰＭＯＳトランジスタＭＣｌを通じてビット線Ｂに流れ込んだ電流は逃げ場がないのでビット線Ｂはパルス電源ＣＰの上昇と共に電位が上昇する。ビット線Ｂの上昇はＰＭＯＳトランジスタＭＣ２のオフ状態を維持し、ビット線ＢｂはＬｏｗレベルを維持する。また、ビット線ＢｂがＬｏｗレベルを維持することはＰＭＯＳトランジスタＭＣｌのオン状態を維持する。
【００３２】
期間Ｔ３ではパルス電源ＣＰをＨｉｇｈに維持したまま、ワード線ＷＬをＬｏｗレベルに下げる。トランスファゲートトランジスタＭＢｂはオフするが、ＰＭＯＳトランジスタＭＣ２がオフなのでビット線ＢｂはＬｏｗレベルを維持する。最後に期間Ｔ４ではパルス電源ＣＰをＬｏｗレベルに引き下げる。ビット線Ｂの電位はＰＭＯＳトランジスタＭＣｌを通じてＣＰに追随して引き下げられる。
【００３３】
上述のような動作時において、本発明では、読み出し動作時に、トランスファゲートトランジスタＭＢまたはＭＢｂの内、Ｈｉｇｈレベルを出力する側、例えば上述の例ではＭＢは基板電極にＬｏｗレベルが与えられることになり、図２に示されるように、トランスファゲートトランジスタＭＢの特性はゲート電位がＨｉｇｈでもオンしないので、記憶ノードＳＢまたはＳＢｂの内、Ｈｉｇｈレベル側、例えば上述の例ではＳＢはビット線Ｂと導通しない。このことによって、トランスファゲートトランジスタＭＢまたはＭＢｂが両端に電位差を生じた状態でオンすることが防がれる。
【００３４】
次に、書込み動作は図４（ｂ）で示す。図４（ｂ）はＨｉｇｈの記憶ノードＳＢにＬｏｗレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＨｉｇｈレベルを書き込む動作を示している。書き込み動作ではまず、期間Ｔ１においてワード線ＷＬがＨｉｇｈレベルに引き上げられると共に、書込みデータ線ＷＢｂが引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなのでオンするが、ＭＢは基板電極がＬｏｗレベルなのでオンしない。したがって、ビット線ＢｂはトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続され、ビット線ＢはＮＭＯＳトランジスタＭＷ１を通じてＬｏｗレベルに接続される。
【００３５】
期間Ｔ２ではワード線ＷＬと書き込みデータ線ＷＢｂをＨｉｇｈレベルに維持すると共に、パルス電源ＣＰをＨｉｇｈレベルに引き上げる。ビット線ＢはＮＭＯＳトランジスタＭＷ１によって強くＬｏｗレベルに固定されているので、ＰＭＯＳトランジスタＭＣ２はパルス電源ＣＰの電位上昇と共にオンするようになる。また、トランスファゲートトランジスタＭＢｂはオンしているので電源ライン１２からビット線Ｂｂを通じて記憶ノードＳＢｂはＨｉｇｈレベルに書き換えられる。
【００３６】
期間Ｔ３ではパルス電源ＣＰをＨｉｇｈレベルに維持すると共にワード線ＷＬと書込みデータ線ＷＢｂをＬｏｗレベルに引き下げる。期間Ｔ４ではパルス電源ＣＰをＬｏｗレベルに引き下げる。
【００３７】
上述のような書き込み動作において、本発明では上述の読み出し動作と同様に、記憶ノードＳＢまたはＳＢｂの内、Ｈｉｇｈレベル側、例えば上述の例では記憶ノードＳＢは、期間Ｔ１ではビット線Ｂと導通しない。このことによって、トランスファゲートトランジスタＭＢまたはＭＢｂが両端に電位差を生じた状態でオンすることが防がれる。
【００３８】
本実施の形態では、出力クランプＣＬＰを基板電極を制御しない通常のトランジスタを用いたが、基板電極を制御するトランジスタを用いた方が好ましい。この場合の出力クランプＣＬＰの回路を図５に示す。図５に示すように、ＰＭＯＳトランジスタＭＣ１の基板電極が出力ノードＯｂと接続され、ＰＭＯＳトランジスタＭＣ２の基板電極が出力ノードＯと接続される。このように構成することによって、例えば、上記読み出し動作の場合にはＰＭＯＳトランジスタＭＣ２の基板電極をＨｉｇｈ状態にすることでＰＭＯＳトランジスタＭＣ２のオフ状態を安定に維持することができる。
【００３９】
また、書き込み用制御ＷＲＴでも、本実施の形態では基板電極を制御するＮＭＯＳトランジスタを用いたが、通常の基板電極を接地ラインに接続したＮＭＯＳトランジスタでも構わない。この場合の書き込み制御ＷＲＴを図６に示す。ＮＭＯＳトランジスタＭＷ１〜ＭＷ４の基板電極は接地ラインに接続されている。このような通常のトランジスタを用いても構わないが、基板電極を制御するＮＭＯＳトランジスタを用いた方がＮＭＯＳトランジスタの書き込み能力を上げることができるので、トランジスタを小さくすることができる。
【００４０】
尚、本発明のＳＲＡＭに用いた各ＭＯＳトランジスタは、基板電位を個別に制御できる構造となっているものを用いた。
【００４１】
（実施の形態２）
本発明の第２の形態では、トランスファゲートトランジスタＭＢ、ＭＢｂの特性が異なるものを用いた。本実施の形態で用いたトランスファゲートトランジスタの電流−電圧特性を図７に示す。トランスファゲートトランジスタＭＢおよびＭＢｂは基板電極がＬｏｗレベル（接地レベル）のときには、参照符β５で示すようにゲート電極が比較的高い電圧ＶＴｈでオンし、かつ、基板電極がＨｉｇｈレベルのときには参照符β６で示すようにゲート電極が比較的低い電圧ＶＴｌでオンする特性を示すように、しきい値電圧が調整されている。トランスファゲートトランジスタＭＢおよびＭＢｂ以外のトランジスタは実施の形態と同様に図３のような特性になるようにしきい値が調整されている。
【００４２】
このように構成されたセル列ＣＬＭの読み出し動作は図８（ａ）、書込み動作は図８（ｂ）および図８（ｃ）で示すようになる。図８（ａ）は記憶ノードＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベルの時の読み出し動作を示している。また、図８（ｂ）はＨｉｇｈの記憶ノードＳＢにＨｉｇｈレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＬｏｗレベルを書き込む動作、すなわち同一データを書き込む場合を示し、図８（ｃ）はＨｉｇｈの記憶ノードＳＢにＬｏｗレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＨｉｇｈレベルを書き込む動作、すなわち書き換え動作を示している。読み出し動作も、書き込み動作も、ワード線ＷＬ、パルス電源ＣＰ、ビット線ＢおよびＢｂ、書き込み制御線ＷＢおよびＷＢｂの全ての電位はＬｏｗレベルから始まるのは第１の実施形態と同様である。
【００４３】
本実施形態においては、書き込み時および読み出し時に、ワード線ＷＬとパルス電源ＣＰを同位相で駆動する。これはメモリの動作制御が２相電源で駆動される場合の動作である。
【００４４】
読み込み動作では、期間Ｔ１において、ワード線ＷＬ、パルス電源ＣＰがＨｉｇｈレベルに引き上げられる。ワード線ＷＬがＶＴｌになった時、トランスファゲートトランジスタＭＢｂがオンしてトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続されるが、ビット線Ｂはフローティング状態のままである。そして、ワード線ＷＬがＶＴｈになった時、トランスファゲートトランジスタＭＢがオンとなる。次いで、期間Ｔ２ではワード線ＷＬ、パルス電源ＣＰをＨｉｇｈレベルに保ったままであり、ビット線ＢもＨｉｇｈレベルを維持する。期間Ｔ３、Ｔ４では期間Ｔ１、Ｔ２の逆の動作を行う。このような動作を行うことによって、ビット線と記憶ノードとの電位差を小さくした状態でトランスファゲートをオンすることができる。
【００４５】
書き込み動作においても読み込み動作と同様の動作を行う。まず、期間Ｔ１においてワード線ＷＬがＨｉｇｈレベルに引き上げられると共に、パルス電源ＣＰと書込みデータ線ＷＢｂが引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなので比較的低い電圧ＶＴｌでオンするが、ＭＢは基板電極がＬｏｗレベルなので比較的高い電圧ＶＴｈでオンする。
【００４６】
このことによって、書き込み時には、トランスファゲートＭＢとＭＢｂはそれぞれ、記憶ノードＳＢおよびＳＢｂとの電位差が比較的小さい時にオンする。
【００４７】
また、同一データを書き込む時には、トランスファゲートトランジスタＭＢがオンするときは、ワード線ＷＬがＶＴｈまで引き上げられた時であり、書き換えの場合にはワード線ＷＬがＶＴｌの時であり、同一データの書き込みの際には一層消費電力を少なくすることができので、本発明のＳＲＡＭを低消費電力のものとすることができる。
【００４８】
【発明の効果】
請求項１に係る半導体記憶装置は、ビット線と記憶ノードの間に大さな電位差が生じている状態で電気的に接続されることを防止することができる。
【００４９】
また、請求項２に係る半導体記憶装置は、基板電極がＬｏｗの場合においてトランスファゲートトランジスタをオフすることができ、ビット線と記憶ノードの間に大きな電位差が生じている状態で電気的に接続されることを防止することができる。
【００５０】
請求項３に係る半導体記憶装置は、メモリセルからの断熱的読み出し動作を可能し、低消費電力の半導体記憶装置とすることができる。
【００５１】
請求項４に係る半導体記憶装置は消費電力をより低減する。
【００５２】
請求項５に係る半導体記憶装置は、メモリセルへの断熱的書込み動作を可能とし、低消費電力の半導体記憶装置を提供することができる。
【００５３】
請求項６に係る半導体装置は、ＮＭＯＳトランジスタの電流駆動能力を上げることができるので、書き込み制御部のＮＭＯＳトランジスタのトランジスタサイズを小さくことができる。
【図面の簡単な説明】
【図１】 本発明のＳＲＡＭのメモリセルの回路構成を示す図である。
【図２】 本発明の実施の形態１で用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図３】 本発明に使用されたトランスファゲートトランジスタ以外のトランジスタの電圧−電流特性を示す図である。
【図４】 本発明の実施の形態１で用いた回路の動作波形を示す図である。
【図５】 本発明に係る別の出力クランプの回路の構成を示す図である。
【図６】 本発明に係る別の書き込み制御の回路の構成を示す図である。
【図７】 本発明の実施の形態２に用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図８】 本発明の実施の形態２での回路の動作波形を示す図である。
【図９】 一般的なＳＲＡＭの構成を示す図である。
【図１０】 一般的なＣＭＯＳ６トランジスタ型ＳＲＡＭセル回路を示す図である。
【図１１】 ラッチ・ドライバー回路と動作波形を示す図である。
【図１２】 パイプライン制御シーケンスを示す図である。
【符号の説明】
１１、１２ 電源ライン
ＭＣ１、ＭＣ２ ＰＭＯＳトランジスタ
ＭＷ１、ＭＷ２、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４ ＮＭＯＳトランジスタ
ＭＢ，ＭＢｂ トランスファレートトランジスタ
ＷＬ ワードライン
Ｂ、Ｂｂ ビットライン
ＣＰ パルス電源
ＳＢ、ＳＢｂ 記憶ノード
ＷＢ、ＷＢｂ 制御信号ノード
【発明の属する技術分野】
本発明は、集積化半導体メモリの半導体記憶装置に関し、特に低消費電力化に有効な断熱充電法を利用するスタティツク・ランダム・アクセス・メモリ（以下、ＳＲＡＭと記す。）の半導体記憶装置に関する。
【０００２】
【従来の技術】
まず、従来の一般的なＳＲＡＭの構成について、図９に示す。図９に示すように、アドレスラッチ、ロウデコーダ、ワードラインラッチ、入力ラッチ、メモリアレイ、センスアンプ、出力ラッチから構成される。
【０００３】
このメモリアレイ中のメモリセルで用いられる従来のＳＲＡＭの６トランジスタセルの等価回路を図１０に示す。このトランジスタセルは、信号線である一対のビット線１０２ａ、１０２ｂと、アドレスを選択するワード線１０３と、このワード線１０３を通じてＯＮ、ＯＦＦ動作する一対のトランスファゲート１０４ａ、１０４ｂと、電源線１００と接地線１０１の間でデータを保持するためのフリップフロップ回路の負荷である一対のロードトランジスタ１０６ａ、１０６ｂ、ドライバトランジスタ１０５ａ、１０５ｂとで構成される。通常の６トランジスタセルでは、一対のトランスファゲート１０４ａ、１０４ｂと一対のドライバトランジスタ１０５ａ、１０５ｂにそれぞれＮＭＯＳトランジスタを、一対のロードトランジスタ１０６ａ、１０６ｂにそれぞれＰＭＯＳトランジスタを用いたＣＭＯＳ構造が採られる。
【０００４】
ＳＲＡＭのメモリセルには、６トランジスタセルの他に、ロードトランジスタ１０６ａ、１０６ｂの部分におのおの抵抗素子を用いた高抵抗負荷４トランジスタセルもある。この高抵抗負荷４トランジスタセルでは、基板に形成した４個のトランジスタの上に２個の抵抗素子を積層形成できるため、メモリセルの面積を小さくすることができるという利点がある反面、集積度が高くなるに従い、ドライバトランジスタのリーク電流を制御するための抵抗値の選択範囲が狭くなり、リーク電流の制御が困難になって、データ保持の安定性にかけるという欠点がある。すなわち、低消費電力化を図るために抵抗値を大きくすると、この抵抗のためにフリップフロップ回路内の記憶ノードでの電位降下が大きくなり、データ保持の安定性が劣化する。
【０００５】
このような一般的なＳＲＡＭと同様の図９の構成で、低消費電力化を達成する方法として、エネルギー回収ＳＲＡＭが考えられている。この低消費電力化を図ったＳＲＡＭは、Ｎ．Ｔｚａｒｔｚａｎｉｓ ａｎｄ Ｗ．Ｃ．Ａｔｈａｓ，Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｏｎ Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ ９６，ｐｐ５５〜６０，１９９６に報告されている。
【０００６】
従来のエネルギー回収ＳＲＡＭでは、全ての内部バスと制御信号はクロック電源を用いた単純な共鳴ドライバーでクロック信号を生成できる。回路的に見て、従来のエネルギー回収ＳＲＡＭが一般的なＳＲＡＭと異なるのは、ラッチ／ドライバー回路（ワードラインラッチ、入力ラッチ）のみである。エネルギー回収ＳＲＡＭにおいて、エネルギー回収ラッチ／ドライバーはフィルターとして働き、ストアデータに応じてクロックパルスを出力に通すか、あるいは出力を接地電位Ｇｎｄに固定する。
【０００７】
エネルギー回収ラッチ／ドライバの動作はブートストラップ効果に基づいている。このブーストラップ効果については、Ｌ．Ａ．Ｇｌａｓｓｅｒ、Ｄ．Ｗ．Ｄｏｂｂｅｒｐｕｈｌ共著「Ｔｈｅ Ｄｅｓｉｇｎ ａｎｄ Ａｎａｌｙｓｉｓｏｆ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ」，Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，ＭＡ，１９８５に記載されている。図１１（ａ）にこのラッチ／ドライバー回路について示す。
【０００８】
図１１（ｂ）に、入力データＤinがＨｉｇｈの場合のタイミングチャートを示す。信号φ1とφ2は、オーバーラップのない２相クロックで０からＶｐｈの振幅を持つ。ＶｄｄＨは電圧ＶｐｈのＤＣ電源でパストランジスタゲートＭ2にだけ接続されており、従って電力を消費しない。二つのインバータは低電圧ＤＣ電源Ｖｐｈ−Ｖｔｈから電力が供給される。ここでＶｔｈはＮＭＯＳトランジスタのしきい値電圧である。信号φ1が入力される期間中、入力データＤinはＭ3のゲート容量（即ちノードＤisol）にストアされる。もし、入力データＤinがＬｏｗならばインバータＩ1の出力はＨｉｇｈになり、トランジスタＭ4は出力データＤoutを接地電位Ｇｎｄに固定する。図１１（ｂ）に示したように入力データＤinがＨｉｇｈならば、ＤisolはＶｐｈ−Ｖｔｈまで充電されてＭ2がオフし、Ｄisolは電気的に分離される。このとき、信号φ2の正縁エッジに到達すると、分離ノードＤisolの電圧はＭ3のゲートチャネル容量によってＶｐｈよりも充分高くまでブートストラップされ、出力はＶｐｈまで充電される。したがって、入力データＤinはＶｐｈ−Ｖｔｈ以上に振れる必要はなく、フルスイング出力データＤoutが生成される。このような動作を行って、エネルギー回収ＳＲＡＭとするクロック信号を生成できる。
【０００９】
ＳＲＡＭにおいては殆どの高キャパシタンス信号（例えばアドレス線やビット線）は２線形式である。エネルギー回収ラッチ／ドライバはトランジスタＭ2、Ｍ3、Ｍ4を２重化するだけで２線式出力を生成できる。
【００１０】
図１２に書き込みのためのタイミングチャートを示す。図１２に示すように、書き込み動作に対しては次のシーケンスのようにパイプライン化される。まず、アドレスがラッチされ、デコーダはプリチャージされる。次に、信号φ2においては、デコーダはドライブされ、ワードラインは評価されてラッチされる。同じフェーズにおいて入力データがラッチされる。最後に信号φ1でワード線とビット線が活性になり書き込みが起こる。
【００１１】
【発明が解決しようとする課題】
従来のエネルギー回収ＳＲＡＭでは、書き込み時の内部バスを断熱的に駆動しているだけであった。書き込み時にワード線とビット線が活性になるとき、トランスファゲートトランジスタは必ずオンして、ビット線とメモリセルの記憶ノードが電気的に接続されるが、メモリセルの記憶データと書き込もうとしているデータとが、一致している場合も異なっている場合もトランスファゲート１０４ａ、１０４ｂは両端に電位差が生じた状態でＯＮされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。
【００１２】
また、読み出し時においても、ワード線が断熱的に駆動されるだけであり、ビット線はメモリセルのフリップフロップ回路によって駆動され、センスアンプによって増幅される。すなわち、ワード線が活性になるとき、トランスファゲート１０４ａ、１０４ｂは必ず両端に電位差が生じた状態でオンされるため、非断熱的電流が流れてしまい、エネルギー消費の原因となる。ここでいうエネルギー消費とは、電気エネルギーが熱エネルギーに変換されてしまうことを意味し、回収不能なエネルギーが生じるということである。
【００１３】
本発明は上記問題点に鑑み、従来例の問題点を解決すべくなされた低消費電力の半導体記憶装置を提供することを特徴とする。
【００１４】
【課題を解決するための手段】
本発明によると、ワード線と第１のビット線と第２のビット線とを有し、フリップフロップ回路と、第１のトランスファゲートトランジスタと、第２のトランスファゲートトランジスタとからなるメモリセルを有し、前記第１、第２のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、前記第１のトランスファゲートトランジスタのドレイン電極は第１のビット線に接続され、前記第２のトランスファゲートトランジスタのドレイン電極は第２のビット線に接続され、前記第１のトランスファゲートトランジスタのソース電極と前記第２のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第１の記憶ノードを介して接続され、前記第２のトランスファゲートトランジスタのソース電極と前記第１のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第２の記憶ノードを介して接続されていることを特徴とする半導体記憶装置である。
【００１５】
また、前記第１及び第２のトランスファゲートトランジスタは、基板電極がＬｏｗレベルのときには、ゲート電極がＨｉｇｈレベルになってもオンしない特性を示し、かつ、基板電極がＨｉｇｈレベルのときにはゲート電極がＨｉｇｈレベルになるとオンする特性を示すように、しきい値電圧が調整されていることを特徴とする請求項１に記載の半導体記憶装置である。
【００１６】
また、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタとパルス電源とからなる出力クランプを有し、前記第１及び第２のＰＭＯＳトランジスタのソース電極は、共通にパルス電源と接続され、前記第１のＰＭＯＳトランジスタのドレイン電極と前記第２のＰＭＯＳトランジスタのゲート電極とは前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのドレイン電極と前記第１のＰＭＯＳトランジスタのゲート電極とは前記第２のビット線に接続されていることを特徴とする請求項１もしくは請求項２に記載の半導体記憶装置である。
【００１７】
さらに、前記第１のＰＭＯＳトランジスタの基板電極が第２のビット線と接続され、前記第２のＰＭＯＳトランジスタの基板電極が第１のビット線と接続されることを特徴とする請求項３に記載の半導体記憶装置が好ましい。
【００１８】
また、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとからなる書き込み制御部を有し、前記第１及び第２のＮＭＯＳトランジスタのソース電極は共通に接地ラインに接続され、前記第１のＮＭＯＳトランジスタＭＷ１のドレイン電極および前記第４のＮＭＯＳトランジスタＭＷ４のソース電極は共通に前記第１のビット線に接続され、前記第２のＮＭＯＳトランジスタＭＷ２のドレイン電極および前記第３のＮＭＯＳトランジスタのソース電極は、共通に前記第２のビット線に接続され、前記第３及び第４のＮＭＯＳトランジスタのドレイン電極は共通にパルス電源に接続され、前記第１及び第３のＮＭＯＳトランジスタのゲート電極は共通に第１の制御信号ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタのゲート電極は共通に第２の制御信号ノードに接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置である。
【００１９】
さらに、前記第１及び第３のＮＭＯＳトランジスタの基板電極は第１の制御ノードに接続され、前記第２及び第４のＮＭＯＳトランジスタの基板電極は第２の制御ノードに接続されることを特徴とする請求項５に記載の半導体記憶装置が好ましい。
【００２０】
【発明の実施の形態】
以下、本発明を実施例に従って詳細な説明を行う。
【００２１】
本発明の実施の形態であるＣＭＯＳ型ＳＲＡＭセル列ＣＬＭの電気回路図を図１に示す。このセル列ＣＬＭが多数、接続されてメモリアレイを構成する。このセル列ＣＬＭは共通のビットラインＢおよびＢｂに接続されたメモリセルＣＥＬＬと出力クランプＣＬＰおよび書込み制御ＷＲＴで構成されている。
【００２２】
メモリセルＣＥＬＬは、１個のフリップフロップ回路ＦＦと一対のトランスファゲートトランジスタＭＢ、ＭＢｂを備えて構成されている。また、フリップフロップ回路ＦＦは２個のＮＭＯＳトランジスタＭＮｌ、ＭＮ２と２個のＰＭＯＳトランジスタＭＰｌ、ＭＰ２を備えるＣＭＯＳフリップフロップ回路で実現されている。
【００２３】
前記トランスファゲートトランジスタＭＢ、ＭＢｂのゲート電極は共通にワード線ＷＬに接続されており、このワード線ＷＬがＨｉｇｈレベルになることによってメモリセルＣＥＬＬが選択される。また、トランスファゲートトランジスタＭＢのドレイン電極はビット線Ｂに接続され、トランスファゲートトランジスタＭＢｂのドレイン電極はビット線Ｂｂと接続されている。
【００２４】
トランスファゲートトランジスタＭＢの基板電極とトランスファゲートトランジスタＭＢｂのソース電極とは、フリップフロップ回路ＦＦの記憶ノードＳＢｂに接続されている。同様に、トランスファゲートトランジスタＭＢｂの基板電極とトランスファゲートトランジスタＭＢのソース電極とは、フリップフロップ回路ＦＦの記憶ノードＳＢに接続されている。
【００２５】
したがって、記憶ノードＳＢがＨｉｇｈレベルで記憶ノードＳＢｂがＬｏｗレベルのときには、トランスファゲートトランジスタＭＢｂの基板電極にＨｉｇｈレベル、トランスファゲートトランジスタＭＢの基板電極にＬｏｗレベルが与えられる。同様に、記憶ノードＳＢがＬｏｗレベルで記憶ノードＳＢｂがＨｉｇｈレベルのときには、トランスファゲートトランジスタＭＢｂの基板電極にＬｏｗレベル、トランスファゲートトランジスタＭＢの基板電極にＨｉｇｈレベルが与えられる。
【００２６】
本実施の形態で用いたトランスファゲートトランジスタの電圧に対する電流との相関を図２に示す。横軸は電圧を示し、縦軸は電流を示す。基板電圧によって本発明に用いたトランスファゲートトランジスタはしきい値電圧が異なる。本実施例では、トランスファゲートトランジスタＭＢおよびトランスファゲートトランジスタＭＢｂは基板電極がＬｏｗレベル（接地レベル）のときには、図２中の参照符β１で示すようにゲート電極がＨｉｇｈレベルになってもオンしない特性を示し、かつ、基板電極がＨｉｇｈレベルのときには参照符β２で示すようにゲート電極がＨｉｇｈレベルになるとオンする特性を示すように、しきい値電圧が調整されている。
【００２７】
図１には、図示していないが、トランスファゲートトランジスタ以外のトランジスタにおいても、基板電極がＬｏｗレベル（接地レベル）のときには、参照符β３で示すように標準的なノーマリオフ型の特性を示し、かつ、基板電極がＨｉｇｈレベルのときには参照符β４で示すようにしきい値が０Ｖ程度の特性を示すように、しきい値が調整されている。この場合のトランスファゲートトランジスタＭＢおよびＭＢｂ以外のトランジスタの電圧と電流との相関を図３に示す。本実施の形態では、トランスファゲートトランジスタ以外のトランジスタも基板電極を制御できるトランジスタを用いたが、通常の基板電極を制御できないものを用いてもよい。
【００２８】
また、出力クランプＣＬＰは２つのＰＭＯＳトランジスタＭＣｌとＭＣ２を備えて構成されている。ＰＭＯＳトランジスタＭＣｌ、ＭＣ２のソース電極は、共通に電源ライン１１に接続されており、この電源ライン１１は、パルス電源ＣＰに接続されている。また、ＰＭＯＳトランジスタＭＣｌのドレイン電極とＰＭＯＳトランジスタＭＣ２のゲート電極とは相互に接続されて出力ノードＯとなり、該出力ノードＯはビット線Ｂに接続されている。同様に、ＰＭＯＳトランジスタＭＣ２のドレイン電極とＰＭＯＳトランジスタＭＣｌのゲート電極とは相互に接続されて出力ノードＯｂとなり、該出力ノードＯｂはビット線Ｂｂに接続されている。
【００２９】
前記書込み制御ＷＲＴは４つのＮＭＯＳトランジスタＭＷ１〜ＭＷ４とを備えて構成されている。ＮＭＯＳトランジスタＭＷ１、ＭＷ２のソース電極は、共通の接地ラインに接続されている。また、ＮＭＯＳトランジスタＭＷ１のドレイン電極とＮＭＯＳトランジスタＭＷ４のソース電極とはビット線Ｂに接続され、ＮＭＯＳトランジスタＭＷ２のドレイン電極とＮＭＯＳトランジスタＭＷ３のソース電極はビット線Ｂｂに接続している。ＮＭＯＳトランジスタＭＷ１のゲート電極とＮＭＯＳトランジスタＭＷ３のゲート電極は制御信号ノードＷＢｂと接続され、ＮＭＯＳトランジスタＭＷ１のゲート電極とＮＭＯＳトランジスタＭＷ３のゲート電極は制御信号ノードＷＢｂと接続されている。書き込み制御用ＷＲＴのパルス電源ＣＰと出力クランプＣＬＰのパルス電源ＣＰとは、同一の電源から取られているものである。
【００３０】
次に、このように構成されたセル列ＣＬＭの読み出し動作を図４（ａ）に示す。図４（ａ）では記憶ノードＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベルの時の読み出し動作を示す。読み出し動作も、書込み動作も、ワード線ＷＬ、パルス電源ＣＰ、ビット線ＢおよびＢｂ、書込み制御線ＷＢおよびＷＢｂの全ての電位はＬｏｗレベルから始まる。
【００３１】
読み出し動作ではまず、期間Ｔ１で、ワード線ＷＬがＨｉｇｈレベルに引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなのでオンするが、ＭＢは基板電極がＬｏｗレベルなのでオンしない。したがって、ビット線ＢｂはトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続されるが、ビット線Ｂはフローティング状態となる。次いで、期間Ｔ２ではワード線ＷＬをＨｉｇｈレベルに保ったまま、パルス電源ＣＰがＨｉｇｈレベルに引き上げられる。このとき、ＰＭＯＳトランジスタＭＣｌを通じてビット線Ｂに流れ込んだ電流は逃げ場がないのでビット線Ｂはパルス電源ＣＰの上昇と共に電位が上昇する。ビット線Ｂの上昇はＰＭＯＳトランジスタＭＣ２のオフ状態を維持し、ビット線ＢｂはＬｏｗレベルを維持する。また、ビット線ＢｂがＬｏｗレベルを維持することはＰＭＯＳトランジスタＭＣｌのオン状態を維持する。
【００３２】
期間Ｔ３ではパルス電源ＣＰをＨｉｇｈに維持したまま、ワード線ＷＬをＬｏｗレベルに下げる。トランスファゲートトランジスタＭＢｂはオフするが、ＰＭＯＳトランジスタＭＣ２がオフなのでビット線ＢｂはＬｏｗレベルを維持する。最後に期間Ｔ４ではパルス電源ＣＰをＬｏｗレベルに引き下げる。ビット線Ｂの電位はＰＭＯＳトランジスタＭＣｌを通じてＣＰに追随して引き下げられる。
【００３３】
上述のような動作時において、本発明では、読み出し動作時に、トランスファゲートトランジスタＭＢまたはＭＢｂの内、Ｈｉｇｈレベルを出力する側、例えば上述の例ではＭＢは基板電極にＬｏｗレベルが与えられることになり、図２に示されるように、トランスファゲートトランジスタＭＢの特性はゲート電位がＨｉｇｈでもオンしないので、記憶ノードＳＢまたはＳＢｂの内、Ｈｉｇｈレベル側、例えば上述の例ではＳＢはビット線Ｂと導通しない。このことによって、トランスファゲートトランジスタＭＢまたはＭＢｂが両端に電位差を生じた状態でオンすることが防がれる。
【００３４】
次に、書込み動作は図４（ｂ）で示す。図４（ｂ）はＨｉｇｈの記憶ノードＳＢにＬｏｗレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＨｉｇｈレベルを書き込む動作を示している。書き込み動作ではまず、期間Ｔ１においてワード線ＷＬがＨｉｇｈレベルに引き上げられると共に、書込みデータ線ＷＢｂが引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなのでオンするが、ＭＢは基板電極がＬｏｗレベルなのでオンしない。したがって、ビット線ＢｂはトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続され、ビット線ＢはＮＭＯＳトランジスタＭＷ１を通じてＬｏｗレベルに接続される。
【００３５】
期間Ｔ２ではワード線ＷＬと書き込みデータ線ＷＢｂをＨｉｇｈレベルに維持すると共に、パルス電源ＣＰをＨｉｇｈレベルに引き上げる。ビット線ＢはＮＭＯＳトランジスタＭＷ１によって強くＬｏｗレベルに固定されているので、ＰＭＯＳトランジスタＭＣ２はパルス電源ＣＰの電位上昇と共にオンするようになる。また、トランスファゲートトランジスタＭＢｂはオンしているので電源ライン１２からビット線Ｂｂを通じて記憶ノードＳＢｂはＨｉｇｈレベルに書き換えられる。
【００３６】
期間Ｔ３ではパルス電源ＣＰをＨｉｇｈレベルに維持すると共にワード線ＷＬと書込みデータ線ＷＢｂをＬｏｗレベルに引き下げる。期間Ｔ４ではパルス電源ＣＰをＬｏｗレベルに引き下げる。
【００３７】
上述のような書き込み動作において、本発明では上述の読み出し動作と同様に、記憶ノードＳＢまたはＳＢｂの内、Ｈｉｇｈレベル側、例えば上述の例では記憶ノードＳＢは、期間Ｔ１ではビット線Ｂと導通しない。このことによって、トランスファゲートトランジスタＭＢまたはＭＢｂが両端に電位差を生じた状態でオンすることが防がれる。
【００３８】
本実施の形態では、出力クランプＣＬＰを基板電極を制御しない通常のトランジスタを用いたが、基板電極を制御するトランジスタを用いた方が好ましい。この場合の出力クランプＣＬＰの回路を図５に示す。図５に示すように、ＰＭＯＳトランジスタＭＣ１の基板電極が出力ノードＯｂと接続され、ＰＭＯＳトランジスタＭＣ２の基板電極が出力ノードＯと接続される。このように構成することによって、例えば、上記読み出し動作の場合にはＰＭＯＳトランジスタＭＣ２の基板電極をＨｉｇｈ状態にすることでＰＭＯＳトランジスタＭＣ２のオフ状態を安定に維持することができる。
【００３９】
また、書き込み用制御ＷＲＴでも、本実施の形態では基板電極を制御するＮＭＯＳトランジスタを用いたが、通常の基板電極を接地ラインに接続したＮＭＯＳトランジスタでも構わない。この場合の書き込み制御ＷＲＴを図６に示す。ＮＭＯＳトランジスタＭＷ１〜ＭＷ４の基板電極は接地ラインに接続されている。このような通常のトランジスタを用いても構わないが、基板電極を制御するＮＭＯＳトランジスタを用いた方がＮＭＯＳトランジスタの書き込み能力を上げることができるので、トランジスタを小さくすることができる。
【００４０】
尚、本発明のＳＲＡＭに用いた各ＭＯＳトランジスタは、基板電位を個別に制御できる構造となっているものを用いた。
【００４１】
（実施の形態２）
本発明の第２の形態では、トランスファゲートトランジスタＭＢ、ＭＢｂの特性が異なるものを用いた。本実施の形態で用いたトランスファゲートトランジスタの電流−電圧特性を図７に示す。トランスファゲートトランジスタＭＢおよびＭＢｂは基板電極がＬｏｗレベル（接地レベル）のときには、参照符β５で示すようにゲート電極が比較的高い電圧ＶＴｈでオンし、かつ、基板電極がＨｉｇｈレベルのときには参照符β６で示すようにゲート電極が比較的低い電圧ＶＴｌでオンする特性を示すように、しきい値電圧が調整されている。トランスファゲートトランジスタＭＢおよびＭＢｂ以外のトランジスタは実施の形態と同様に図３のような特性になるようにしきい値が調整されている。
【００４２】
このように構成されたセル列ＣＬＭの読み出し動作は図８（ａ）、書込み動作は図８（ｂ）および図８（ｃ）で示すようになる。図８（ａ）は記憶ノードＳＢがＨｉｇｈレベルでＳＢｂがＬｏｗレベルの時の読み出し動作を示している。また、図８（ｂ）はＨｉｇｈの記憶ノードＳＢにＨｉｇｈレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＬｏｗレベルを書き込む動作、すなわち同一データを書き込む場合を示し、図８（ｃ）はＨｉｇｈの記憶ノードＳＢにＬｏｗレベル、Ｌｏｗレベルの記憶ノードＳＢｂにＨｉｇｈレベルを書き込む動作、すなわち書き換え動作を示している。読み出し動作も、書き込み動作も、ワード線ＷＬ、パルス電源ＣＰ、ビット線ＢおよびＢｂ、書き込み制御線ＷＢおよびＷＢｂの全ての電位はＬｏｗレベルから始まるのは第１の実施形態と同様である。
【００４３】
本実施形態においては、書き込み時および読み出し時に、ワード線ＷＬとパルス電源ＣＰを同位相で駆動する。これはメモリの動作制御が２相電源で駆動される場合の動作である。
【００４４】
読み込み動作では、期間Ｔ１において、ワード線ＷＬ、パルス電源ＣＰがＨｉｇｈレベルに引き上げられる。ワード線ＷＬがＶＴｌになった時、トランスファゲートトランジスタＭＢｂがオンしてトランスファゲートトランジスタＭＢｂとフリップフロップ回路ＦＦを通じてＬｏｗレベル（接地レベル）に接続されるが、ビット線Ｂはフローティング状態のままである。そして、ワード線ＷＬがＶＴｈになった時、トランスファゲートトランジスタＭＢがオンとなる。次いで、期間Ｔ２ではワード線ＷＬ、パルス電源ＣＰをＨｉｇｈレベルに保ったままであり、ビット線ＢもＨｉｇｈレベルを維持する。期間Ｔ３、Ｔ４では期間Ｔ１、Ｔ２の逆の動作を行う。このような動作を行うことによって、ビット線と記憶ノードとの電位差を小さくした状態でトランスファゲートをオンすることができる。
【００４５】
書き込み動作においても読み込み動作と同様の動作を行う。まず、期間Ｔ１においてワード線ＷＬがＨｉｇｈレベルに引き上げられると共に、パルス電源ＣＰと書込みデータ線ＷＢｂが引き上げられる。ワード線ＷＬがＨｉｇｈに引き上げられるとトランスファゲートトランジスタＭＢｂは基板電極がＨｉｇｈレベルなので比較的低い電圧ＶＴｌでオンするが、ＭＢは基板電極がＬｏｗレベルなので比較的高い電圧ＶＴｈでオンする。
【００４６】
このことによって、書き込み時には、トランスファゲートＭＢとＭＢｂはそれぞれ、記憶ノードＳＢおよびＳＢｂとの電位差が比較的小さい時にオンする。
【００４７】
また、同一データを書き込む時には、トランスファゲートトランジスタＭＢがオンするときは、ワード線ＷＬがＶＴｈまで引き上げられた時であり、書き換えの場合にはワード線ＷＬがＶＴｌの時であり、同一データの書き込みの際には一層消費電力を少なくすることができので、本発明のＳＲＡＭを低消費電力のものとすることができる。
【００４８】
【発明の効果】
請求項１に係る半導体記憶装置は、ビット線と記憶ノードの間に大さな電位差が生じている状態で電気的に接続されることを防止することができる。
【００４９】
また、請求項２に係る半導体記憶装置は、基板電極がＬｏｗの場合においてトランスファゲートトランジスタをオフすることができ、ビット線と記憶ノードの間に大きな電位差が生じている状態で電気的に接続されることを防止することができる。
【００５０】
請求項３に係る半導体記憶装置は、メモリセルからの断熱的読み出し動作を可能し、低消費電力の半導体記憶装置とすることができる。
【００５１】
請求項４に係る半導体記憶装置は消費電力をより低減する。
【００５２】
請求項５に係る半導体記憶装置は、メモリセルへの断熱的書込み動作を可能とし、低消費電力の半導体記憶装置を提供することができる。
【００５３】
請求項６に係る半導体装置は、ＮＭＯＳトランジスタの電流駆動能力を上げることができるので、書き込み制御部のＮＭＯＳトランジスタのトランジスタサイズを小さくことができる。
【図面の簡単な説明】
【図１】 本発明のＳＲＡＭのメモリセルの回路構成を示す図である。
【図２】 本発明の実施の形態１で用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図３】 本発明に使用されたトランスファゲートトランジスタ以外のトランジスタの電圧−電流特性を示す図である。
【図４】 本発明の実施の形態１で用いた回路の動作波形を示す図である。
【図５】 本発明に係る別の出力クランプの回路の構成を示す図である。
【図６】 本発明に係る別の書き込み制御の回路の構成を示す図である。
【図７】 本発明の実施の形態２に用いたトランスファゲートトランジスタの電圧−電流特性を示す図である。
【図８】 本発明の実施の形態２での回路の動作波形を示す図である。
【図９】 一般的なＳＲＡＭの構成を示す図である。
【図１０】 一般的なＣＭＯＳ６トランジスタ型ＳＲＡＭセル回路を示す図である。
【図１１】 ラッチ・ドライバー回路と動作波形を示す図である。
【図１２】 パイプライン制御シーケンスを示す図である。
【符号の説明】
１１、１２ 電源ライン
ＭＣ１、ＭＣ２ ＰＭＯＳトランジスタ
ＭＷ１、ＭＷ２、ＭＷ１、ＭＷ２、ＭＷ３、ＭＷ４ ＮＭＯＳトランジスタ
ＭＢ，ＭＢｂ トランスファレートトランジスタ
ＷＬ ワードライン
Ｂ、Ｂｂ ビットライン
ＣＰ パルス電源
ＳＢ、ＳＢｂ 記憶ノード
ＷＢ、ＷＢｂ 制御信号ノード
Claims (6)
- ワード線と第１のビット線と第２のビット線とを有し、
フリップフロップ回路と、第１のトランスファゲートトランジスタと、第２のトランスファゲートトランジスタとからなるメモリセルを有し、
前記第１及び第２のトランスファゲートトランジスタのゲート電極は共通にワード線に接続され、
前記第１のトランスファゲートトランジスタのドレイン電極は第１のビット線に接続され、
前記第２のトランスファゲートトランジスタのドレイン電極は第２のビット線に接続され、
前記第１のトランスファゲートトランジスタのソース電極と前記第２のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第１の記憶ノードを介して接続され、
前記第２のトランスファゲートトランジスタのソース電極と前記第１のトランスファゲートトランジスタの基板電極とは、前記フリップフロップ回路と第２の記憶ノードを介して接続されている
ことを特徴とする半導体記憶装置。 - 前記第１及び第２のトランスファゲートトランジスタは、基板電極がＬｏｗレベルのときには、ゲート電極がＨｉｇｈレベルになってもオンしない特性を示し、かつ、基板電極がＨｉｇｈレベルのときにはゲート電極がＨｉｇｈレベルになるとオンする特性を示すように、しきい値電圧が調整されていることを特徴とする請求項１に記載の半導体記憶装置。
- 第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタとパルス電源とからなる出力クランプを有し、
前記第１及び第２のＰＭＯＳトランジスタのソース電極は、共通にパルス電源と接続され、
前記第１のＰＭＯＳトランジスタのドレイン電極と前記第２のＰＭＯＳトランジスタのゲート電極とは前記第１のビット線に接続され、
前記第２のＰＭＯＳトランジスタのドレイン電極と前記第１のＰＭＯＳトランジスタのゲート電極とは前記第２のビット線に接続されている
ことを特徴とする請求項１もしくは請求項２に記載の半導体記憶装置。 - 前記第１のＰＭＯＳトランジスタの基板電極が第２のビット線と接続され、前記第２のＰＭＯＳトランジスタの基板電極が第１のビット線と接続されることを特徴とする請求項３に記載の半導体記憶装置。
- 第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとからなる書き込み制御部を有し、
前記第１及び第２のＮＭＯＳトランジスタのソース電極は共通に接地ラインに接続され、
前記第１のＮＭＯＳトランジスタのドレイン電極および前記第４のＮＭＯＳトランジスタのソース電極は共通に前記第１のビット線に接続され、
前記第２のＮＭＯＳトランジスタのドレイン電極および前記第３のＮＭＯＳトランジスタのソース電極は、共通に前記第２のビット線に接続され、
前記第３及び第４のＮＭＯＳトランジスタのドレイン電極は共通にパルス電源に接続され、
前記第１及び第３のＮＭＯＳトランジスタのゲート電極は共通に第１の制御信号ノードに接続され、
前記第２及び第４のＮＭＯＳトランジスタのゲート電極は共通に第２の制御信号ノードに接続されている
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。 - 前記第１及び第３のＮＭＯＳトランジスタの基板電極は第１の制御ノードに接続され、
前記第２及び第４のＮＭＯＳトランジスタの基板電極は第２の制御ノードに接続される
ことを特徴とする請求項５に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08478897A JP3957357B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08478897A JP3957357B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283784A JPH10283784A (ja) | 1998-10-23 |
| JP3957357B2 true JP3957357B2 (ja) | 2007-08-15 |
Family
ID=13840447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08478897A Expired - Fee Related JP3957357B2 (ja) | 1997-04-03 | 1997-04-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3957357B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879190B2 (en) * | 2002-04-04 | 2005-04-12 | The Regents Of The University Of Michigan | Low-power driver with energy recovery |
| JP4485971B2 (ja) * | 2005-02-14 | 2010-06-23 | 日本電信電話株式会社 | メモリ回路 |
| JP4776396B2 (ja) * | 2006-02-27 | 2011-09-21 | 日本電信電話株式会社 | 断熱充電メモリ回路及びデータ書き込み方法 |
| JP4925953B2 (ja) * | 2007-07-19 | 2012-05-09 | 日本電信電話株式会社 | 記憶回路 |
| JP4926010B2 (ja) * | 2007-11-22 | 2012-05-09 | 日本電信電話株式会社 | 断熱充電メモリ回路 |
| JP4926086B2 (ja) * | 2008-01-29 | 2012-05-09 | 日本電信電話株式会社 | Ｓｒａｍ回路 |
-
1997
- 1997-04-03 JP JP08478897A patent/JP3957357B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10283784A (ja) | 1998-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2693967B2 (ja) | メモリセル | |
| US7599210B2 (en) | Nonvolatile memory cell, storage device and nonvolatile logic circuit | |
| JP2892887B2 (ja) | 強誘電体コンデンサの非破壊的読取 | |
| TWI485705B (zh) | 具備列式讀取及／或寫入輔助電路之記憶體電路 | |
| US6717844B1 (en) | Semiconductor memory device with latch circuit and two magneto-resistance elements | |
| US9734905B2 (en) | Non-volatile memory using bi-directional resistive elements | |
| KR970023375A (ko) | 데이터 유지회로 | |
| KR960042752A (ko) | 낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치 | |
| US20150318024A1 (en) | Non-volatile memory using bi-directional resistive elements | |
| US7889541B2 (en) | 2T SRAM cell structure | |
| KR19980080153A (ko) | 고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법 | |
| JPH05303890A (ja) | 読出し及び読出し／書込みポートを備えたデュアルポートメモリー | |
| US7313021B2 (en) | Nonvolatile memory circuit | |
| JP2010080054A (ja) | 不揮発性強誘電体メモリ装置のセンシングアンプ | |
| KR100350283B1 (ko) | 감소된 표면적을 갖는 ｓｒａｍ 메모리 셀 | |
| KR910003389B1 (ko) | 반도체 메모리장치 | |
| US11430507B2 (en) | Memory device with enhanced access capability and associated method | |
| JP3957357B2 (ja) | 半導体記憶装置 | |
| US10395700B1 (en) | Integrated level translator | |
| JP4351313B2 (ja) | 不揮発性強誘電体メモリ及びその制御回路 | |
| KR100275336B1 (ko) | 강유전체 메모리 장치의 기준전압발생기 | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| JP3391266B2 (ja) | 半導体メモリ | |
| TW201826274A (zh) | 六電晶體靜態隨機存取記憶體單元及其操作方法 | |
| JPH0516119B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040401 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040401 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040401 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070501 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070508 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |