JP4926086B2

JP4926086B2 - Ｓｒａｍ回路

Info

Publication number: JP4926086B2
Application number: JP2008017467A
Authority: JP
Inventors: 俊司中田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2008-01-29
Filing date: 2008-01-29
Publication date: 2012-05-09
Anticipated expiration: 2028-01-29
Also published as: JP2009181604A

Description

本発明は、２ポートＳＲＡＭの１セルあたりのトランジスタ数を低減するＳＲＡＭ回路に関する。

従来より知られているＳＲＡＭの回路構成について図６を参照して説明する。従来のＳＲＡＭは、ＣＭＯＳインバータ２個を用いて互いの出力を他方の入力に接続するフリップフロップをメモリ素子としている。

この回路は、トランスファートランジスタＮ５３、Ｎ５４を有しており、データ読み出し動作は、両方のビット線ＢＬ、ＢＬ＿Ｎの電位をＶＤＤとし、トランスファートランジスタＮ５３およびＮ５４をＯＮした後、たとえば一方のビット線ＢＬ＿Ｎの電位が降下するが、これを図示しないセンスアンプによりセンスを行うというものである。

この図６に示した技術では、あるビット線ＢＬ＿Ｎの電位が十分に降下しＧＮＤとなった場合、トランスファートランジスタＮ５４の両端の電位は、ＶＤＤとＧＮＤであり、この場合、微細化を進めた場合大きな電流密度となり、エレクトロマイグレーションによる配線断線といった問題が生じてしまう。

この問題を解決する為に、２つのポートを持つＳＲＡＭ（２-portＳＲＡＭ、デュアルポートＳＲＡＭ）の読み出し回路を用いて、読み出しを行う方法が有効と考えられる。２-portＳＲＡＭの回路を図７に示す（非特許文献１参照）。

図７の２-portＳＲＡＭにおいて、読み出しビット線ＲＢＬは、ＶＤＤにプリチャージする必要は無く、ＶＤＤ／８であってもよい。このとき、トランスファートランジスタＮ７とＮ６の直列接続の両端は、ＶＤＤ／８とＧＮＤ電位となり、微細化を進めた場合の電流密度を小さくすることができ、エレクトロマイグレーションによる配線断線の問題を解決しうる。

また、この課題を解決するために、本願発明者は特願２００７−１８８０５１において、図５に示す回路構成を提案した。

ＳＲＡＭ回路は、ＣＭＯＳインバータ２個を用いて、互いの出力を他方の入力に接続するフリップフロップをメモリ素子としている。

従来知られている、２ポートＳＲＡＭの回路構成について説明する（図５）。従来例の２ポートＳＲＡＭは、読み出しポート（トランジスタＮ６、Ｎ７部分）をLine１からLineＮに関して、共有化する。
L.Chang et al.,"Stable SRAM Cell Design for the 32 nm Node and beyond,"IEEE Symposium on VLSI Technology Digest of Technical Papers,pp.128-129(2005年)

しかしながら、図５において書き込みポート（トランジスタＮ５８部分）は、共有化しておらず、各Lineに書き込みポートを設置した回路構成であり、１セル７トランジスタ数の構成となってしまうという問題点があった。

本発明は上記を鑑みてなされたものであり、その目的は、ＳＲＡＭにおいて書き込みポートを共有化することにより１メモリセルのトランジスタ数を低減する回路構成を実現することにある。

また、断熱充電の方法を用いて緩やかに充電する回路構成を実現し、最大電流の低減を行いエレクトロマイグレーションによる配線断線の問題を解決し、ナノスケールのＳＲＡＭ回路を実現することにある。

上記課題を解決するために、請求項１に記載の本発明は、二つのインバータからなり互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップと読み出し用または書き込み用ビット線との間で信号を伝達するトランスファートランジスタと、を有するメモリセルを複数備えたＳＲＡＭ回路において、複数の前記メモリセルをそれぞれ有するメモリブロックを複数備え、前記メモリブロック毎に、読み出し回路として、メモリセルからの読み出し信号をソースを接地した第１のｎＭＯＳＦＥＴのゲートに入力し、この第１のｎＭＯＳＦＥＴのドレインと読み出し用ビット線とを第２のｎＭＯＳＦＥＴを介して接続した回路を、当該メモリブロック内の複数のメモリセル行において共有し、書き込み回路として、メモリセルへの書き込み信号を書き込み用ビット線から第３のｎＭＯＳＦＥＴを介して入力する回路を、当該メモリブロック内の複数のメモリセル行において共有し、データの読み出し時には、選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する読み出し回路における前記第２のｎＭＯＳＦＥＴをオンとし、前記読み出し用ビット線の電位の変化の有無を検出し、データの書き込み時には、選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する書き込み回路における前記第３のｎＭＯＳＦＥＴをオンとし、前記書き込み用ビット線の電位を当該メモリセルのフリップフロップに伝達する。

また、請求項２に記載の本発明は、請求項１において、前記メモリブロック毎に、前記読み出し回路を２つ配置し、前記データの読み出し時に、当該２つの読み出し回路の各読み出し用ビット線の信号のうちの一方がハイインピーダンスであり、他方がＧＮＤ状態とされ、これらの前記信号を読み出すために２つのＣＭＯＳインバータから構成されたフリップフロップと、このフリップフロップをセンスアンプとして、該フリップフロップの電源電圧を緩やかに変化させる断熱信号を用いることにより、前記ＧＮＤ状態の読み出し用ビット線を前記ＧＮＤ状態としたまま、前記ハイインピーダンスの読み出し用ビット線を高電圧状態とし、これによりデータを読み出す。

また、請求項３に記載の本発明は、請求項１または２において、前記メモリセルにおけるメモリセル電源線と電源線の間にスイッチを有し、前記データの書き込み時において、前記メモリセル電源線の電位を低減させた後、前記スイッチをＯＦＦとして前記メモリセル電源線をハイインピーダンスとし、当該メモリセルの前記フリップフロップへの一方の入力端の電圧をＧＮＤ状態としたまま、他方の入力端の電圧を緩やかに昇圧することにより書き込みを行う。

本発明によれば、ＳＲＡＭにおいて書き込みポートを共有化することにより１メモリセルのトランジスタ数を低減する回路構成を実現できる。

また、断熱充電の方法を用いて緩やかに充電する回路構成を実現し、最大電流の低減を行いエレクトロマイグレーションによる配線断線の問題を解決し、ナノスケールのＳＲＡＭ回路を実現できる。

＜第１の実施の形態＞
図１に本発明の第１の実施の形態を示す。

図１は、二つのインバーターを持ち、互いの出力を互いの入力とするフリップフロップと、ビット線へ信号を伝達するトランスファートランジスタを有するＳＲＡＭ回路において、読み出し時にメモリセルからの読み出し信号を、ソースを接地したｎＭＯＳＦＥＴのゲート部分に入力し、このｎＭＯＳＦＥＴのドレインとビット線とをｎＭＯＳＦＥＴにより接続した回路を、複数のメモリセル行に対して共有すること、および、書き込み時にビット線からの信号を伝達するトランスファートランジスタを、複数のメモリセル行に対して共有すること、を特徴とする。

動作方法は、次のとおりである。すなわち、書き込み時には、ワード線ＲＷＬはLowとし、ワード線ＷＬ１とＷＬ２およびＷＷＬはHighとする。これによりビット線ＢＬＷとＢＬＷ＿Ｎがメモリセル内のフリップフロップと接続される。ビット線の一方にＶＤＤ、他の一方にＧＮＤ信号を入力することにより書き込みを行うことができる。

また、読み出し時には、ＷＷＬをLow、ＲＷＬをHighとし、ＷＬ１をHigh、ＷＬ２をLowとする。これによりＮ５４を伝わる信号がHighの時に、ｎＭＯＳＦＥＴ（Ｎ６）の入力がHighとなるために、Ｎ６がＯＮとなる。また、Ｎ７はＲＷＬがHighなのでＯＮとなり、よってビット線ＢＬＲはＧＮＤに接地される。ビット線ＢＬＲをある電圧に事前にプリチャージしておき、電位の降下が確認できた場合には、Ｎ５４を伝達する出力信号はHighであることがわかる。逆に電位の降下が確認できない場合には、Ｎ５４を伝達する出力信号はLowであることがわかる。

ＢＬＲのプリチャージ電圧はＶＤＤである必要は無く、ＶＤＤ／２、ＶＤＤ／４またはＶＤＤ／８であっても良く、電圧の降下が確認できるならば良い。ＶＤＤ／８の場合、電圧が１／８となり、エレクトロマイグレーションの問題が解決できる。

この方法により、１メモリセルのトランジスタ数が低減できる。今、分割したビット線ＢＬＲｉに、８行のメモリセル行が接続されている場合を考える。この時、Line１からLine８が接続される。この場合に１メモリセルの平均トランジスタ数は［６×８＋３］／８＝６．３７５となる。従来回路は７個であるから、従来回路の６．３７５／７＝９１％となる。また、１６行のメモリセル行が接続されている場合に１メモリセルの平均トランジスタ数は、［６×１６＋３］／１６＝６．１８８となる。この場合、従来回路の６．１８８／７＝８８％となる。

１６行のメモリセル行が接続されている場合に、６ＴのＳＲＡＭと比較した場合、６．１８８／６＝１．０３より面積の増大は３％でよいことになる。

＜第２の実施の形態＞
図２に本発明の第２の実施の形態を示す。

図２は、読み出し時にビット線を差動で読み出しを行わせるために、図１の共有回路部分をビット線の右側だけではなく、両側に配置し、２つのビット線の信号をセンスアンプ１００により読み出しすることを特徴とする。このセンスアンプ１００の回路構成を、図３に示す。

図２において、読み出し時にビット線は、一つがＧＮＤ状態であり、もう一つがハイインピーダンス状態である。このような状況において、ＧＮＤ状態はＧＮＤ状態のままとし、ハイインピーダンス状態をＶＤＤとする方法は、フラッシュメモリへの応用に関して、本発明者らによる特願２００２−１２３７１１がある。

この技術は、読み出し時にビット線は、たとえばＮ６の入力がＨｉｇｈ、Ｎ８の入力がＬｏｗとすると、ＢＬＲがＧＮＤ状態であり、ＢＬＲ＿Ｎがハイインピーダンス状態である。このような状況において、ＧＮＤ状態はＧＮＤ状態のままとし、ハイインピーダンス状態をＶＤＤとする。これは次のように実現できる。すなわち、ビット線の高インピーダンスと低インピーダンスにより論理の「１」と「０」の区別を表すメモリ回路において、「１」のメモリセルと「０」のメモリセルを対とし、該対のメモリセルの各ビット線を差動型センス回路に接続し、該差動型センス回路の電源電圧に緩やかに上昇する波形を用い、この波形が上昇した後、各ビット線に現れた高電位電圧と低電位電圧を取り出すようにする。この方法をＳＲＡＭの読み出し共有回路をもつ回路においても用いる。

動作については、図３に示すセンスアンプ１００においてビット線のセンスを行うときに、センスアンプ１００のフリップフロップＦＦの電源電圧に、ＧＮＤからＶＤＤに緩やかに断熱的に昇圧させる断熱信号ＡＳを入力する。この方法をＳＲＡＭの読み出し共有回路をもつ回路においても用いるのが本発明の特徴である。

動作は、フリップフロップの電源電圧をビット線のセンスを行うときにＧＮＤからＶＤＤに緩やかに断熱的に昇圧させる。ここで、断熱という言葉について説明する。断熱とは、物理学において、系を非常に緩やかに変化させる場合において用いられている。したがって、「断熱的に昇圧する」ということは、メモリセル回路の時定数よりも非常に緩やかに充電を行う方法を意味している。

＜第３の実施の形態＞
図４に本発明の第３の実施の形態を示す。

図４は、書き込み時にメモリセル電源線（Memory Cell Power Line：ＭＣＰＬ）を、スイッチＳ１をＯＦＦし、スイッチＳ２をＯＮすることによりＶＤＤからＧＮＤにした後、スイッチＳ２をＯＦＦとし、メモリーセル電源線をハイインピーダンスとすることを特徴とする。本発明者らにより先に発明された特願２００６−０５００６５の方法を、共有読み出し回路および共有書き込み回路をもつＳＲＡＭ回路においても用いる。

この技術は、メモリセル電源線（Memory Cell Power Line:ＭＣＰＬ）とＶＤＤ、およびＭＣＰＬとＧＮＤの間にスイッチを持つ回路である。この回路は書き込み時にＭＣＰＬを、スイッチＳ１をＯＦＦし、スイッチＳ２をＯＮする事によりＶＤＤからＧＮＤにした後、スイッチＳ２をＯＦＦとし、メモリセル電源線をハイインピーダンスとすることを特徴とする。

これにより、メモリセル電源線に設けられたスイッチ素子Ｓ２がオンした状態でフリップフロップ回路の各ｐＭＯＳトランジスタのソース電極の電圧をフリップフロップ回路の時定数よりも長い時間で高電圧から低電圧に降圧させ、ソース電極の電圧が低電圧となった後、スイッチ素子Ｓ２をオフとし、スイッチ素子Ｓ２がオフとなった後、フリップフロップ回路の一方の入力端の電圧をフリップフロップ回路の時定数よりも長い時間で低電圧から高電圧に昇圧させている。

図４では、ＢＬＲｉをＧＮＤとしたまま、ＢＬＷに図３に示した断熱信号ＡＳを入力することにより、書き込みを行うことができる。断熱信号のため、最大電流値の低減が実現できる。

本発明の第１の実施の形態による回路構成を示す。本発明の第２の実施の形態による回路構成を示す。本発明の第２の実施の形態に係る、センスアンプの回路構成を示す。本発明の第３の実施の形態による回路構成を示す。従来の技術による回路構成を示す。従来の技術による回路構成を示す。従来の技術による回路構成を示す。

符号の説明

１００…センスアンプ
ＡＳ…断熱信号
Ｃｅｌｌ…セル
ＢＬＷ、ＢＬＷ＿Ｎ…（書き込み側）ビット線
ＢＬＲ、ＢＬＲ＿Ｎ…（読み出し側）ビット線
ＦＦ…フリップフロップ
ＷＬ１、ＷＬ２…ワード線
Ｓ１、Ｓ２…スイッチ
Ｐ１、Ｐ２、Ｐ３１、Ｐ４１、Ｐ４２…ｐＭＯＳトランジスタ
Ｎ６〜Ｎ９、Ｎ５３、Ｎ５４、Ｎ５８、Ｎ６３〜Ｎ６６…ｎＭＯＳトランジスタ

Claims

二つのインバータからなり互いの出力を互いの入力とする一組のフリップフロップと、前記フリップフロップと読み出し用または書き込み用ビット線との間で信号を伝達するトランスファートランジスタと、を有するメモリセルを複数備えたＳＲＡＭ回路において、
複数の前記メモリセルをそれぞれ有するメモリブロックを複数備え、
前記メモリブロック毎に、
読み出し回路として、メモリセルからの読み出し信号をソースを接地した第１のｎＭＯＳＦＥＴのゲートに入力し、この第１のｎＭＯＳＦＥＴのドレインと読み出し用ビット線とを第２のｎＭＯＳＦＥＴを介して接続した回路を、当該メモリブロック内の複数のメモリセル行において共有し、
書き込み回路として、メモリセルへの書き込み信号を書き込み用ビット線から第３のｎＭＯＳＦＥＴを介して入力する回路を、当該メモリブロック内の複数のメモリセル行において共有し、
データの読み出し時には、
選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する読み出し回路における前記第２のｎＭＯＳＦＥＴをオンとし、前記読み出し用ビット線の電位の変化の有無を検出し、
データの書き込み時には、
選択するメモリセルのトランスファートランジスタをオンとし、当該メモリセルが共有する書き込み回路における前記第３のｎＭＯＳＦＥＴをオンとし、前記書き込み用ビット線の電位を当該メモリセルのフリップフロップに伝達すること
を特徴とするＳＲＡＭ回路。
前記メモリブロック毎に、前記読み出し回路を２つ配置し、
前記データの読み出し時に、当該２つの読み出し回路の各読み出し用ビット線の信号のうちの一方がハイインピーダンスであり、他方がＧＮＤ状態とされ、これらの前記信号を読み出すために２つのＣＭＯＳインバータから構成されたフリップフロップと、このフリップフロップをセンスアンプとして、該フリップフロップの電源電圧を緩やかに変化させる断熱信号を用いることにより、前記ＧＮＤ状態の読み出し用ビット線を前記ＧＮＤ状態としたまま、前記ハイインピーダンスの読み出し用ビット線を高電圧状態とし、これによりデータを読み出すこと
を特徴とする請求項１に記載のＳＲＡＭ回路。
前記メモリセルにおけるメモリセル電源線と電源線の間にスイッチを有し、
前記データの書き込み時において、前記メモリセル電源線の電位を低減させた後、前記スイッチをＯＦＦとして前記メモリセル電源線をハイインピーダンスとし、当該メモリセルの前記フリップフロップへの一方の入力端の電圧をＧＮＤ状態としたまま、他方の入力端の電圧を緩やかに昇圧することにより書き込みを行うこと
を特徴とする請求項１または２に記載のＳＲＡＭ回路。