JPS63184988A - 半導体集積記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分厨〕 本発明は半導体集積記憶装置に関し、特に、スタティッ
ク型ランダムアクセスメモリ装置のデータ吉き込み回路
に関するものである。

〔従来の技術〕 従来、この種の半導体集積記憶装置のうち電界効果トラ
ンジスタ（以後ＦＥＴと略す）を用いたスタティック型
ランダムアクセスメモリ装置（以後メモリ装置と略す）
では、メモリセル、データ読み出し回路（以後センスア
ンプと略す）及びデータ書き込み回路は第７図に示す様
な構成となっていた。

第７図においてＭＣ１，ＭＣｎ　はメモリセルであり、
−組のビット線対ＢＴｍ、　ＢＴｍに対して並列に接続
されている。メモリ装置の記憶容量はメモリセルの配列
数がｍｘｎ（個）であればｍｘｎ　ビットとなる。ｍは
ビット線対の数、ｎはワード線の数に対応する。第７図
においては第ｍ番目のビット線対のみを示し、各ワード
線に接続されたメモリセルも７１番目及び第ｎ番目のワ
ード線Ｖｖ’Ｌ　、　、　１．ＶＬ。

のみを示した。第７図におけるその他の構成を述べると
ＳＡｍはセンスアンプ、Ｔ２Ｏ８、Ｔ２Ｏ９ｔｉ書き込
み用ＦＥＴ　、　ＷＤＢ　、　ＷＤＢは吉き込みデータ
信号線、Ｗ　Ｃｍは書き込み制御回路、ＷＢは２つのイ
ンバータ回路から成る書き込みバッフ７回路、ＤＩＢは
データインバッファ、ＷＥＢはライトエネイブルバッフ
ァ、Ｙ　Ｄ　ｍはＹデコーダである。

次に、第８図の読み出し時内部レベル図を示すグラフと
第９図のグイシングチヤード図とを参照して従来例の動
作を説明する。ワード線ＷＬ＋がハイレベルである場合
、ＭＣＩが選択されトランスファーゲートＴ２Ｏ１、Ｔ
２Ｏ２のゲート電位がハイレベルにある。メモリセル内
回路は、今、ＦＥＴ２０４がオフしＴ２Ｏ３がオンして
いるとすると、接点２０１カロウレベル、接点２０２が
ハイレベルヲ維持するので、このメモリセルとしてはロ
ウレベルを記憶していることになる。接点２０１がロウ
レベルであるのでトランスファーゲートＴ２Ｏ１はオン
しており、電源■ＤＤからプルアップ負荷２２０１　、
ｈランスファーゲートＴ２Ｏ１、駆動ＦＥＴ　Ｔ２Ｏ３
を経由して電源■ＳＳに電流が流れるため、ビット線Ｂ
Ｔｍの電位はＶＤＤからある一定値ＶＢＩ−まて降下す
る。一方、トランスファーゲートＴ２Ｏ２も、ゲート電
位はハイレベルにあるがメモリセル内接点２ｏ２がハイ
レベルにあるためオフしており、ビット線ＢＴｍ　は電
源ＶＤＤに等しい電位となる。池のメモリセルに接続す
るワード線電位は全てロウレベルであるので、ビ・７ト
線対Ｂ　Ｔｍ　、　Ｂ　Ｔｍ間にはメモリセルＭ（、＋
のデータ保持状聾に応した電位差（ＶＤＤ−ＶＢＬ）が
発生している。さらにｍ個のＹデコーダ中ＹＤｍか選択
状態にありビット線選択信号線ＹＳｍがハイレベルにあ
るとｍ個あるセンスアンプのうちセンスアンプＳＡｍの
読み出し選択ＦＦＴ２Ｏ７がオンし、センスアンプを活
性化して読み出しデータ線（以後リードデータバスと略
す）ＲＤＢにロウレベル、ＲＤＢにハイレベルを出力す
る。読み出し動作時には、ライトエネイブルバッファＷ
ＥＢの入力端子ＷＴがハイレベルにあり、書き込み制御
信号ＷＥＳかハイレベルなのてＹデコーダＹ　Ｄ　ｍが
選択されてビット選対選択信号線ＹＳｍがハイレベルで
も書き込み制御回路ＷＣｒｎにより接点２０３はロウレ
ベルとなるため書き込み用ＦＥＴ　Ｔ２Ｏ８，Ｔ２Ｏ９
はオフしている。従って、書き込みデータ入力端子ＤＩ
のレベルに応じてデータインバッファＤＩＢ及び書き込
みバラコアＷＢが動作し、書き込みデータ信号線（以後
ライトデータバスと略す）ＷＤＢ。

ＷＤＢの一方がロウレベルでもビット線対ＢＴｍ、　Ｂ
Ｔｍは切り離された状態にある。ｍ番目のビット線以外
のビット線対でも書き込み制御信号ＷＥＳがハイレベル
にあるため、ｍ番目以外のビット線対各々に各−組ずつ
付随する書き込み制御回路の出力は全てロウレベルであ
り、書き込み用ＦＥＴをオフ状態とするので、全てのビ
ット線対はライトデータバスから切り離され読み出し動
作状態となる。

占き込み動作はライトｌネイブル人力ＷＥをロウレベル
とし、データ入力端子をデータレベルとし、書き込み制
御回路ＷＣｍによって接点２０３をｌ＼イレレベとする
事によりなされる。このとき、古き込み制御回路Ｗ　Ｃ
ｍの出力は書き込み制御信号ＷＥＳとビット線対選択信
号線Ｙ　Ｓ　ｍのレベルにより論理を形成し、選択され
たＹデコーダＹＤｒｎを含むビット選対Ｂ　Ｔ　ｍ　、
　Ｂ　Ｔ　ｍの書き込み用ＦＥＴ　Ｔ２Ｏ８。

Ｔ２Ｏ９ノケ一ト電位（接点２０３）のみハイレベルと
なる。他のＹデコーダは全て非選択状態にあり、そのＹ
デコーダ出力はロウレベルであり各々の書き込み制御回
路ＷＣｍ出力がロウレベルなので、他のビット選対に付
随する書き込み用ＦＥＴのゲート電位はロウレベルであ
り、ライトデータバスＷＤＢ。

ＷＤＢのレベルにかかわらずオフしている。データ入力
端子ＤＩがハイレベルにある場合、接点２０５がハイレ
ベル、接点２０６がロウレベルであり、書き込みバッフ
ァＷＢの一対のインバータの２つのＦＥＴ　Ｔ２１０．
　Ｔ２１１のうちＴ２１１かオン、Ｔ２１０がオフして
いる。したがって、ライトデータバスＷＤＢかハイレベ
ル、ＷＤＢかロウレベルとなっており、書き込み用ＦＥ
Ｔ　　Ｔ２Ｏ９がオン、Ｔ２Ｏ８がオフしている。ワー
ド線レベルは読み出し時と同様にｎ′木本中１本のみハ
イレベルであり、ワード線ＷＬ＋がハイレベルならばメ
モリセルＭＣ＋が選択状態でトランスファーゲートＴ２
Ｏ１、Ｔ２Ｏ２のゲート電位はハイレベルであるのて、
ＦＥＴ　Ｔ２１１　。

Ｔ２Ｏ９，Ｔ２Ｏ２か全てオン状態となり、電源ＶＤＤ
からメモリセル内負荷Ｚ２０４．　ＦＥＴ　Ｔ２Ｏ２を
経由し、また、電源ＶＤＤからプルアップ負荷Ｚ２０２
を経由してＦＥＴ　Ｔ２Ｏ９，Ｔ２１１を通じて電源Ｖ
ＳＳへ電流か書き込み動作電流として流れ込む。書き込
み用ＦＥＴ　Ｔ２Ｏ８はオフしているので、メモリセル
内負荷Ｚ２０３、トランスファーゲートＴ２Ｏ１を経由
する電流経路はない。メモリセル内駆動ＦＥＴのオン電
流よりも書き込み電流か大きくなる様各負荷素子の抵抗
値及びＦＥＴサイズを設定しておけばメモリセル内デー
タ保持状態は反転する。データ人力レベルがロウレベル
の時は、ビット線Ｂ　Ｔ　ｍ側に書き込み動作電流が流
れ反対データの書き込み状態となるたけて動作は相補的
に同等である。

またメモリセル保持データに対し同一データを書き込む
場合も先に述べた動作と同様の動作を行な〔発明が解決
しようとする問題点〕 上述したメモリ回路においては、ビット線対選択信号線
Ｙ　Ｓ　ｍのレベルと書き込み制御信号線ＷＥＳのレベ
ルとて論理を形成するため第７図の書き込み制御回路Ｗ
　Ｃｍを各ビット線対各々に設けなければならす、メモ
リ回路のチップ寸法の縮小、回路消費電流の低減に大き
な妨げとなっていた。

〔問題点を解決するための手段および作用〕本発明に係
る半導体集積記憶回路装置は、各々に接続するワード線
によって選択される複数個のスタティンクメモリセルを
並列に接続する一組のビット選対中、第１のビット線に
ドレイン電極を接続し、ビット選対選択信号線をゲート
電極に接続し、ソース電極を一組の書き込みデータ信号
線対中の第１の書き込みデータ信号線に接続する第１の
電界効果トランジスタと、前記ビット選対の第２のビッ
ト線にドレイン電極を接続し、前記ビット選対選択信号
線をゲート電極に接続し、ソース電極を一組の書き込み
データ信号線対中の第２の書き込みデータ信号線に接続
する第２の電界効果トランジスタとにより構成されるデ
ータ書き込み回路と、ソース電極を第１の電源に接続し
、ゲート電極を前記ビット線対選択信号線に接続し、ド
レイン電極を共通ソース電極に接続する第３の電界効果
トランジスタと、第１のデータ読み出し信号線にドレイ
ン電極を接続し、前記第１のビット線にゲート電極を接
続し、ソース電極を前記共通ソース電極に接続する第４
の電界効果トランジスタと、第２のデータ読み出し信号
線にドレイン電極を接続し、前記第２のビット線にゲー
ト電極を接続し、ソース電極に前記共通ソース電極を接
続する第５の電界効果トランジスタとから構成される差
動型センス回路とにより形成される一組のデータ書き込
み読み出し回路をどき込みデータ信号選対を共通として
複数個並列接続して形成されるメモリセルアレイ回路と
、高電位側電極を第２の電源に接続し、低電位側電極を
前記第１の書き込みデータ信号線に接続した第１の負荷
素子と、ゲート電極を第１の書き込み制御信号線に接続
し、ソース電極を前記第１の電源に接続し、ドレイン電
極を前記第１の書き込みデータ信号線に接続する第６の
電界効果トランジスタとから成る第１のインバータ回路
と、高電位側電極を前記第２の電源に接続し、低電位側
電極を前記第２の書き込みデータ信号線に接続する第２
の負荷素子と、ゲート電極を第２の書き込み制御信号線
に接続し、ソｉス電極を前記第１の電源に接続し、ドレ
イン電極を前記第２の書き込みデータ信号線に接続する
第７の電界効果トランジスタとから成る第２のインバー
タ回路により構成され、前記第１の書き込み制御信号線
及び第２の書き込み制御信号線の一方をハイレベル、他
方をロウレベルとする事により書き込み動作を行ない、
前記第１．第２の書き双 込み制御信号線の相方をロウレベルとする事により読み
出し動゛作を行なう。

したがって上述の従来技術に対し本発明は、メモリ回路
においてビット線対選択信号線を読み出し選択ＦＥＴ及
び書き込み用ＦＥＴ相方のゲートに接続しメモリセルヘ
ロウレベルを書き込む場合のみ凹き込みデータ線をロウ
レベルとし、メモリ回路の読み出し、書き込み動作状態
を切り換えるという独創的内容を有する。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１実施例の回路図である。

図中メモリセルＭＣＩ〜Ｍ　Ｃｎは略してあり、センス
アンプＳＡｍ、　Ｙデ−タ信号線　、データインバッフ
ァＤＩＲ，ライトエ不イブルバソファＷＥＢ、書き込み
バッファＷＢは従来例の回路と同等である。

ＷＣＯはデータインバッファＤＩＢ、　　ライトエネイ
ブルバッファＷＥＢに付随する書き込み制御回路であり
、２つの２人力ＮＯＲ回路がデータインバッファＤＩＢ
の相補出力の各々に接続され、ライトエネイブルバッフ
ァＷＥＢの出力が２つの２人力ＮＯＲ回路にそれぞれ入
力する。２つの２人力ＮＯＲ回路出力は各々書き込みバ
ッファＷＢの２つのインバータ回路にそれぞれ人力する
。また、Ｙデコーダ出力は書き込み用ＦＥＴ　Ｔ１０８
．　Ｔ１０９のゲート電極及びセンスアンプＳ　Ａ　ｍ
の読み出し選択ＦＥＴ　Ｔ１０７のゲート電極に入力す
る。

次に、第２図に示された読み出し時の内部レベルを示す
グラフと、第３図のタイムチャート図を参照しながらそ
の動作を説明する。

読み出し動作中ビット線振幅発生機構は従来例と同様で
ある。ＹデコーダＹ　Ｄ　ｍは選択状態にありＦＥＴ　
Ｔｉ０７　のゲート電位はノ飄イレベル（ＶＤＤ）にあ
る。さらに読み出し状態であるにもかかわらず書き込み
用ＦＥＴ　Ｔ１０８．　Ｔ１０９のゲート電位はハイレ
ベル（ＶＤＤ）にある。しかし読み出し動作時にはライ
トニ不イブルバソフｙｗＥＢの入力端子部がハイレベル
（ＶＤＤ）にあるので書き込み制御回路ＷＣｏの２つの
書き込み制御信号線ＷＥＳ。

ＷＥＳのレベルは共にロウレベル（ＶＳＳ）でライトデ
ータバスＷＤＢ、　ＷＤＢレベルは共に７Ｘイレヘル（
ｖＤＤ）ニナッテオり書き込み用ＦＥＴ　　Ｔ１０８゜
Ｔ１０９はオフしている。

一方、ビット線対Ｂ　Ｔｍ　、Ｂ　Ｔｍの一方は読み出
し時にロウレベル（ＶＳＳ　）出力となるが、一般に、
メモリ回路動作速度を向上するためビット線対の電位差
は３００ｍＶ〜４００ｍＶに設定されるので、ＦＥＴの
しきい値組１ＥｉＥＶＴ　！；！通常通常８００程Ｖ程
するから吉き込み用ＦＥＴのゲート人カッ＼イレベ７・
し−（ＶＤＤ）に対しビット線出力ロウレベルＶＢＬが
書き込み用ＦＥＴのしきい値電圧ＶＴを越えず、ＦＥＴ
Ｔ１０８．　Ｔ１０９はビット線側電極をソース電極と
して動作を考えた場合ｌこもオフしている。

書き込み動作はライトエネイブルバッファＷＥＢの入力
ＷＥがロウレベル（ＶＳＳ）であり、データイツバ、フ
７ＤＩＨの入力ＤＩのレベルに応じて互いに相補な書き
込み信号が書き込み制御信号線ＷＥＳ、ＷＥＳに発生す
るので書き込みバッファのインバータ対の一方を活性化
し、片側のライトデータバスをロウレベル（ＶＳＳ）と
する。今、データインバッファ　ＤＩＢの入力ＤＩかハ
イレベル（ＶＤＤ　）、ライト工不イフ゛ルバソファ人
力ＷＥがロウレベル（ｖＳＳ）トスルト、ＷＥＳハロウ
レヘレベＶＳＳ）、ＷＥＳはハイレベル（ＶＤＤ　）　
にあり、ライトデータバスＷＤＢは書き込みバッファＷ
ＢのインバータのＦＥＴ　Ｔｌｌ０　かオン状態てロウ
レベル（Ｖｓｓ）にあり書き込み用ＦＥＴ　Ｔ１０９　
がオン状態でビットＬ９　Ｂ　Ｔ　ｍ側をロウレベル（
Ｖｓｓ）とする書き込み状Ｉ３である。

データインバッファＤＩＢ入力ＤＩがロウレベル（ＶＳ
Ｓ）にある場合は逆にライトデータバスＷＤＢがロウレ
ベル（ＶＳＳ　）状態にあり、ビット線ＢＴｍ側がロウ
レベル（Ｖｓｓ）となる書き込み状態となる。

第４図は本発明の第２実施例の構成を示す回路図である
。この実施例はノヨットキー接合型電界効果トランジス
タ（以後５Ｂ−ＦＥＴ）を用いた化合物半導体集積記憶
回路に使用される例である。

第１実施例と同じ（メモリセルＭＣ＋〜ＭＣｎ　ハ省略
してあり、その他の回路ブロックら第１実施例と同様で
ある。また、ＬＳＣｍ　ｉ；！ＹデコーダＹＤｍに付随
するレベルンＪ：］・回路てありＴ３１２．　Ｔ３１３
はノーマリ−オン型５Ｂ−ＦＥＴ、Ｄ３０１はノヨソト
キー接合ダイオードである。Ｖｓｓｔ、はＶｓｓより、
より負の電源であり、Ｙデコーダ出力ハイレベル（ＶＤ
Ｄ）ロウレベル（ＶＳＳ）の両レベルに対シてレベルノ
フト回路ＬＳＣｍ中のＳＢ　　ＦＥＴ　Ｔ３１３か定電
流動作を行なう様に設定する。

次に、第２本実泡例２の動作を第５図及び′５６図を参
照して説明する。第１実施例と異る点はＹデコーダ出力
信号線Ｙ　Ｓ　Ｏｍとビット選対選択信号線ＹＳｍとの
間にレベルソフト回路ＬＳＣｍが挿入しである点て、ラ
イトデータバスＷＤＢ、　ＷＤＢの書き込み動作時、読
み出し動作時のレベルは第１実施例とまったく同様であ
り、第２実施例においても書き込み用Ｆ　Ｅ　Ｔ　Ｔ　
３０８　、　Ｔ　３０９　、読み出し選択ＦＥＴ　Ｔ３
０７　　は読み出し時にそのゲート電極電位はハイレベ
ル（ＶＤＤ）である。しかしながら５Ｂ−ＦＥＴ（７）
？−ト電極はトランジスタの構造上ソース電極、ドレイ
ン電極に対し順方向のショットキーダイオード特性を有
する。一般にＳＢ、−、ＦＥＴのゲート−ソース電極間
電位差はンヨｙトキー接合障壁電位差（通常約０．７　
Ｖ程度）以上に大きくてきす、ＦＥＴのオン電流を大き
くとるためにエンハンスメント型５Ｂ−ＦＥＴのしきい
値電圧は通常０．１■〜０．２　Ｖ程文として回路設計
が行なわれる。従って第２未実施例においては読み出し
動作時に書き込み用ＦＥＴ　Ｔ３０８．　Ｔ３０９がオ
ンしない様にＹデコーダ出力信号線Ｙ　Ｓ　Ｏｍのハイ
・　ロウレベル（ＶＤＤ、　ｖｓｓ　）をレベルシフト
回路ＬＳＣｍ（コよりダイオードＤ３０１の順方向定電
圧降下公約０７Ｖソフトする。書き込み用ＦＥＴ　Ｔ３
０８．　Ｔ３０９及び読み出し選択ＦＥＴのゲート電極
入力）λイレベルをＶＤＤ−０，７Ｖとする事により読
み出し時のビット線振幅を０．４Ｖとする事を可能とし
、しきい値１ち圧か０．１　Ｖ程度の書き込み用ＦＥＴ
を用いた場合でも、第１実施例と同様の書き込み、ｌｔ
み出し動作を行なう事ができる。

〔発明の効果〕

以上説明した様に本発明は第１図に示す書き込み用ＦＥ
Ｔ　Ｔ１０８．　Ｔ１０９及び読み出し選択ＦＥＴＴ１
０７　のゲート電極を共にビット選対選択信号線Ｙ　Ｓ
　ｍに接続し、ビット選対選択信号線レベルをノ＼イレ
ベルとした状態で書き込み、読み出し動作を可能とした
ため第７図に示す従来例回路の様に各ビット選対各々に
書き込み制御回路Ｗ　Ｃｍを設げる事な（本来のメモリ
回路と同等の動作か可能て。

１チ・ツブ当りの書き込み制御回路数がビット！吋数か
ら１ケに低減でき、従来、例えば４　Ｋ　ｂｉｔ　　メ
モリ回路においてチップ内専有面積率が約３％であった
書き込み制御回路を０１％程度に低減でき、全回路消費
電流巾約５９６を占めていた書き込み制御回路電流を、
約０１％に低減できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示す回路図。 第２図は第１実施例の読み出し時における内部主要レベ
ルを示す′グラフ、 第３図は第１実施例のタイムチャート図、第４図は本発
明の第２実施例の構成を示す回路図、 第５図は第２実施例の読み出し時における内部主要レベ
ルを示すグラフ、 第６図は第２実施例のタイムチャート図。 第７図は従来例の構成を示す回路図、 第８図は従来例の読み出し時における内部主要レベルを
示すグラ入 第９図は従来例のタイムチャート図。 ＢＴｍ、　ＢＴｍ・・・・・・ビット線（第ｍ番目）対
、ＲＤＢ、　ＲＤＢ・・・・・・読み出しデータ線（リ
ードデータバス）、 ＷＤＢ、　ＷＤＢ・・・・・・書き込みデータ線対（ラ
イトデータバス）、 ＹＤｍ　　・・・・・・Ｙデコーダ（第ｍ番目）、Ｓ　
Ａ　ｍ　　・・・・・・データ読み出し回路（センスア
ンプ；第ｍ番目）、 ＤＩＢ　　・・・・・・データインバッファ、ＷＥＢ　
　・・・・・・ライトエネイブルバッファ、ＷＣｏ　　
・・・・・・書き込み制御回路、ＷＢ　　・・・・・・
書き込みバッファ、ＤＩ　　・・・・・・データ入力端
子、ＷＥ　　・・・・・・ライトエネイブルバッファ入
力端子、ＷＥＳ、　ＷＥＳ・・・・・・書き込み制御信
号線、ＹＡＢ　　・・・・・・Ｙアドレスバス、ＬＳＣ
ｍ・・・・・・レベルシフト回路、ＷＣｍ　　・・・・
・・書き込み制御回路（第ｍ番目）、Ｗ　Ｌ　ｎ　　・
・・・・・ワード線（第ｎ番目）、ＭＣｎ　　・・・・
・・メモリセル（第ｎ番目）、ＹＳｍ　　・・・・・・
ビット線対選択信号線（第ｍ番目）、Ｔ１０８．　Ｔ１
０９．　Ｔ２Ｏ８，Ｔ２Ｏ９，Ｔ３Ｏ８，Ｔ３Ｏ９・・
・・・・書き込み用ＦＥＴ。 Ｔ１０５〜Ｔ３１３・・・・・・ＦＥＴ。 Ｚ１０５〜Ｚ３０６・・・・・・負荷素子、Ｄ３０１・
・・・・・ショットキー接合ダイオード。 特　許　出　願　人　　日本電気株式会社代理人　弁理
士　桑　井　清　− ＹＳｒｒ＋ 目 第３図 く　冨　侶　φ　傅 ＯＮ

Claims (2)

【特許請求の範囲】
1. （１）各々に接続するワード線によって選択される複数
   個のスタティックメモリセルを並列に接続する一組のビ
   ット選対中、第１のビット線にドレイン電極を接続し、
   ビット選対選択信号線をゲート電極に接続し、ソース電
   極を一組の書き込みデータ信号線対中の第１の書き込み
   データ信号線に接続する第１の電界効果トランジスタと
   、前記ビット線対の第２のビット線にドレイン電極を接
   続し、前記ビット線対選択信号線をゲート電極に接続し
   、ソース電極を一組の書き込みデータ信号線対中の第２
   の書き込みデータ信号線に接続する第２の電界効果トラ
   ンジスタとにより構成されるデータ書き込み回路と、ソ
   ース電極を第１の電源に接続し、ゲート電極を前記ビッ
   ト線対選択信号線に接続し、ドレイン電極を共通ソース
   電極に接続する第３の電界効果トランジスタと、第１の
   データ読み出し信号線にドレイン電極を接続し、前記第
   １のビット線にゲート電極を接続し、ソース電極を前記
   共通ソース電極に接続する第４の電界効果トランジスタ
   と、第２のデータ読み出し信号線にドレイン電極を接続
   し、前記第２のビット線にゲート電極を接続し、ソース
   電極に前記共通ソース電極を接続する第５の電界効果ト
   ランジスタとから構成される差動型センス回路とにより
   形成される一組のデータ書き込み読み出し回路を書き込
   みデータ信号線対を共通として複数個並列接続して形成
   されるメモリセルアレイ回路と、高電位側電極を第２の
   電源に接続し、低電位側電極を前記第１の書き込みデー
   タ信号線に接続した第１の負荷素子と、ゲート電極を第
   １の書き込み制御信号線に接続し、ソース電極を前記第
   １の電源に接続し、ドレイン電極を前記第１の書き込み
   データ信号線に接続する第６の電界効果トランジスタと
   から成る第１のインバータ回路と、高電位側電極を前記
   第２の電源に接続し、低電位側電極を前記第２の書き込
   みデータ信号線に接続する第２の負荷素子と、ゲート電
   極を第２の書き込み制御信号線に接続し、ソース電極を
   前記第１の電源に接続し、ドレイン電極を前記第２の書
   き込みデータ信号線に接続する第７の電界効果トランジ
   スタとから成る第２のインバータ回路により構成される
   半導体集積記憶装置。
2. （２）前記第１の書き込み制御信号線及び第２の書き込
   み制御信号線の一方をハイレベル、他方をロウレベルと
   する事により書き込み動作を行ない、前記第１及び第２
   の書き込み制御信号線の双方をロウレベルとする事によ
   り読み出し動作を行なう特許請求の範囲第１項記載の半
   導体集積記憶装置。