JPH01112588A - Ｍｏｓ型メモリ回路 - Google Patents
Ｍｏｓ型メモリ回路Info
- Publication number
- JPH01112588A JPH01112588A JP62270837A JP27083787A JPH01112588A JP H01112588 A JPH01112588 A JP H01112588A JP 62270837 A JP62270837 A JP 62270837A JP 27083787 A JP27083787 A JP 27083787A JP H01112588 A JPH01112588 A JP H01112588A
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- JP
- Japan
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- write
- readout
- read
- transistor
- gate
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- Pending
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- 230000003068 static effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型メモリ回路、特に書き込み動作と読み
出し動作が同時にかつ非同期に行なうことのできるＭＯ
Ｓ型メモリ回路に関する。
出し動作が同時にかつ非同期に行なうことのできるＭＯ
Ｓ型メモリ回路に関する。
従来のこの種のＭＯＳ型メモリは、第３図に示す様に、
情報を蓄積する２つのノードＮ ２１ ＋ Ｎ ２□に
対しそれぞれ書き込み用語選択線ＷＷをゲートとする転
送用トランジスタＱ２１１ Ｑ２２および読み出し用語
選択線ＲＷをゲートとする転送用トランジスタＱ２７１
Ｑ２８が並列に接続されて・いた。
情報を蓄積する２つのノードＮ ２１ ＋ Ｎ ２□に
対しそれぞれ書き込み用語選択線ＷＷをゲートとする転
送用トランジスタＱ２１１ Ｑ２２および読み出し用語
選択線ＲＷをゲートとする転送用トランジスタＱ２７１
Ｑ２８が並列に接続されて・いた。
上述した従来回路では、書き込み動作と読み出し動作が
同時に行なわれた場合、書き込み用ビット線ＷＢ、ＷＢ
と読み出し用ビット線ＲＢ、ＲＢが電気的に接続された
状態となるため、例えば読み出し動作を行なって、いる
状態で逆情報を書き込もうとすると、メモリセルの情報
を蓄積するノードＮ ２１ ＋ Ｎ ２２の電位が不安
定になり、正しい情報が書き込まれない可能性が生じる
。
同時に行なわれた場合、書き込み用ビット線ＷＢ、ＷＢ
と読み出し用ビット線ＲＢ、ＲＢが電気的に接続された
状態となるため、例えば読み出し動作を行なって、いる
状態で逆情報を書き込もうとすると、メモリセルの情報
を蓄積するノードＮ ２１ ＋ Ｎ ２２の電位が不安
定になり、正しい情報が書き込まれない可能性が生じる
。
第４図にこのような不具合が生じる場合のタイミング例
を示す、ここでフリップフロップの２つのノードＮ２１
及びＮ２２には初期時ｔｏでは各々“Ｈ”および“Ｌ″
になっていたとする。
を示す、ここでフリップフロップの２つのノードＮ２１
及びＮ２２には初期時ｔｏでは各々“Ｈ”および“Ｌ″
になっていたとする。
ｔｌにおいて読み比し用語選択線ＲＷが“Ｌ”→“Ｈ“
°になり、Ｑ２７およびＱ２ｇがＯＮ状態となると、読
み出し用ビット線ＲＢおよびＦＦに各々“Ｈ”および“
Ｌ ＩＩが読みだされる。
°になり、Ｑ２７およびＱ２ｇがＯＮ状態となると、読
み出し用ビット線ＲＢおよびＦＦに各々“Ｈ”および“
Ｌ ＩＩが読みだされる。
この状態でメモリセルに逆情報を書き込むため、書き込
み用ビット線ＷＢ、ＷＢを各々“Ｌ″。
み用ビット線ＷＢ、ＷＢを各々“Ｌ″。
ＩＩ Ｈ”とし＋２において書き込み用語選択線ＷＷを
“Ｌ ＩＴ→゛Ｈ１１とするとＱ２１及びＱ２２がＯＮ
状態となり書き込み用ビット線ＷＢ、Ｗ”Ｔとメモリセ
ルの情報を蓄積するノードＮ ２１ ｒ Ｎ ２２及び
読み出し用ビット線ＲＢ、ＲＢが接続される。このため
ノードＮ２□はＱ２□とＱ２２とＱ２７の、まなノード
Ｎ２２はＱ２２とＱ２ｇの内部抵抗の比で決まる中途半
端の電位となる。
“Ｌ ＩＴ→゛Ｈ１１とするとＱ２１及びＱ２２がＯＮ
状態となり書き込み用ビット線ＷＢ、Ｗ”Ｔとメモリセ
ルの情報を蓄積するノードＮ ２１ ｒ Ｎ ２２及び
読み出し用ビット線ＲＢ、ＲＢが接続される。このため
ノードＮ２□はＱ２□とＱ２２とＱ２７の、まなノード
Ｎ２２はＱ２２とＱ２ｇの内部抵抗の比で決まる中途半
端の電位となる。
またこの後、先ず書き込み用語選択線ＷＷを“Ｈ”−４
ｈ“Ｌ ”とすると、Ｑ２１及びＱ２２がＯＦＦ状態と
なり、その後、読み出し用語選択線ＲＷをＨＩＩ→“Ｌ
＋１ とするとＱ２フおよびＱ２ｇがＯＦＦ状態とな
り、ノードＮ ２１ ＋ Ｎ ２２は書き込み用ビット
線ＷＢ、ＶｒＦ及び読み出し用ビットＩＩＲＢ、ｆｆよ
り分離される。
ｈ“Ｌ ”とすると、Ｑ２１及びＱ２２がＯＦＦ状態と
なり、その後、読み出し用語選択線ＲＷをＨＩＩ→“Ｌ
＋１ とするとＱ２フおよびＱ２ｇがＯＦＦ状態とな
り、ノードＮ ２１ ＋ Ｎ ２２は書き込み用ビット
線ＷＢ、ＶｒＦ及び読み出し用ビットＩＩＲＢ、ｆｆよ
り分離される。
この時ノードＮ２１ ＋ Ｎ ２２は第４図に示した様
に“ＨＩＺＩ“Ｌ ＩＩとなり、書き込み用ビット線Ｗ
Ｂ、Ｔ丁のデータが書き込まれず書き込み前のデータが
保持されてしまう、つまり書き込み動作と読み出し動作
が競合した時には、正しい情報がメモリセルに書き込ま
れない場合があるという欠点を有している。
に“ＨＩＺＩ“Ｌ ＩＩとなり、書き込み用ビット線Ｗ
Ｂ、Ｔ丁のデータが書き込まれず書き込み前のデータが
保持されてしまう、つまり書き込み動作と読み出し動作
が競合した時には、正しい情報がメモリセルに書き込ま
れない場合があるという欠点を有している。
このような不具合は、外部の、例えばＥＣＣ回路等で解
消することは可能であるが、それだけ原価高となる。
消することは可能であるが、それだけ原価高となる。
本発明の回路は、６トランジスタ型ＣＭＯＳスタティッ
クセルから成る情報記憶回路および２つの直列接続され
たトランジスタから成る読み出し専用回路とを有してい
る。ここで６トランジスタ型ＣＭＯＳスタティックセル
の情報を蓄積する２つのノードの内、一方が上記直列接
続された２つのトランジスタの第一のトランジスタのゲ
ートに接続され、第二のトランジスタのゲートには読み
出し専用語選択線が接続されかつ第二のトランジスタの
ドレインが読み出し専用ビット線に接続されたことを特
徴としている。
クセルから成る情報記憶回路および２つの直列接続され
たトランジスタから成る読み出し専用回路とを有してい
る。ここで６トランジスタ型ＣＭＯＳスタティックセル
の情報を蓄積する２つのノードの内、一方が上記直列接
続された２つのトランジスタの第一のトランジスタのゲ
ートに接続され、第二のトランジスタのゲートには読み
出し専用語選択線が接続されかつ第二のトランジスタの
ドレインが読み出し専用ビット線に接続されたことを特
徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例でメモリセルの回路図を示す
。
。
ＷＢ、ＷＢは書き込み用ビット線、ＲＢは読み出し用ビ
ット線、ＷＷは書き込み用語選択線、ＲＷは読み出し用
語選択線、Ｑ１１１Ｑ１２は書き込み用転送トランジス
タ、Ｑ １３＋ Ｑ １４１ Ｑ １５１ Ｑ １ｂは
フリップフロップを形成する為のトランジスタ、Ｑ１７
は読み出し用転送トランジスタ、Ｑｌｇは読み出し用駆
動トランジスタである。
ット線、ＷＷは書き込み用語選択線、ＲＷは読み出し用
語選択線、Ｑ１１１Ｑ１２は書き込み用転送トランジス
タ、Ｑ １３＋ Ｑ １４１ Ｑ １５１ Ｑ １ｂは
フリップフロップを形成する為のトランジスタ、Ｑ１７
は読み出し用転送トランジスタ、Ｑｌｇは読み出し用駆
動トランジスタである。
読み出し用駆動トランジスタＱ１ｇのゲートはノードＮ
ｉｌ、ソースは接地電位、ドレインは読み出し用転送ト
ランジスタＱ１７のソースに接続され、また読み出し用
転送トランジスタＱ１７のゲートは読み出し用語選択線
ＲＷ、ドレインは読み出し用ビット線ＲＢに接続されて
いる。
ｉｌ、ソースは接地電位、ドレインは読み出し用転送ト
ランジスタＱ１７のソースに接続され、また読み出し用
転送トランジスタＱ１７のゲートは読み出し用語選択線
ＲＷ、ドレインは読み出し用ビット線ＲＢに接続されて
いる。
次に第２図に従い本発明の詳細な説明する。
初期時ｔｏに於て書き込み用ビット線ＷＢ、Ｗ丁をそれ
ぞれ“Ｌ′′、“Ｈ′′、書き込み用語選択線ＷＷを°
“Ｌ″、ノードＮ１１＋ Ｎ １２をそれぞれ゛。
ぞれ“Ｌ′′、“Ｈ′′、書き込み用語選択線ＷＷを°
“Ｌ″、ノードＮ１１＋ Ｎ １２をそれぞれ゛。
Ｈ” 、”Ｌ” 、ＲＷを“Ｌ”、ＲＢをＨ°′である
とする。
とする。
時刻ｔ１において読み出し動作を行なう為に読み出し用
語選択線ＲＷが“Ｌ ”→“Ｈ”に変化すると、読み出
し駆動動作トランジスタＱ１ｓがＯＮ状態であるため読
み出し転送用トランジスタＱｌフがＯＮＬ読み比し用ビ
ット線ＲＢには“Ｌ″状態読み出される。
語選択線ＲＷが“Ｌ ”→“Ｈ”に変化すると、読み出
し駆動動作トランジスタＱ１ｓがＯＮ状態であるため読
み出し転送用トランジスタＱｌフがＯＮＬ読み比し用ビ
ット線ＲＢには“Ｌ″状態読み出される。
この状態で＋２において書き込み動作を行なう為に書き
込み用語選択線ＷＷを“Ｌ”′→“ＨＩＩに変化すると
、書き込み転送用トランジスタＱ１１゜Ｑ１□がＯＮ状
態となり、ノードＮｉｌ、Ｎ１２はそれぞれＨ″→“Ｌ
′″ ＩＩ Ｌ ＩＩ→“Ｈ”に変化する。
込み用語選択線ＷＷを“Ｌ”′→“ＨＩＩに変化すると
、書き込み転送用トランジスタＱ１１゜Ｑ１□がＯＮ状
態となり、ノードＮｉｌ、Ｎ１２はそれぞれＨ″→“Ｌ
′″ ＩＩ Ｌ ＩＩ→“Ｈ”に変化する。
ここで本発明のメモリセルにおいては、従来回路と異な
り、メモリセルの内部ノードｒ’Ｊｔｔと読み出し用ビ
ット線ＲＢがゲートによりアイソレートされた形になっ
ているため、書き込み動作前の状態に関わりなく新しい
情報が書き込めることになる。
り、メモリセルの内部ノードｒ’Ｊｔｔと読み出し用ビ
ット線ＲＢがゲートによりアイソレートされた形になっ
ているため、書き込み動作前の状態に関わりなく新しい
情報が書き込めることになる。
以上説明した様に本発明は、メモリセルのノードの一方
がゲートに接続された読み出し用駆動トランジスタを読
み出し用転送トランジスタと接地電位との間に設けたた
め、上記ノードが読み出し用ビット線からアイソレート
されることになるので、従来回路で問題とされた書き込
み動作と読み出し動作が競合した場合の不具合を解消す
ることが可能化する。
がゲートに接続された読み出し用駆動トランジスタを読
み出し用転送トランジスタと接地電位との間に設けたた
め、上記ノードが読み出し用ビット線からアイソレート
されることになるので、従来回路で問題とされた書き込
み動作と読み出し動作が競合した場合の不具合を解消す
ることが可能化する。
第１図は本発明の一実施例、第２図は本実施例のタイム
チャート、第３図は従来例、第４図は本従来例のタイム
チャートを示す。 ＷＢ、ＷＢ−・・書き込み専用ビット線、ＷＷ・・・書
き込み専用語選択線、ＲＢ 、 ｆｆ・・・読み出し専
用ビット線、ＲＷ・・・読み出し専用語選択線、Ｑｌｌ
。 Ｑ１２・・・書き込み専用転送トランジスタ、Ｑｔｓ。 Ｑ１４・Ｑ１５・Ｑｔｓ・Ｑ２ｓ、 Ｑ２４・Ｑ２５・
Ｑ２６°°”トランジスタ、Ｑ１７・・・読み出し専用
転送トランジスタ、Ｑｌｇ・・・読み出し専用駆動トラ
ンジスタ、Ｑ２□、Ｑ２□・・・書き込み専用転送トラ
ンジスタ、Ｑ２７１ Ｑ２ｇ・・・読み出し専用転送ト
ランジスタ、Ｎ１□＋ Ｎ １２＋ Ｎ ２□、Ｎ２２
・・・ノード。
チャート、第３図は従来例、第４図は本従来例のタイム
チャートを示す。 ＷＢ、ＷＢ−・・書き込み専用ビット線、ＷＷ・・・書
き込み専用語選択線、ＲＢ 、 ｆｆ・・・読み出し専
用ビット線、ＲＷ・・・読み出し専用語選択線、Ｑｌｌ
。 Ｑ１２・・・書き込み専用転送トランジスタ、Ｑｔｓ。 Ｑ１４・Ｑ１５・Ｑｔｓ・Ｑ２ｓ、 Ｑ２４・Ｑ２５・
Ｑ２６°°”トランジスタ、Ｑ１７・・・読み出し専用
転送トランジスタ、Ｑｌｇ・・・読み出し専用駆動トラ
ンジスタ、Ｑ２□、Ｑ２□・・・書き込み専用転送トラ
ンジスタ、Ｑ２７１ Ｑ２ｇ・・・読み出し専用転送ト
ランジスタ、Ｎ１□＋ Ｎ １２＋ Ｎ ２□、Ｎ２２
・・・ノード。
Claims (1)
- 【特許請求の範囲】 書き込み動作と読み出し動作が同時にかつ非同期で行
なえるＭＯＳメモリ回路において、 ６トランジスタ型ＣＭＯＳスタティックセルから成る情
報記憶回路および読み出し専用ビット線と接地電位の間
に直列接続された２つのトランジスタから成る読み出し
専用回路から構成され、前記６トランジスタ型ＣＭＯＳ
スタティックセルの情報を蓄積する２つのノードの内、
一方が前記直列接続された２つのトランジスタの第一の
トランジスタのゲートに接続され、第二のトランジスタ
のゲートには読み出し専用語選択線が接続されたことを
特徴とするＭＯＳ型メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270837A JPH01112588A (ja) | 1987-10-26 | 1987-10-26 | Ｍｏｓ型メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270837A JPH01112588A (ja) | 1987-10-26 | 1987-10-26 | Ｍｏｓ型メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112588A true JPH01112588A (ja) | 1989-05-01 |
Family
ID=17491699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270837A Pending JPH01112588A (ja) | 1987-10-26 | 1987-10-26 | Ｍｏｓ型メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112588A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414657A (en) * | 1993-05-17 | 1995-05-09 | Nec Corporation | Asynchronous static random access memory device for propagating read-out data bit through single bit line |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
| JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JP2009181604A (ja) * | 2008-01-29 | 2009-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｒａｍ回路 |
-
1987
- 1987-10-26 JP JP62270837A patent/JPH01112588A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414657A (en) * | 1993-05-17 | 1995-05-09 | Nec Corporation | Asynchronous static random access memory device for propagating read-out data bit through single bit line |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
| JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JP2009181604A (ja) * | 2008-01-29 | 2009-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｒａｍ回路 |
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