JPH01112588A - Mos型メモリ回路 - Google Patents

Mos型メモリ回路

Info

Publication number
JPH01112588A
JPH01112588A JP62270837A JP27083787A JPH01112588A JP H01112588 A JPH01112588 A JP H01112588A JP 62270837 A JP62270837 A JP 62270837A JP 27083787 A JP27083787 A JP 27083787A JP H01112588 A JPH01112588 A JP H01112588A
Authority
JP
Japan
Prior art keywords
write
readout
read
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62270837A
Other languages
English (en)
Inventor
Fumiaki Kawaguchi
川口 文昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP62270837A priority Critical patent/JPH01112588A/ja
Publication of JPH01112588A publication Critical patent/JPH01112588A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型メモリ回路、特に書き込み動作と読み
出し動作が同時にかつ非同期に行なうことのできるMO
S型メモリ回路に関する。
〔従来の技術〕
従来のこの種のMOS型メモリは、第3図に示す様に、
情報を蓄積する2つのノードN 21 + N 2□に
対しそれぞれ書き込み用語選択線WWをゲートとする転
送用トランジスタQ211 Q22および読み出し用語
選択線RWをゲートとする転送用トランジスタQ271
 Q28が並列に接続されて・いた。
〔発明が解決しようとする問題点〕
上述した従来回路では、書き込み動作と読み出し動作が
同時に行なわれた場合、書き込み用ビット線WB、WB
と読み出し用ビット線RB、RBが電気的に接続された
状態となるため、例えば読み出し動作を行なって、いる
状態で逆情報を書き込もうとすると、メモリセルの情報
を蓄積するノードN 21 + N 22の電位が不安
定になり、正しい情報が書き込まれない可能性が生じる
第4図にこのような不具合が生じる場合のタイミング例
を示す、ここでフリップフロップの2つのノードN21
及びN22には初期時toでは各々“H”および“L″
になっていたとする。
tlにおいて読み比し用語選択線RWが“L”→“H“
°になり、Q27およびQ2gがON状態となると、読
み出し用ビット線RBおよびFFに各々“H”および“
L IIが読みだされる。
この状態でメモリセルに逆情報を書き込むため、書き込
み用ビット線WB、WBを各々“L″。
II H”とし+2において書き込み用語選択線WWを
“L IT→゛H11とするとQ21及びQ22がON
状態となり書き込み用ビット線WB、W”Tとメモリセ
ルの情報を蓄積するノードN 21 r N 22及び
読み出し用ビット線RB、RBが接続される。このため
ノードN2□はQ2□とQ22とQ27の、まなノード
N22はQ22とQ2gの内部抵抗の比で決まる中途半
端の電位となる。
またこの後、先ず書き込み用語選択線WWを“H”−4
h“L ”とすると、Q21及びQ22がOFF状態と
なり、その後、読み出し用語選択線RWをHII→“L
 +1 とするとQ2フおよびQ2gがOFF状態とな
り、ノードN 21 + N 22は書き込み用ビット
線WB、VrF及び読み出し用ビットIIRB、ffよ
り分離される。
この時ノードN21 + N 22は第4図に示した様
に“HIZI“L IIとなり、書き込み用ビット線W
B、T丁のデータが書き込まれず書き込み前のデータが
保持されてしまう、つまり書き込み動作と読み出し動作
が競合した時には、正しい情報がメモリセルに書き込ま
れない場合があるという欠点を有している。
このような不具合は、外部の、例えばECC回路等で解
消することは可能であるが、それだけ原価高となる。
〔問題点を解決するための手段〕
本発明の回路は、6トランジスタ型CMOSスタティッ
クセルから成る情報記憶回路および2つの直列接続され
たトランジスタから成る読み出し専用回路とを有してい
る。ここで6トランジスタ型CMOSスタティックセル
の情報を蓄積する2つのノードの内、一方が上記直列接
続された2つのトランジスタの第一のトランジスタのゲ
ートに接続され、第二のトランジスタのゲートには読み
出し専用語選択線が接続されかつ第二のトランジスタの
ドレインが読み出し専用ビット線に接続されたことを特
徴としている。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例でメモリセルの回路図を示す
WB、WBは書き込み用ビット線、RBは読み出し用ビ
ット線、WWは書き込み用語選択線、RWは読み出し用
語選択線、Q111Q12は書き込み用転送トランジス
タ、Q 13+ Q 141 Q 151 Q 1bは
フリップフロップを形成する為のトランジスタ、Q17
は読み出し用転送トランジスタ、Qlgは読み出し用駆
動トランジスタである。
読み出し用駆動トランジスタQ1gのゲートはノードN
il、ソースは接地電位、ドレインは読み出し用転送ト
ランジスタQ17のソースに接続され、また読み出し用
転送トランジスタQ17のゲートは読み出し用語選択線
RW、ドレインは読み出し用ビット線RBに接続されて
いる。
次に第2図に従い本発明の詳細な説明する。
初期時toに於て書き込み用ビット線WB、W丁をそれ
ぞれ“L′′、“H′′、書き込み用語選択線WWを°
“L″、ノードN11+ N 12をそれぞれ゛。
H” 、”L” 、RWを“L”、RBをH°′である
とする。
時刻t1において読み出し動作を行なう為に読み出し用
語選択線RWが“L ”→“H”に変化すると、読み出
し駆動動作トランジスタQ1sがON状態であるため読
み出し転送用トランジスタQlフがONL読み比し用ビ
ット線RBには“L″状態読み出される。
この状態で+2において書き込み動作を行なう為に書き
込み用語選択線WWを“L”′→“HIIに変化すると
、書き込み転送用トランジスタQ11゜Q1□がON状
態となり、ノードNil、N12はそれぞれH″→“L
′″  II L II→“H”に変化する。
ここで本発明のメモリセルにおいては、従来回路と異な
り、メモリセルの内部ノードr’Jttと読み出し用ビ
ット線RBがゲートによりアイソレートされた形になっ
ているため、書き込み動作前の状態に関わりなく新しい
情報が書き込めることになる。
〔発明の効果〕
以上説明した様に本発明は、メモリセルのノードの一方
がゲートに接続された読み出し用駆動トランジスタを読
み出し用転送トランジスタと接地電位との間に設けたた
め、上記ノードが読み出し用ビット線からアイソレート
されることになるので、従来回路で問題とされた書き込
み動作と読み出し動作が競合した場合の不具合を解消す
ることが可能化する。
【図面の簡単な説明】
第1図は本発明の一実施例、第2図は本実施例のタイム
チャート、第3図は従来例、第4図は本従来例のタイム
チャートを示す。 WB、WB−・・書き込み専用ビット線、WW・・・書
き込み専用語選択線、RB 、 ff・・・読み出し専
用ビット線、RW・・・読み出し専用語選択線、Qll
。 Q12・・・書き込み専用転送トランジスタ、Qts。 Q14・Q15・Qts・Q2s、 Q24・Q25・
Q26°°”トランジスタ、Q17・・・読み出し専用
転送トランジスタ、Qlg・・・読み出し専用駆動トラ
ンジスタ、Q2□、Q2□・・・書き込み専用転送トラ
ンジスタ、Q271 Q2g・・・読み出し専用転送ト
ランジスタ、N1□+ N 12+ N 2□、N22
・・・ノード。

Claims (1)

  1. 【特許請求の範囲】  書き込み動作と読み出し動作が同時にかつ非同期で行
    なえるMOSメモリ回路において、 6トランジスタ型CMOSスタティックセルから成る情
    報記憶回路および読み出し専用ビット線と接地電位の間
    に直列接続された2つのトランジスタから成る読み出し
    専用回路から構成され、前記6トランジスタ型CMOS
    スタティックセルの情報を蓄積する2つのノードの内、
    一方が前記直列接続された2つのトランジスタの第一の
    トランジスタのゲートに接続され、第二のトランジスタ
    のゲートには読み出し専用語選択線が接続されたことを
    特徴とするMOS型メモリ回路。
JP62270837A 1987-10-26 1987-10-26 Mos型メモリ回路 Pending JPH01112588A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62270837A JPH01112588A (ja) 1987-10-26 1987-10-26 Mos型メモリ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62270837A JPH01112588A (ja) 1987-10-26 1987-10-26 Mos型メモリ回路

Publications (1)

Publication Number Publication Date
JPH01112588A true JPH01112588A (ja) 1989-05-01

Family

ID=17491699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62270837A Pending JPH01112588A (ja) 1987-10-26 1987-10-26 Mos型メモリ回路

Country Status (1)

Country Link
JP (1) JPH01112588A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414657A (en) * 1993-05-17 1995-05-09 Nec Corporation Asynchronous static random access memory device for propagating read-out data bit through single bit line
JP2005293814A (ja) * 2004-03-31 2005-10-20 Hynix Semiconductor Inc 6トランジスタデュアルポートsramセル
JP2009026376A (ja) * 2007-07-19 2009-02-05 Nippon Telegr & Teleph Corp <Ntt> 記憶回路
JP2009181604A (ja) * 2008-01-29 2009-08-13 Nippon Telegr & Teleph Corp <Ntt> Sram回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414657A (en) * 1993-05-17 1995-05-09 Nec Corporation Asynchronous static random access memory device for propagating read-out data bit through single bit line
JP2005293814A (ja) * 2004-03-31 2005-10-20 Hynix Semiconductor Inc 6トランジスタデュアルポートsramセル
JP2009026376A (ja) * 2007-07-19 2009-02-05 Nippon Telegr & Teleph Corp <Ntt> 記憶回路
JP2009181604A (ja) * 2008-01-29 2009-08-13 Nippon Telegr & Teleph Corp <Ntt> Sram回路

Similar Documents

Publication Publication Date Title
US6522163B1 (en) Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times
EP0655741B1 (en) Memory device and serial-parallel data transform circuit
US3675218A (en) Independent read-write monolithic memory array
JPS62287497A (ja) 半導体記憶装置
US4667310A (en) Large scale circuit device containing simultaneously accessible memory cells
US4656608A (en) Semiconductor memory device
US5229971A (en) Semiconductor memory device
US5307322A (en) Memory cell for use in a multi-port RAM
JPH071493B2 (ja) テスト補助回路
US5796659A (en) Semiconductor memory device
JPH01112588A (ja) Mos型メモリ回路
JPH0447397B2 (ja)
US4571703A (en) Static semiconductor memory device
JPH04205787A (ja) マルチポートメモリ
US4839863A (en) Memory cell circuit
US5377155A (en) Serial access semiconductor memory having a reduced number of data registers
US5365480A (en) Memory cells and a memory apparatus using them
EP0120485A2 (en) Memory system
JPS62287498A (ja) 半導体記憶装置
JPS6142794A (ja) 半導体記憶装置のセンスアンプ系
JPS618791A (ja) スタテイツク半導体メモリ
JPH01185896A (ja) 半導体記億装置
JPH02116089A (ja) 読出し回路
JPH01251384A (ja) 半導体記憶装置
JPH07147086A (ja) ダイナミック型半導体記憶装置