JPS618791A - スタテイツク半導体メモリ - Google Patents
スタテイツク半導体メモリInfo
- Publication number
- JPS618791A JPS618791A JP59126795A JP12679584A JPS618791A JP S618791 A JPS618791 A JP S618791A JP 59126795 A JP59126795 A JP 59126795A JP 12679584 A JP12679584 A JP 12679584A JP S618791 A JPS618791 A JP S618791A
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- JP
- Japan
- Prior art keywords
- data
- writing
- address
- semiconductor memory
- written
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はスタティック半導体メモリに関する。
従来のスタティック半導体メモリ（以下、スタティック
ＲＡＭという― ）の−例のメモリセルを第１図に、そ
れを用いたスタティックＲＡＭの構成を第２図に示す。
ＲＡＭという― ）の−例のメモリセルを第１図に、そ
れを用いたスタティックＲＡＭの構成を第２図に示す。
この種のスタティックＲＡＭの動作はよく知られている
。
。
従来のスタティックＲＡＭにおいては１例エバ。
二つの数の演算を行う場合、被演算数と、演算数の値が
スタティックＲＡＭに記ｉされていると。
スタティックＲＡＭに記ｉされていると。
いったん被演算数を読み出し、フリップフロップ等の別
の記憶回路に記憶しておかなければならないという欠点
があった。
の記憶回路に記憶しておかなければならないという欠点
があった。
本発明の目的は、上記欠点を除去するために、実時間軸
上で同時に二つ以上のデータを書き込み−読み出しが可
能なスタティック半導体メモリを提供することにある。
上で同時に二つ以上のデータを書き込み−読み出しが可
能なスタティック半導体メモリを提供することにある。
本発明のスタティック半導体メモリは、２進値を書き込
み読み出すためのアドレスを指定する二つ以上のアドレ
ス指定手段と、実時間軸上で同時に瞥き込み・読み出す
手段を有する複数のメモリセルと、同一アドレスで実時
間軸上で同時に書き込む場合優先順位の高いデータを書
き込む順位指定回路とを含むことから構成される。
み読み出すためのアドレスを指定する二つ以上のアドレ
ス指定手段と、実時間軸上で同時に瞥き込み・読み出す
手段を有する複数のメモリセルと、同一アドレスで実時
間軸上で同時に書き込む場合優先順位の高いデータを書
き込む順位指定回路とを含むことから構成される。
以下１本発明の実施例について図面を参照して説明する
。なお、以下の説明は正論理で行う。
。なお、以下の説明は正論理で行う。
第３図は本発明の一実施例に用いられるメモリセルを示
す回路図、第４図は本発明の一実施例を示すブロック図
、第５図はその動作タイミングチ第３図によると、本実
施例のメモリセルＣ２は２進値を記憶するための記憶回
路としてのインバータＧｌ、Ｇ２からなるフリップフロ
ップに、このフリップフロップに対し内容の書き込み−
読み出しを行うかを制御する制御回路としてのトランス
ファゲート用のＮチャネルＭＯ８）ランジスタＴＩ、Ｔ
２を介して接続されるアドレス線ＡＩと。
す回路図、第４図は本発明の一実施例を示すブロック図
、第５図はその動作タイミングチ第３図によると、本実
施例のメモリセルＣ２は２進値を記憶するための記憶回
路としてのインバータＧｌ、Ｇ２からなるフリップフロ
ップに、このフリップフロップに対し内容の書き込み−
読み出しを行うかを制御する制御回路としてのトランス
ファゲート用のＮチャネルＭＯ８）ランジスタＴＩ、Ｔ
２を介して接続されるアドレス線ＡＩと。
互に真補のレベル関係にある二つのデータ線ＤＩ。
Ｄｌ及びトランジスタＴ３．Ｔ４を介して接続されるア
ドレス線Ａ２．データ線Ｄ２．Ｄ２の二組が接続される
ことからなっている。
ドレス線Ａ２．データ線Ｄ２．Ｄ２の二組が接続される
ことからなっている。
第４図によると本発明の一実施例は、２進値を書き込み
・読み出すためのアドレスを指定する二つのアドレス指
定手段としてのＡアドレスデコーダ１１．Ａセレクタ１
２及びＢアドレスデコーダ１１’ 、Ｂセレクタ１２
′と、複数の前記メモリセルＣ２と、同一アドレスで実
時間軸上で同時に書き込む場合優先順位の高いデータを
書き込む第６図に示す順位指定回路１３とを含むことか
ら構成される。
・読み出すためのアドレスを指定する二つのアドレス指
定手段としてのＡアドレスデコーダ１１．Ａセレクタ１
２及びＢアドレスデコーダ１１’ 、Ｂセレクタ１２
′と、複数の前記メモリセルＣ２と、同一アドレスで実
時間軸上で同時に書き込む場合優先順位の高いデータを
書き込む第６図に示す順位指定回路１３とを含むことか
ら構成される。
Ａアドレスデコーダ１１．Ａセレクタ１２によシ、アド
レス線ＡＩ、データ線ＤＩ 、ＤＩが選択され（以下、
これらの入出力をＡ側とする）、Ｂアドレスデコーダ１
１’、Ｂセレクタ１２′により、アドレス糾Ａ２．デー
タ線Ｄ２．Ｄ２が選択される。（以下、これらの入出力
をＢ側とする）ＲＡ／ＷＡはＡＩＩＩＩＫ対すルｖキ込
ミ、 読ミ出ｔ、命令、ＲＢ／ＷＢはＢ側に対する書き
込み、読み出し命令であシ、ともに“０′″で書き込み
状態となる。ｐｒｅＡ、ＰｒｅＢ はそれぞれＡ側、Ｂ
側に対するプリチャージである。
レス線ＡＩ、データ線ＤＩ 、ＤＩが選択され（以下、
これらの入出力をＡ側とする）、Ｂアドレスデコーダ１
１’、Ｂセレクタ１２′により、アドレス糾Ａ２．デー
タ線Ｄ２．Ｄ２が選択される。（以下、これらの入出力
をＢ側とする）ＲＡ／ＷＡはＡＩＩＩＩＫ対すルｖキ込
ミ、 読ミ出ｔ、命令、ＲＢ／ＷＢはＢ側に対する書き
込み、読み出し命令であシ、ともに“０′″で書き込み
状態となる。ｐｒｅＡ、ＰｒｅＢ はそれぞれＡ側、Ｂ
側に対するプリチャージである。
又％第５図において、ＡｄｒＡ、ＡｄｒＢはそれぞれＡ
側、Ｂ側のアドレス、ＰｒｅＷＡ、ＰｒｅＷＢはＡ側、
Ｂ側が書き込み状態になるとき、アドレスに同期して０
″となる信号である。
側、Ｂ側のアドレス、ＰｒｅＷＡ、ＰｒｅＷＢはＡ側、
Ｂ側が書き込み状態になるとき、アドレスに同期して０
″となる信号である。
次に１本実施例の動作について説明する。
初めに、同一メモリセルに対し、Ａ側よりアドレスが選
択され、Ｂ側からは選択されない場合について説明する
。
択され、Ｂ側からは選択されない場合について説明する
。
このとき第３図のメモリセルＣ２では、アドレス１Ｉｊ
ｌＡ１は１１“Ａ２は′１０・“であるから、トランジ
スタＴＩ、Ｔ２はオ／状態、Ｔ３．Ｔ４はオフ状態であ
るから、インバータＧｌ、Ｇ２により構成されるフリッ
プ７０ツブの出力はそれぞれ、データｉＤ１．ＤｔＫ出
力される。しかし選択されｈかったデータ＃Ｄ２．Ｄ２
の９１１１には出力されない。
ｌＡ１は１１“Ａ２は′１０・“であるから、トランジ
スタＴＩ、Ｔ２はオ／状態、Ｔ３．Ｔ４はオフ状態であ
るから、インバータＧｌ、Ｇ２により構成されるフリッ
プ７０ツブの出力はそれぞれ、データｉＤ１．ＤｔＫ出
力される。しかし選択されｈかったデータ＃Ｄ２．Ｄ２
の９１１１には出力されない。
臀き込み時には、データ線ＤＩ 、ＤＩをそれぞれ１１
” ％ ０ ／／あるいは１０”、′１”に設足すると
トランジスタ１’１．Ｔ２ｄオンしているので、インバ
ータＧｌ、Ｇ２の値は入力に応じて設足される。
” ％ ０ ／／あるいは１０”、′１”に設足すると
トランジスタ１’１．Ｔ２ｄオンしているので、インバ
ータＧｌ、Ｇ２の値は入力に応じて設足される。
次に同一メモリセルに対し、Ａ９１１１１Ｂ側ともに。
アドレスが選択された場合について、 （１）、 Ａ１
１ｊｌ＋Ｂ群）ともに読み出す場合、（２，ＡＨで書き
込み、Ｂ側で読み比す場合、（３）、ＡｍＢ側ともに誓
き込む場合の３通シに分けて説明する。
１ｊｌ＋Ｂ群）ともに読み出す場合、（２，ＡＨで書き
込み、Ｂ側で読み比す場合、（３）、ＡｍＢ側ともに誓
き込む場合の３通シに分けて説明する。
（１）、Ａ側、Ｂ側ともに読み出す場合７）’レス蝉Ａ
１．Ａ２ともに′１”なのでトランジスタＴＩ、Ｔ２．
Ｔ３．Ｔ４はオン、従ってインバータＧｌ、Ｇ２の値が
それぞれデータ＃Ｄｉ 、ＤＩ、Ｄ２．Ｄ２に出力され
る。
１．Ａ２ともに′１”なのでトランジスタＴＩ、Ｔ２．
Ｔ３．Ｔ４はオン、従ってインバータＧｌ、Ｇ２の値が
それぞれデータ＃Ｄｉ 、ＤＩ、Ｄ２．Ｄ２に出力され
る。
（２１，Ａ１１ＩＩで書き込み、Ｂ側で読み出す場合第
５図に示すように、同一アドレス時間内では、プリチャ
ージ後書き込み命令が出力される。すなわち、書き込み
初期ではインバータＧｌ、Ｇ２の前の内容がデータ線Ｄ
２．Ｄ２に出力されるが、書き込み終了近くからは。
５図に示すように、同一アドレス時間内では、プリチャ
ージ後書き込み命令が出力される。すなわち、書き込み
初期ではインバータＧｌ、Ｇ２の前の内容がデータ線Ｄ
２．Ｄ２に出力されるが、書き込み終了近くからは。
書き込まれた値が出力される。
（３）、 Ａ側、Ｂ側とも［ｉき込む場合データｉＤ１
．Ｄ２及びＤＩ、Ｄ２の値が等しいときは、値に応じて
書き込まれるが。
．Ｄ２及びＤＩ、Ｄ２の値が等しいときは、値に応じて
書き込まれるが。
異なるときには不定となる。
この様な不−１１Ｓ合をなくすひとつの方法として。
優先順位の高いデータを書き込むことが考えられる。
例えば、２数の演算結果、フラグのみが必要で答は必要
でなく、かつ演算命令の直後に別のロード命令を実行す
る場合、同一アドレス線上にアキュムレータとフラグレ
ジスタが存在すると、従来のスタティックＩ（ＡＭでは
、演算の答とフラグをアキュムレータとフラグレジスタ
にロードし、その後に別のロード命令を実行しなけれは
ならない。
でなく、かつ演算命令の直後に別のロード命令を実行す
る場合、同一アドレス線上にアキュムレータとフラグレ
ジスタが存在すると、従来のスタティックＩ（ＡＭでは
、演算の答とフラグをアキュムレータとフラグレジスタ
にロードし、その後に別のロード命令を実行しなけれは
ならない。
本実施例によれば、フラグのロードと演算後のロード命
令を同５＃に行うことが可能であり、かつ優先順位の高
いデータを書き込むというのは妥当である。
令を同５＃に行うことが可能であり、かつ優先順位の高
いデータを書き込むというのは妥当である。
Ｇ４．Ｇ５とＮＯＲゲートＧ６とＯＲゲートＧ７とから
構成される。ＡＯ，ＡＩ、Ａ２．ＢＯ。
構成される。ＡＯ，ＡＩ、Ａ２．ＢＯ。
Ｂｌ、Ｂ２はそれぞれＡ側、Ｂ側のアドレスであシ、簡
単のため、３ビツトとしている。ＷＢ−１は書き込み、
読み出し命令で１０“ で書き込み状態となる。これに
対し、ＲＢンＷＢは、実際にメモリセル［８き込むか否
かを決定する命令である。
単のため、３ビツトとしている。ＷＢ−１は書き込み、
読み出し命令で１０“ で書き込み状態となる。これに
対し、ＲＢンＷＢは、実際にメモリセル［８き込むか否
かを決定する命令である。
Ｐ ｒ ｅＷＡ 、 Ｐ ｒ ｅＷＢがとも［’Ｏ“
でかつアドレスが同じ場合、ＮＯＲゲー）Ｇ６の出力は
１１”であるから、従ってＷＢ−１の値にかかわらずＲ
Ｂ／ＷＢは１１“となる。
でかつアドレスが同じ場合、ＮＯＲゲー）Ｇ６の出力は
１１”であるから、従ってＷＢ−１の値にかかわらずＲ
Ｂ／ＷＢは１１“となる。
Ｆ賃席Ｔ、 ｖヨ■１がともに１０”でないまたは、ア
ドレスが異なる場合、ＮＯＲゲートＧ６の出力は％ｏ”
なので、ＷＢ−１の値と、ＲＢ／ＷＢ の値は一致す
る。従って、ＷＢ−１が１０“で書き込み状態のとき、
ＲＢ／ＷＢも１０”であるから、実際にメモリセルに対
し、データが畳き込まれる。
ドレスが異なる場合、ＮＯＲゲートＧ６の出力は％ｏ”
なので、ＷＢ−１の値と、ＲＢ／ＷＢ の値は一致す
る。従って、ＷＢ−１が１０“で書き込み状態のとき、
ＲＢ／ＷＢも１０”であるから、実際にメモリセルに対
し、データが畳き込まれる。
しかるに、Ａ側、Ｂ側共ＶＣ書き込もうとしているので
、ＰｒｅＷＡ、ＰｒｅＷＢはともｔｅｏ”であ＃）Ｓか
つアドレスも一致している。従って、ＮＯＲゲー）Ｇ６
のすべての入力が１０“であるから出力は１１“ ゆえ
に、ＷＢ−１がどのような値をとろうと、ＲＢ／ＷＢは
１１“であＣ，Ｂ側からの書き込みは行われない。すな
わち、Ａ側のデータが書き込まれることになる。
、ＰｒｅＷＡ、ＰｒｅＷＢはともｔｅｏ”であ＃）Ｓか
つアドレスも一致している。従って、ＮＯＲゲー）Ｇ６
のすべての入力が１０“であるから出力は１１“ ゆえ
に、ＷＢ−１がどのような値をとろうと、ＲＢ／ＷＢは
１１“であＣ，Ｂ側からの書き込みは行われない。すな
わち、Ａ側のデータが書き込まれることになる。
なお１以上の実施例は正論理を用いた場合であるが、負
論理を用いても本発明は同様に適用できることは言うま
でもない。
論理を用いても本発明は同様に適用できることは言うま
でもない。
以上、詳細説明したように１本発明のスタティック半導
体メモリは、上記の構成によシ、同時に２個所以上のア
ドレスに対し、Ｗき込み・読み出しが可能であるため、
アクセス時間を短縮することができ、また、２数の演算
を行う場合、従来演算数をいったん読み出した後、被演
算数を読み出す間、７リツプフロツプ等を用いて記憶さ
せていたものが、省略できるという効果を有する。
体メモリは、上記の構成によシ、同時に２個所以上のア
ドレスに対し、Ｗき込み・読み出しが可能であるため、
アクセス時間を短縮することができ、また、２数の演算
を行う場合、従来演算数をいったん読み出した後、被演
算数を読み出す間、７リツプフロツプ等を用いて記憶さ
せていたものが、省略できるという効果を有する。
第１図は従来のスタティックＲＡＭの一例のメモリセル
を示す回路図、第２図はそのメモリセルを用いて構成さ
れたスタティックＲＡＭを示すブロック図、第３図は本
発明の一実施例に用いられるメモリセルを示す回路図、
第４図は本発明の一実施例を示すブロック図、第５図は
その動作タイミングチャート、第６図は本発明の一実施
例に用いられる順位指定回路を示す回路図である。 １１．１１’・・・・・・アドレスデコーダ、１２゜１
２′・・・・・・セレクタ、１３・・・・・・順位指定
回路。 ＡＩ、Ａ２・・・・・・アドレスＩＩＩ、Ｃ２・・・・
・・メモリセル。 Ｇ２・・・・・・インバータ、Ｇ３ 、Ｇ４ 、Ｇ５・
・・・・・排他的論理和ゲート、Ｇ６・・・・・・ＮＯ
Ｒゲート、Ｇ７・・・・・・ＯＲゲー）、Ｔｌ−Ｔ１６
・・・・・・ＮチャネルＭ０Ｓトランジスタ。 ｏ ｂ第１刊 半２犯 ３１回 Ｂ−１ 牢左頂 茅４馴
を示す回路図、第２図はそのメモリセルを用いて構成さ
れたスタティックＲＡＭを示すブロック図、第３図は本
発明の一実施例に用いられるメモリセルを示す回路図、
第４図は本発明の一実施例を示すブロック図、第５図は
その動作タイミングチャート、第６図は本発明の一実施
例に用いられる順位指定回路を示す回路図である。 １１．１１’・・・・・・アドレスデコーダ、１２゜１
２′・・・・・・セレクタ、１３・・・・・・順位指定
回路。 ＡＩ、Ａ２・・・・・・アドレスＩＩＩ、Ｃ２・・・・
・・メモリセル。 Ｇ２・・・・・・インバータ、Ｇ３ 、Ｇ４ 、Ｇ５・
・・・・・排他的論理和ゲート、Ｇ６・・・・・・ＮＯ
Ｒゲート、Ｇ７・・・・・・ＯＲゲー）、Ｔｌ−Ｔ１６
・・・・・・ＮチャネルＭ０Ｓトランジスタ。 ｏ ｂ第１刊 半２犯 ３１回 Ｂ−１ 牢左頂 茅４馴
Claims (2)
- （１）２進値を書き込み読み出すためのアドレスを指定
する二つ以上のアドレス指定手段と、実時間軸上で同時
に書き込み・読み出す手段を有する複数のメモリセルと
、同一アドレスで実時間軸上で同時に書き込む場合優先
順位の高いデータを書き込む順位指定手段とを含むこと
を特徴とするスタティック半導体メモリ。 - （２）メモリセルが、２進値を記憶するための記憶回路
に、該記憶回路に対し内容の書き込み・読み出しを行う
かを制御する制御回路を介して接続される一つのアドレ
ス線と、互に真補のレベル関係にある二つのデータ線と
が２組以上接続されてなる特許請求の範囲第（１）項記
載のスタティック半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126795A JPS618791A (ja) | 1984-06-20 | 1984-06-20 | スタテイツク半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126795A JPS618791A (ja) | 1984-06-20 | 1984-06-20 | スタテイツク半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618791A true JPS618791A (ja) | 1986-01-16 |
Family
ID=14944133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126795A Pending JPS618791A (ja) | 1984-06-20 | 1984-06-20 | スタテイツク半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618791A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591672A (en) * | 1979-03-16 | 1980-07-11 | Aiki Kogyo Kk | Printing press in corrugator machine for manufacturing corrugated sheet |
| JPS6340895U (ja) * | 1986-08-29 | 1988-03-17 | ||
| JPH029086A (ja) * | 1988-06-27 | 1990-01-12 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5036491A (en) * | 1988-01-07 | 1991-07-30 | Kabushiki Kaisha Toshiba | Multiport semiconductor memory including an address comparator |
| JPH11232877A (ja) * | 1997-07-29 | 1999-08-27 | Motorola Inc | パイプライン化デュアルポート集積回路メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130494A (ja) * | 1982-01-29 | 1983-08-03 | Fujitsu Ltd | マルチポ−トｄ−ｒａｍ |
| JPS5983258A (ja) * | 1982-10-01 | 1984-05-14 | エイ・ティ・アンド・ティ・コーポレーション | デユアル・ポ−ト・アクセス回路 |
-
1984
- 1984-06-20 JP JP59126795A patent/JPS618791A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130494A (ja) * | 1982-01-29 | 1983-08-03 | Fujitsu Ltd | マルチポ−トｄ−ｒａｍ |
| JPS5983258A (ja) * | 1982-10-01 | 1984-05-14 | エイ・ティ・アンド・ティ・コーポレーション | デユアル・ポ−ト・アクセス回路 |
Cited By (6)
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| JPS618791B2 (ja) * | 1979-03-16 | 1986-03-17 | Aiki Kogyo Kk | |
| JPS6340895U (ja) * | 1986-08-29 | 1988-03-17 | ||
| US5036491A (en) * | 1988-01-07 | 1991-07-30 | Kabushiki Kaisha Toshiba | Multiport semiconductor memory including an address comparator |
| JPH029086A (ja) * | 1988-06-27 | 1990-01-12 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH11232877A (ja) * | 1997-07-29 | 1999-08-27 | Motorola Inc | パイプライン化デュアルポート集積回路メモリ |
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