JPH1011969A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH1011969A
JPH1011969A JP8161834A JP16183496A JPH1011969A JP H1011969 A JPH1011969 A JP H1011969A JP 8161834 A JP8161834 A JP 8161834A JP 16183496 A JP16183496 A JP 16183496A JP H1011969 A JPH1011969 A JP H1011969A
Authority
JP
Japan
Prior art keywords
read
write
address decoder
row
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8161834A
Other languages
English (en)
Inventor
Yasuhiro Hegi
靖浩 枌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP8161834A priority Critical patent/JPH1011969A/ja
Priority to US08/876,237 priority patent/US5796659A/en
Publication of JPH1011969A publication Critical patent/JPH1011969A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Abstract

(57)【要約】 【課題】 この発明は、シングルポートのＳＲＡＭにお
いて書き込み動作と読み出し動作を同時に行い得る半導
体記憶装置を提供することを課題とする。 【解決手段】 この発明は、書き込み動作時にメモリセ
ル５を選択する専用のアドレスデコーダ１，２と、読み
出し動作時にメモリセル５を選択する専用のアドレスデ
コーダ３，４と、これらのアドレスデコーダによって書
き込み動作時又は書き込み及び読み出し動作時に書き込
みデータ線１４又は読み出しデータ線１１とただ１つ接
続されるメモリセル５とを設け、書き込み動作と読み出
し動作を同時に行うように構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にＣＭＯＳを用いたシングルポートのＳＲＡ
Ｍ（スタティック・ランダム・アクセス・メモリ）に関
する。
【０００２】
【従来の技術】従来、ＣＭＯＳを用いたシングルポート
のＳＲＡＭとしては、例えば図３に示すものが知られて
いる。
【０００３】図３において、ＳＲＡＭは、メモリセルマ
トリックス上の１つのメモリセル１００が、ロウアドレ
スデコーダ１０１とカラムアドレスデコーダ１０２によ
って選択され、選択されたメモリセル１００とデータバ
ス１０３との間でＩ／Ｏコントロール回路１０４により
読み出し又は書き込みが行われる。
【０００４】具体的に説明すると、読み出し動作の場合
には、ロウアドレスデコーダ１０１により選択されたワ
ード線１０５に接続されたメモリセル行が選択され、選
択された複数のメモリセル１００からそれぞれ対応する
データ線Ｄ，Ｄ￣に記憶データが読み出され、選択され
たそれぞれのメモリセル１００から読み出された記憶デ
ータはカラムアドレスデコーダ１０２により択一的に選
択され、読み出しイネーブル信号ＲＤにより読み出し状
態に制御されたＩ／Ｏコントロール回路１０４を介して
データバス１０３に読み出される。
【０００５】一方、書き込み動作の場合には、読み出し
動作と同様にロウアドレスデコーダ１０１により選択さ
れたワード線１０５に接続されたメモリセル行が選択さ
れ、選択された複数のメモリセル１００とそれぞれ対応
する１対のデータ線Ｄ，Ｄ￣が導通状態となり、データ
バス１０３に与えられた書き込みデータが書き込みイネ
ーブル信号ＷＲにより書き込み状態に制御されたＩ／Ｏ
コントロール回路１０４を介してカラムアドレスデコー
ダ１０２により選択された１対のデータ線Ｄ，Ｄ￣に与
えられ、メモリセル１００にデータが書き込まれる。
【０００６】このようなシングルポートのＳＲＡＭにお
いて、読み出し動作と書き込み動作は、Ｉ／Ｏコントロ
ール回路１０４がデータバス１０３に記憶データを読み
出すか、あるいはデータバス１０３に与えられた書き込
みデータをデータ線Ｄ，Ｄ￣に与えるかの違いだけで、
他の動作は共通に行っていた。このため、書き込み動作
と読み出し動作を同時に行うことはできず、両動作を同
時に行い高速動作を実現することはできなかった。
【０００７】また、データ保持特性の悪いメモリセルが
アクセスされた時に、読み出し動作を行うと、メモリセ
ルに接続されるデータ線とメモリセルが干渉して記憶デ
ータの破壊が生じるおそれがあった。さらに、メモリセ
ルにおける記憶データの保持特性を向上させようとする
と、書き込み特性が悪化し、記憶データの保持特性と書
き込み特性の双方を良好とするようなメモリセルの設計
が難しかった。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のシングルポートのＳＲＡＭにおいては、読み出し
動作時及び書き込み動作時にメモリセルを選択するアド
レスデコーダは共通であり、かつワード線が選択されて
メモリセルとデータ線が接続されるまでの動作は読み出
しと書き込みとで同一であるため、読み出し動作と書き
込み動作を同時に実行することはできなかった。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、シングルポー
トのＳＲＡＭにおいて書き込み動作と読み出し動作を同
時に行い得る半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、書き込みアドレス信号を受
けて、データを書き込むメモリセルの行を選択する書き
込みロウ選択信号を出力する書き込みロウアドレスデコ
ーダと、書き込みアドレス信号を受けて、データを書き
込むメモリセルの列を選択する書き込みカラム選択信号
を出力する書き込みカラムアドレスデコーダと、読み出
しアドレス信号を受けて、記憶データを読み出すメモリ
セルの行を選択する読み出しロウ選択信号を出力する読
み出しロウアドレスデコーダと、読み出しアドレス信号
を受けて、記憶データを読み出すメモリセルの列を選択
する読み出しカラム選択信号を出力する読み出しカラム
アドレスデコーダと、記憶データを保持するフリップフ
ロップと、読み出しトランスファゲートと、第１及び第
２の書き込みトランスファゲートを備え、前記読み出し
トランスファゲートは前記フリップフロップに保持され
た記憶データが読み出される読み出しデータ線と前記フ
リップフロップの出力端子との間に接続され、前記読み
出しロウアドレスデコーダから出力される読み出しロウ
選択信号により導通制御され、前記第１及び第２の書き
込みトランスファゲートは前記フリップフロップに書き
込まれるデータが与えられる書き込みデータ線と前記フ
リップフロップの入力端子との間に縦続接続され、前記
第１の書き込みトランスファゲートは前記書き込みロウ
アドレスデコーダから出力される書き込みロウ選択信号
により導通制御され、前記第２の書き込みトランスファ
ゲートは前記書き込みカラムアドレスデコーダから出力
される書き込みカラム選択信号により導通制御されてな
るメモリセルと、前記書き込みカラムアドレスデコーダ
から出力される書き込みカラム選択信号に基づいて、書
き込みデータを書き込みデータ線に選択的に与える書き
込み制御回路と、前記読み出しカラムアドレスデコーダ
から出力される読み出しカラム選択信号に基づいて、前
記読み出しロウアドレスデコーダから出力される読み出
しロウ選択信号によって選択された行の前記メモリセル
から読み出しデータ線に読み出された記憶データを選択
出力する読み出し制御回路とを有して構成される。
【００１１】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、隣接する列の前記メモリセルに
対応した前記書き込みデータ線が共通化されてなること
を特徴とする。
【００１２】請求項３記載の発明は、書き込みアドレス
信号を受けて、データを書き込むメモリセルの行を選択
する書き込みロウ選択信号を出力する書き込みロウアド
レスデコーダと、書き込みアドレス信号を受けて、デー
タを書き込むメモリセルの列を選択する書き込みカラム
選択信号を出力する書き込みカラムアドレスデコーダ
と、読み出しアドレス信号を受けて、記憶データを読み
出すメモリセルの行を選択する読み出しロウ選択信号を
出力する読み出しロウアドレスデコーダと、読み出しア
ドレス信号を受けて、記憶データを読み出すメモリセル
の列を選択する読み出しカラム選択信号を出力する読み
出しカラムアドレスデコーダと、記憶データを保持する
フリップフロップと、第１及び第２の読み出しトランス
ファゲートと、第１及び第２の書き込みトランスファゲ
ートを備え、前記第１及び第２の読み出しトランスファ
ゲートは前記フリップフロップに保持された記憶データ
が読み出される読み出しデータ線と前記フリップフロッ
プの出力端子との間に縦続接続され、前記第１の読み出
しトランスファゲートは前記読み出しロウアドレスデコ
ーダから出力される読み出しロウ選択信号により導通制
御され、前記第２の読み出しトランスファゲートは前記
読み出しカラムアドレスデコーダから出力される読み出
しカラム選択信号により導通制御され、前記第１及び第
２の書き込みトランスファゲートは前記フリップフロッ
プに書き込まれるデータが与えられる書き込みデータ線
と前記フリップフロップの入力端子との間に縦続接続さ
れ、前記第１の書き込みトランスファゲートは前記書き
込みロウアドレスデコーダから出力される書き込みロウ
選択信号により導通制御され、前記第２の書き込みトラ
ンスファゲートは前記書き込みカラムアドレスデコーダ
から出力される書き込みカラム選択信号により導通制御
されてなるメモリセルと、前記書き込みカラムアドレス
デコーダから出力される書き込みカラム選択信号に基づ
いて、書き込みデータを前記書き込みデータ線に選択的
に与える書き込み制御回路と、前記読み出しカラムアド
レスデコーダから出力される読み出しカラム選択信号に
基づいて、前記メモリセルから読み出しデータ線に読み
出された記憶データを選択出力する読み出し制御回路と
を有して構成される。
【００１３】請求項４記載の発明は、請求項３記載の半
導体記憶装置において、前記読み出しロウアドレスデコ
ーダから出力される読み出しロウ選択信号が前記メモリ
セルの第１の読み出しトランスファゲートに供給される
ワード線と、前記書き込みロウアドレスデコーダから出
力される書き込みロウ選択信号が前記メモリセルの第１
の書き込みトランスファゲートに供給されるワード線が
共通化されて構成される。
【００１４】請求項５記載の発明は、請求項３記載の半
導体記憶装置において、隣接する列の前記メモリセルに
対応した前記読み出しデータ線ならびに前記書き込みデ
ータ線が共通化されて構成される。
【００１５】請求項６記載の発明は、請求項１、２、
３、４又は５記載の半導体記憶装置において、前記メモ
リセルのフリップフロップは、第１のインバータ回路と
第２のインバータ回路を備え、前記第１のインバータ回
路の駆動能力は前記第２のインバータの駆動能力よりも
大きく設定されて構成される。
【００１６】請求項７記載の発明は、請求項６記載の半
導体記憶装置において、前記書き込み制御回路はバッフ
ァゲートを有し、前記バッファゲートと前記メモリセル
のフリップフロップを構成する第２のインバータ回路と
は、前記バッファゲートのｇｍ（相互コンダクタンス）
＞前記第２のインバータ回路のｇｍとなるように設定さ
れて構成される。
【００１７】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
【００１８】図１は請求項１又は２記載の発明の一実施
形態に係わる半導体記憶装置の構成を示す図である。
【００１９】図１において、この実施形態の半導体記憶
装置は、ＣＭＯＳを用いたシングルポートのＳＲＡＭで
あり、書き込みロウアドレスデコーダ１と、書き込みカ
ラムアドレスデコーダ２と、読み出しロウアドレスデコ
ーダ３と、読み出しカラムアドレスデコーダ４と、メモ
リセル５と、書き込み制御回路６と、読み出し制御回路
７を備えて構成されている。
【００２０】書き込みロウアドレスデコーダ１は、書き
込みイネーブル信号ＷＲの入力により書き込みアドレス
信号を受けてデコードし、データを書き込むメモリセル
５の行を選択する書き込みロウ選択信号を出力する。書
き込みカラムアドレスデコーダ２は、書き込みイネーブ
ル信号ＷＲの入力により書き込みアドレス信号を受けて
デコードし、データを書き込むメモリセル５の列を選択
する書き込みカラム選択信号を出力する。
【００２１】読み出しロウアドレスデコーダ３は、読み
出しイネーブル信号ＲＤの入力により読み出しアドレス
信号を受けてデコードし、記憶データを読み出すメモリ
セル５の行を選択する読み出しロウ選択信号を出力す
る。読み出しカラムアドレスデコーダ４は、読み出しイ
ネーブル信号ＲＤの入力により読み出しアドレス信号を
受けてデコードし、記憶データを読み出すメモリセル５
の列を選択する読み出しカラム選択信号を出力する。
【００２２】メモリセル５は、マトリックス状に配列さ
れて１つのメモリセルマトリックを構成しており、イン
バータ回路Ｉ１，Ｉ２からなり記憶データを保持するフ
リップフロップ（Ｆ／Ｆ）８と、読み出しトランスファ
ゲート９ａと、書き込みトランスファゲート１０ａ，１
０ｂを備えて構成されている。
【００２３】読み出しトランスファゲート９ａは、Ｎチ
ャネルのＭＯＳＦＥＴからなり、Ｆ／Ｆ８に保持された
記憶データが読み出される読み出しデータ線１１とＦ／
Ｆ８の出力端子１２ａとの間に接続され、ゲート端子が
読み出しロウアドレスデコーダ３から出力される読み出
しロウ選択信号が与えられる読み出しワード線１３に接
続され、読み出しロウ選択信号により導通制御されてい
る。
【００２４】書き込みトランスファゲート１０ａ，１０
ｂは，ＮチャネルのＭＯＳＦＥＴからなり、Ｆ／Ｆ８に
書き込まれるデータが与えられる書き込みデータ線１４
とＦ／Ｆ８の入力端子１２ｂとの間に縦続接続され、書
き込みトランスファゲート１０ａは、そのゲート端子が
書き込みカラムアドレスデコーダ２から出力される書き
込みカラム選択信号が与えられる書き込みカラム線１５
に接続され、書き込みカラム選択信号より導通制御され
ている。書き込みトランスファゲート１０ｂは，そのゲ
ート端子が書き込みロウアドレスデコーダ１から出力さ
れる書き込みロウ選択信号が与えられる書き込みワード
線１６に接続され、書き込みロウ選択信号により導通制
御されている。
【００２５】メモリセル５は、読み出しデータ線１１に
プリチャージトランジスタ１７を接続し、インバータ回
路Ｉ１の駆動能力をインバータＩ２の駆動能力よりも大
きくし、インバータＩ２のしきい値を高めに設定し、記
憶データの保持特性を高めている。
【００２６】書き込み制御回路６は、論理和（ＯＲ）ゲ
ート１８とバッファゲート１９を有し、隣接する列のメ
モリセル５に対応した書き込みカラム選択信号を入力と
するＯＲゲート１８の出力により導通制御されるバッフ
ァゲート１９を介して外部から与えられる書き込みデー
タを、隣接する列のメモリセル５に共通の書き込みデー
タ線１４に選択的に与える。
【００２７】書き込み制御回路６のバッファゲート１９
とメモリセル５のＦ／Ｆ８を構成するインバータ回路Ｉ
２とは、バッファゲート１９のｇｍ（相互コンダクタン
ス）＞インバータ回路Ｉ２のｇｍとなるように設定さ
れ、データの書き込みが容易に行えるようにしている。
【００２８】読み出し制御回路７は、プリチャージ制御
信号に同期して読み出しデータ線１１をプリチャージす
るプリチャージトランジスタ１７とバッファゲート２０
を有し、読み出しカラムアドレスデコーダ４から読み出
しカラム線２１に与えられる読み出しカラム選択信号に
より導通制御されるバッファゲート２０を介して読み出
しデータ線１１に読み出された記憶データを外部に選択
的に出力する。
【００２９】このような構成において、まず書き込み動
作について説明する。
【００３０】書き込みイネーブル信号と書き込みアドレ
ス信号が書き込みロウアドレスデコーダ１及び書き込み
カラムアドレスデコーダ２に与えられると、書き込みロ
ウ選択信号が書き込みロウアドレスデコーダ１から出力
され、書き込みカラム選択信号が書き込みカラムアドレ
スデコーダ２から出力され、書き込みロウ選択信号が与
えられて導通状態になった書き込みトランスファゲート
１０ｂと書き込みカラム選択信号が与えられて導通状態
になった書き込みトランスファゲート１０ａを有する１
つのメモリセル５が書き込みメモリセル５としてアクセ
スされる。
【００３１】このような状態において、書き込みカラム
アドレスデコーダ２から出力された書き込みカラム選択
信号により導通状態になったバッファゲート１９を介し
て書き込みデータがアクセスされたメモリセル５に対応
した書き込みデータ線１４に与えられ、書き込みデータ
線１４に与えられた書き込みデータは導通状態の書き込
みトランスファゲート１０ａ，１０ｂを介してアクセス
されたメモリセル５のＦ／Ｆ８に与えられて書き込まれ
る。
【００３２】このように、書き込み動作にあっては、ア
クセスされる（書き込みデータ線１４と接続される）メ
モリセル５はただ１つだけである。すなわち、書き込み
動作時には、データを書き込もうとするただ１つのメモ
リセルだけが書き込みデータ線１４と接続状態にある。
【００３３】次に、読み出し動作について説明する。
【００３４】読み出しイネーブル信号と読み出しアドレ
ス信号が読み出しロウアドレスデコーダ３と読み出しカ
ラムアドレスデコーダ４に与えられると、読み出しロウ
選択信号が読み出しロウアドレスデコーダ３から出力さ
れ、読み出しロウ選択信号が与えられて導通状態になっ
た読み出しトランスファゲート９ａを有する１行のメモ
リセル５がすべて選択される。選択されたメモリセル５
に記憶されていた記憶データは、対応する読み出しデー
タ線１１に読み出される。すなわち、選択された１行の
すべてのメモリセル５から記憶データが対応する読み出
しデータ線１１に読み出される。
【００３５】このような状態において、読み出しカラム
アドレスデコーダ４から出力された読み出しカラム選択
信号によって読み出し制御回路７のバッファゲート２０
が択一的に選択されて導通状態となり、このバッファゲ
ート２０を介して読み出しデータ線１１に読み出された
記憶データが選択されて外部に出力される。
【００３６】このように、この実施形態のＳＲＡＭにお
いては、書き込みメモリセルを選択するアドレスデコー
ダと読み出しメモリセルを選択するアドレスデコーダを
それぞれ独立して専用に設け、メモリセル５に対して読
み出しパスと書き込みパスをそれぞれ独立させ、さらに
書き込みメモリセルを唯一アクセスするようにしている
ので、同一のアドレス又は異なるアドレスのメモリセル
５に対して同時に読み出し動作と書き込み動作を行うこ
とが可能となる。すなわち、書き込み動作中に同一のア
ドレス又は異なるアドレスのメモリセル５に対して読み
出し動作を行うことができる。これにより、上記実施形
態にあっては、従来のように書き込み動作と読み出し動
作をそれぞれ別々に行うものに比べて、メモリアクセス
を格段に高速化することができる。
【００３７】このようなＳＲＡＭは、例えば文字等の情
報を受信して記憶装置に記憶しながら同時に記憶してい
る文字等の情報を画面に表示するような機器に適用した
場合には、情報を記憶装置に書き込みながら同時に記憶
内容を読み出して画面に表示することができるので、リ
アルタイムで情報を画面表示することが可能となり、上
記実施形態のＳＲＡＭは極めて好適な記憶装置となる。
【００３８】また、書き込みを行おうとするメモリセル
５はただ１つしか選択されないので、書き込みデータを
メモリセル５に供給する書き込みデータ線１４を隣接す
る列のメモリセル５に対して共通化することが可能とな
り、チップサイズを縮小することが可能となる。
【００３９】図２は請求項３又は４記載の発明の一実施
形態に係る半導体記憶装置の構成を示す図である。
【００４０】図２に示すＳＲＡＭの特徴とするところ
は、図１に示すＳＲＡＭに対して、メモリセルと読み出
し制御回路の構成を変更して、書き込み動作と同様に読
み出し動作においても、読み出しメモリセルを唯一アク
セス（読み出しデータ線１１と接続）するようにしたこ
とにある。なお、図２において、図１と同符号のものは
同一物であり、その説明は省略する。
【００４１】図２に示すＳＲＡＭは、図１に示すＳＲＡ
Ｍに対して、図１に示す読み出しワード線１３と書き込
みワード線１６を共通化して読み出し書き込みワード線
２２とし、メモリセル２３は、Ｆ／Ｆ８の出力端子１２
ａと読み出しデータ線１１との間を、図１に示す読み出
しトランスファゲート９ａとこの読み出しトランスファ
ゲート９ａに縦続接続されたＮチャネルのＭＯＳトラン
ジスタからなる読み出しトランスファゲート９ｂを介し
て接続し、読み出しトランスファゲート９ｂのゲート端
子を読み出しカラム線２１に接続し、読み出しデータ線
１１を隣接する列のメモリセル２３に対して共通化し、
隣接する列のメモリセル２３に対応する読み出しカラム
選択信号を入力するＯＲゲート２４の出力によりプリチ
ャージトランジスタ２５とバッファゲート２６が導通制
御される読み出し制御回路２７によって読み出しデータ
線１１に読み出された記憶データが選択的に外部に出力
されるようにしたことを特徴とし、他の構成は図１に示
すものと同様である。
【００４２】このような構成において、書き込み動作は
第１の実施形態と同様にして行われる。一方、読み出し
動作は、読み出しロウアドレスデコーダ３から出力され
る読み出しロウ選択信号と読み出しカラムアドレスデコ
ーダ４から出力される読み出しカラム選択信号によって
読み出しトランスファゲート９ａ，９ｂが導通状態とな
り、この導通状態となった読み出しトランスファゲート
９ａ，９ｂのメモリセル２３が、マトリックス状に配置
されたメモリセル群の中から唯一アクセスされ、アクセ
スされたメモリセル２３から読み出しトランスファゲー
ト９ａ，９ｂを介して読み出しデータ線１１に読み出さ
れた記憶データは、読み出し制御回路２７のバッファゲ
ート２６を介して外部に選択出力される。
【００４３】このように、この実施形態では、上記実施
形態で得られる効果に加えて、書き込み動作と同様に読
み出し動作時においても、読み出しメモリセル２３は唯
一アクセスされるようにしているので、１行分のメモリ
セルがすべてアクセスされる従来に比べて、低消費電力
化を図ることができる。また、上記実施形態では、記憶
データが読み出される読み出しデータ線１１のみのプリ
チャージが停止され、記憶データが読み出されない読み
出しデータ線１１のプリチャージは停止されずプリチャ
ージ状態が継続されるので、読み出し動作時にすべての
読み出しデータ線のプリチャージが停止され、非読み出
し動作時にプリチャージが開始される従来に比べて、読
み出しデータ線のプリチャージに関わる消費電力は削減
され、低消費電力化を図ることができる。
【００４４】さらに、この実施形態では、読み出しカラ
ム選択信号をメモリセル２３の読み出しトランスファゲ
ート９ｂに与えるために読み出しカラム線２１をメモリ
セルアレー中に配置形成しなければならないが、読み出
しトランスファゲート９ｂを設けるようにしたので、図
１に示す構成に比べて読み出しワード線と書き込みワー
ド線を共通化することができ、さらに加えて、隣接する
列のメモリセル２３に対して読み出しデータ線１１を共
通化することができる。これにより、図１に示す構成に
比べてメモリセルを構成するトランジスタは１個増加し
ているが、構成が大型化することは回避できる。
【００４５】また、データの保持特性及び書き込み特性
が向上されるので、記憶データの破壊及び書き込み不良
を回避することができる。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、書き込み動作時にメモリセルを選択する専用のアド
レスデコーダと、読み出し動作時にメモリセルを選択す
る専用のアドレスデコーダを設け、これらのアドレスデ
コーダによって書き込み動作時又は書き込み及び読み出
し動作時にただ１つのメモリセルをアクセスするように
したので、同一又は異なるアドレスのメモリセルに対し
て書き込み動作と読み出し動作を同時に行うことが可能
となる。これにより、高速動作を達成することができ
る。
【００４７】また、データの保持特性及び書き込み特性
が向上されるので、記憶データの破壊及び書き込み不良
を回避することができる。
【図面の簡単な説明】
【図１】請求項１又は２記載の発明の一実施形態に係わ
る半導体記憶装置の構成を示す図である。
【図２】請求項３又は４記載の発明の一実施形態に係わ
る半導体記憶装置の構成を示す図である。
【図３】従来のＳＲＡＭの構成を示す図である。
【符号の説明】 １ 書き込みロウアドレスデコーダ ２ 書き込みカラムアドレスデコーダ ３ 読み出しロウアドレスデコーダ ４ 読み出しカラムアドレスデコーダ ５，２３ メモリセル ６ 書き込み制御回路 ７，２７ 読み出し制御回路 ９ａ，９ｂ，１０ａ，１０ｂ ＭＯＳトランジスタ １１ 読み出しデータ線 １３ 読み出しワード線 １４ 書き込みデータ線 １５ 書き込みカラム線 １６ 書き込みワード線 ２１ 読み出しカラム線 ２２ 書き込み読み出しワード線

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 書き込みアドレス信号を受けて、データ
    を書き込むメモリセルの行を選択する書き込みロウ選択
    信号を出力する書き込みロウアドレスデコーダと、 書き込みアドレス信号を受けて、データを書き込むメモ
    リセルの列を選択する書き込みカラム選択信号を出力す
    る書き込みカラムアドレスデコーダと、 読み出しアドレス信号を受けて、記憶データを読み出す
    メモリセルの行を選択する読み出しロウ選択信号を出力
    する読み出しロウアドレスデコーダと、 読み出しアドレス信号を受けて、記憶データを読み出す
    メモリセルの列を選択する読み出しカラム選択信号を出
    力する読み出しカラムアドレスデコーダと、 記憶データを保持するフリップフロップと、読み出しト
    ランスファゲートと、第１及び第２の書き込みトランス
    ファゲートとを備え、前記読み出しトランスファゲート
    は前記フリップフロップに保持された記憶データが読み
    出される読み出しデータ線と前記フリップフロップの出
    力端子との間に接続され、前記読み出しロウアドレスデ
    コーダから出力される読み出しロウ選択信号により導通
    制御され、前記第１及び第２の書き込みトランスファゲ
    ートは前記フリップフロップに書き込まれるデータが与
    えられる書き込みデータ線と前記フリップフロップの入
    力端子との間に縦続接続され、前記第１の書き込みトラ
    ンスファゲートは前記書き込みロウアドレスデコーダか
    ら出力される書き込みロウ選択信号により導通制御さ
    れ、前記第２の書き込みトランスファゲートは前記書き
    込みカラムアドレスデコーダから出力される書き込みカ
    ラム選択信号により導通制御されてなるメモリセルと、 前記書き込みカラムアドレスデコーダから出力される書
    き込みカラム選択信号に基づいて、書き込みデータを書
    き込みデータ線に選択的に与える書き込み制御回路と、 前記読み出しカラムアドレスデコーダから出力される読
    み出しカラム選択信号に基づいて、前記読み出しロウア
    ドレスデコーダから出力される読み出しロウ選択信号に
    よって選択された行の前記メモリセルから読み出しデー
    タ線に読み出された記憶データを選択出力する読み出し
    制御回路とを有することを特徴とする半導体記憶装置。
  2. 【請求項２】 隣接する列の前記メモリセルに対応した
    前記書き込みデータ線が共通化されてなることを特徴と
    する請求項１記載の半導体記憶装置。
  3. 【請求項３】 書き込みアドレス信号を受けて、データ
    を書き込むメモリセルの行を選択する書き込みロウ選択
    信号を出力する書き込みロウアドレスデコーダと、 書き込みアドレス信号を受けて、データを書き込むメモ
    リセルの列を選択する書き込みカラム選択信号を出力す
    る書き込みカラムアドレスデコーダと、 読み出しアドレス信号を受けて、記憶データを読み出す
    メモリセルの行を選択する読み出しロウ選択信号を出力
    する読み出しロウアドレスデコーダと、 読み出しアドレス信号を受けて、記憶データを読み出す
    メモリセルの列を選択する読み出しカラム選択信号を出
    力する読み出しカラムアドレスデコーダと、 記憶データを保持するフリップフロップと、第１及び第
    ２の読み出しトランスファゲートと、第１及び第２の書
    き込みトランスファゲートを備え、前記第１及び第２の
    読み出しトランスファゲートは前記フリップフロップに
    保持された記憶データが読み出される読み出しデータ線
    と前記フリップフロップの出力端子との間に縦続接続さ
    れ、前記第１の読み出しトランスファゲートは前記読み
    出しロウアドレスデコーダから出力される読み出しロウ
    選択信号により導通制御され、前記第２の読み出しトラ
    ンスファゲートは前記読み出しカラムアドレスデコーダ
    から出力される読み出しカラム選択信号により導通制御
    され、前記第１及び第２の書き込みトランスファゲート
    は前記フリップフロップに書き込まれるデータが与えら
    れる書き込みデータ線と前記フリップフロップの入力端
    子との間に縦続接続され、前記第１の書き込みトランス
    ファゲートは前記書き込みロウアドレスデコーダから出
    力される書き込みロウ選択信号により導通制御され、前
    記第２の書き込みトランスファゲートは前記書き込みカ
    ラムアドレスデコーダから出力される書き込みカラム選
    択信号により導通制御されてなるメモリセルと、 前記書き込みカラムアドレスデコーダから出力される書
    き込みカラム選択信号に基づいて、書き込みデータを前
    記書き込みデータ線に選択的に与える書き込み制御回路
    と、 前記読み出しカラムアドレスデコーダから出力される読
    み出しカラム選択信号に基づいて、前記メモリセルから
    読み出しデータ線に読み出された記憶データを選択出力
    する読み出し制御回路とを有することを特徴とする半導
    体記憶装置。
  4. 【請求項４】 前記読み出しロウアドレスデコーダから
    出力される読み出しロウ選択信号が前記メモリセルの第
    １の読み出しトランスファゲートに供給されるワード線
    と、前記書き込みロウアドレスデコーダから出力される
    書き込みロウ選択信号が前記メモリセルの第１の書き込
    みトランスファゲートに供給されるワード線が共通化さ
    れてなることを特徴とする請求項３記載の半導体記憶装
    置。
  5. 【請求項５】 隣接する列の前記メモリセルに対応した
    前記読み出しデータ線ならびに前記書き込みデータ線が
    共通化されてなることを特徴とする請求項３記載の半導
    体記憶装置。
  6. 【請求項６】 前記メモリセルのフリップフロップは、
    第１のインバータ回路と第２のインバータ回路を備え、
    前記第１のインバータ回路の駆動能力は前記第２のイン
    バータの駆動能力よりも大きく設定されてなる、ことを
    特徴とする請求項１、２、３、４又は５記載の半導体記
    憶装置。
  7. 【請求項７】 前記書き込み制御回路はバッファゲート
    を有し、前記バッファゲートと前記メモリセルのフリッ
    プフロップを構成する第２のインバータ回路とは、前記
    バッファゲートのｇｍ（相互コンダクタンス）＞前記第
    ２のインバータ回路のｇｍとなるように設定されてなる
    ことを特徴とする請求項６記載の半導体記憶装置。
JP8161834A 1996-06-21 1996-06-21 半導体記憶装置 Pending JPH1011969A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8161834A JPH1011969A (ja) 1996-06-21 1996-06-21 半導体記憶装置
US08/876,237 US5796659A (en) 1996-06-21 1997-06-16 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8161834A JPH1011969A (ja) 1996-06-21 1996-06-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH1011969A true JPH1011969A (ja) 1998-01-16

Family

ID=15742821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8161834A Pending JPH1011969A (ja) 1996-06-21 1996-06-21 半導体記憶装置

Country Status (2)

Country Link
US (1) US5796659A (ja)
JP (1) JPH1011969A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112537A (ja) * 2006-10-31 2008-05-15 Denso Corp 半導体メモリ回路装置
JP2013037760A (ja) * 2006-07-07 2013-02-21 S Aqua Semiconductor Llc フロントエンドプリチャージを有するメモリ
JP2019102115A (ja) * 2017-12-06 2019-06-24 正仁 櫨田 コンピューターのｃｐｕの動作速度の倍速化法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396899B1 (ko) * 2001-10-08 2003-09-02 삼성전자주식회사 Ｌｃｄ 드라이버 타이밍 제어방법
US7952912B2 (en) * 2008-06-06 2011-05-31 Purdue Research Foundation Static random access memory cell and devices using same
US9870818B1 (en) * 2016-10-04 2018-01-16 Qualcomm Incorporated Separate read and write address decoding in a memory system to support simultaneous memory read and write operations
US11776591B2 (en) * 2019-09-26 2023-10-03 Arm Limited Concurrent access techniques utilizing wordlines with the same row address in single port memory
US11386937B2 (en) * 2019-10-12 2022-07-12 Arm Limited System device and method for providing single port memory access in bitcell array by tracking dummy wordline

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406526A (en) * 1992-10-01 1995-04-11 Nec Corporation Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed
JPH06215599A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶回路
JPH07153296A (ja) * 1993-11-26 1995-06-16 Nec Corp 半導体記憶装置
JP2705590B2 (ja) * 1994-10-28 1998-01-28 日本電気株式会社 半導体記憶装置
US5691950A (en) * 1996-01-19 1997-11-25 Sgs-Thomson Microelectronics, Inc. Device and method for isolating bit lines from a data line

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013037760A (ja) * 2006-07-07 2013-02-21 S Aqua Semiconductor Llc フロントエンドプリチャージを有するメモリ
JP2008112537A (ja) * 2006-10-31 2008-05-15 Denso Corp 半導体メモリ回路装置
JP2019102115A (ja) * 2017-12-06 2019-06-24 正仁 櫨田 コンピューターのｃｐｕの動作速度の倍速化法

Also Published As

Publication number Publication date
US5796659A (en) 1998-08-18

Similar Documents

Publication Publication Date Title
US6041389A (en) Memory architecture using content addressable memory, and systems and methods using the same
US5537353A (en) Low pin count-wide memory devices and systems and methods using the same
US5636174A (en) Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US6282603B1 (en) Memory with pipelined accessed and priority precharge
US5815456A (en) Multibank -- multiport memories and systems and methods using the same
US5761694A (en) Multi-bank memory system and method having addresses switched between the row and column decoders in different banks
JP2560020B2 (ja) 半導体記憶装置
US5229971A (en) Semiconductor memory device
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
JPH05151778A (ja) スタテイツクランダムアクセスメモリおよびその制御方法
JPS62287499A (ja) 半導体メモリ装置
JPH08129877A (ja) 半導体記憶装置
US5982696A (en) Memories with programmable address decoding and systems and methods using the same
JPH1011969A (ja) 半導体記憶装置
US6584022B2 (en) Semiconductor memory device with simultaneous data line selection and shift redundancy selection
JP4236439B2 (ja) マルチポートメモリ回路
JPH0315278B2 (ja)
US5341332A (en) Semiconductor memory device capable of flash writing and method of flash writing
JPH10340225A (ja) 半導体記憶装置及びキャッシュメモリ装置
US6219296B1 (en) Multiport memory cell having a reduced number of write wordlines
JPH04205787A (ja) マルチポートメモリ
US6795371B2 (en) Semiconductor memory apparatus of which data are accessible by different addressing type
US6094393A (en) Stacked sense-amp cache memory system and method
JPH07114794A (ja) 半導体記憶装置
JP2001312888A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020319