JPH05151778A - スタテイツクランダムアクセスメモリおよびその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 書込まれたデータを回転して読出すことがで
きかつ素子数の少ないスタティックＲＡＭを提供するこ
とである。 【構成】 第１のワードセレクタ２ａには複数の第１の
ワード線ＷＸ１，ＷＸ２が接続され、第２のワードセレ
クタ２ｂには複数の第２のワード線ＷＹ１，ＷＹ２が接
続される。第１のビットセレクタ３ａには複数の第１の
ビット線ＢＹ１，ＢＹ２が接続され、第２のビットセレ
クタ３ｂには複数の第２のビット線ＢＸ１，ＢＸ２が接
続される。各メモリセルは２つのインバータＧ１，Ｇ２
および第１および第２のアクセスゲートＱ１１，Ｑ１２
を含む。各メモリセルは第１のワード線、第２のワード
線、第１のビット線および第２のビット線に接続され
る。データの書込時には第１のアクセスゲートＱ１１を
介してノードＮ１にデータが書込まれる。データの読出
時には第１および第２のアクセスゲートＱ１１，Ｑ１２
のいずれかを介してノードＮ１またはノードＮ２のデー
タが読出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はスタティックランダム
アクセスメモリ（以下、スタティックＲＡＭと呼ぶ）に
関し、特に読出角度を０°，９０°，１８０°，２７０
°に自在に設定することができるスタティックＲＡＭに
関する。

【０００２】

【従来の技術】プリンタ、ワードプロセッサ、複写機、
ハイビジョンテレビ等において画像処理を行なう場合、
表示される画像を元の画像データに対してＸ−Ｙ変換
（読出角度の回転）することが多い。このＸ−Ｙ変換
は、たとえばプリンタにおいて横書文字を縦書文字に変
更したり、紙の裏面に印刷するときに不可欠な作業であ
る。図１３の（ａ），（ｂ），（ｃ），（ｄ）は、文字
“Ａ”を０°，９０°，１８０°，２７０°にそれぞれ
Ｘ−Ｙ変換した例を示す。

【０００３】図１４は、このように元の文字を所定の角
度の文字にＸ−Ｙ変換する従来の方法の一例を示す概念
図である。図１４に示すように、文字“Ａ”をそれぞれ
０°，９０°，１８０°，２７０°だけ回転させた４種
のフォントを、たとえばリードオンリメモリ（ＲＯＭ）
からなる４つのフォントメモリ２００，２０１，２０
２，２０３に記憶する。そして、スイッチ２０４により
４つのフォントメモリ２００，２０１，２０２，２０３
から必要なフォントを選択してそれを出力端子２０５に
発生させる。

【０００４】この方法によると、変換速度は速いが、多
数のフォントを記憶するために大容量のメモリが必要と
なる。また、ビデオカメラの出力のように逐次変化する
データに対してはこの方法を用いることができない。

【０００５】従来の他の方法として、各文字について１
種類のフォントのみを準備し、ＭＰＵ（Ｍｉｃｒｏ Ｐ
ｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｅｍｏｒ
ｙＣｏｎｔｒｏｌ Ｕｎｉｔ）等のコントローラを用い
てソフトウェア作業によりそのフォントを所望の角度に
変換して出力する方法もある。しかし、この方法による
と、変換速度が非常に遅くなるという問題がある。

【０００６】図１５は、表示画像の移動、傾斜または回
転処理を高速に行なうことができる従来のスタティック
ＲＡＭの主要部の構成を示すブロック図である。このス
タティックＲＡＭは、特開昭６３−５３７８３号公報に
開示されている。

【０００７】メモリアレイＭ−ＡＲＹには、Ｘ軸アドレ
スデコーダＤＣＲＸ、Ｘ軸コラムスイッチＣＳＷＸ、Ｘ
軸シフトレジスタＳＲＸ、Ｙ軸アドレスデコーダＤＣＲ
Ｙ、Ｙ軸コラムスイッチＣＳＷＹおよびＹ軸シフトレジ
スタＳＲＹが接続されている。また、データを入力およ
び出力するための入出力回路Ｉ／Ｏが設けられている。

【０００８】図１６に、メモリアレイＭ−ＡＲＹの詳細
な構成が示される。図１６に示すように、メモリアレイ
Ｍ−ＡＲＹは、同図の垂直方向に配置される複数のＸ軸
ワード線ＷＸ０〜ＷＸｎおよび複数組のＸ軸相補データ
線ＤＸ０，／ＤＸ０〜ＤＸｎ，／ＤＸｎと、同図の水平
方向に配置される複数のＹ軸ワード線ＷＹ０〜ＷＹｎお
よび複数組のＹ軸相補データ線ＤＹ０，／ＤＹ０〜ＤＹ
ｎ，／ＤＹｎとを含む。これらのワード線および相補デ
ータ線の交点にメモリセルＭＣ００〜ＭＣｎｎが配置さ
れる。

【０００９】Ｘ軸ワード線ＷＸ０〜ＷＸｎはＸ軸アドレ
スデコーダＤＣＲＸに結合され、Ｘ軸相補データ線ＤＸ
０，／ＤＸ０〜ＤＸｎ，／ＤＸｎはＸ軸コラムスイッチ
ＣＳＷＸを介してＸ軸シフトレジスタＳＲＸの対応する
ビットに結合される。Ｘ軸コラムスイッチＣＳＷＸは、
複数組のスイッチＭＯＳＦＥＴＱ７，Ｑ８，…，Ｑ９，
Ｑ１０を含む。Ｘ軸相補データ線ＤＸ０，／ＤＸ０〜Ｄ
Ｘｎ，／ＤＸｎは、スイッチＭＯＳＦＥＴＱ７，Ｑ８〜
Ｑ９，Ｑ１０を介してＸ軸相補共通データ線ＣＤＸ，／
ＣＤＸに結合される。各組のスイッチＭＯＳＦＥＴＱ
７，Ｑ８〜Ｑ９，Ｑ１０のゲートには、Ｘ軸アドレスデ
コーダＤＣＲＸからデータ線選択信号ＤＸ０〜ＤＸｎが
それぞれ与えられる。

【００１０】Ｘ軸相補共通データ線ＣＤＸ，／ＣＤＸは
入出力回路Ｉ／Ｏに接続される。また、Ｘ軸シフトレジ
スタＳＲＸの先頭ビットおよび最終ビットはシリアルデ
ータ信号線ＳＤＸ，／ＳＤＸを介して入出力回路Ｉ／Ｏ
に接続される。

【００１１】Ｘ軸アドレスデコーダＤＣＲＸにより、複
数のＸ軸ワード線ＷＸ０〜ＷＸｎのいずれかが選択さ
れ、または、複数組のＸ軸相補データ線ＤＸ０，／ＤＸ
０〜ＤＸｎ，／ＤＸｎのいずれかが選択される。

【００１２】同様に、Ｙ軸ワード線ＷＹ０〜ＷＹｎはＹ
軸アドレスデコーダＤＣＲＹに結合され、Ｙ軸相補デー
タ線ＤＹ０，／ＤＹ０〜ＤＹｎ，／ＤＹｎはＹ軸コラム
スイッチＣＳＷＹを介してＹ軸シフトレジスタＳＲＹに
結合される。

【００１３】Ｙ軸アドレスデコーダＤＣＲＹにより、複
数のＹ軸ワード線ＷＹ０〜ＷＹｎのいずれかが選択さ
れ、または、複数組のＹ軸相補データ線ＤＹ０，／ＤＹ
０〜ＤＹｎ，／ＤＹｎのいずれかが選択される。

【００１４】上記のように、メモリアレイＭ−ＡＲＹの
各メモリセルは、Ｘ軸ワード線、Ｘ軸相補データ線、Ｙ
軸ワード線およびＹ軸相補データ線に結合されている。
このため、Ｘ軸ワード線およびＹ軸相補データ線による
Ｘ軸からのアクセスと、Ｙ軸ワード線およびＸ軸相補デ
ータ線によるＹ軸からのアクセスとが可能である。

【００１５】また、選択されたワード線に結合されるメ
モリセルの記憶データを対応するシフトレジスタに読出
し、そのデータを所定の回数シフトした後、そのシフト
されたデータをメモリアレイのメモリセルに書込むこと
もできる。このようなシフト処理を繰り返すことにより
表示画像の水平または垂直方向の移動、傾斜または回転
等の処理を高速に行なうことができる。

【００１６】

【発明が解決しようとする課題】上記のスタティックＲ
ＡＭでは、各メモリセルが、ラッチ回路を構成する抵抗
Ｒ１，Ｒ２およびＭＯＳＦＥＴＱ１，Ｑ２を含む。たと
えばメモリセルＭＣ００では、ノードＮ１，Ｎ２は、ア
クセスゲートとなるＭＯＳＦＥＴＱ３，Ｑ４を介してＹ
軸相補データ線ＤＹ０，／ＤＹ０に接続され、かつアク
セスゲートとなるＭＯＳＦＥＴＱ５，Ｑ６を介してＸ軸
相補データ線ＤＸ０，／ＤＸ０に接続される。

【００１７】このように、図１６のメモリセルでは、Ｘ
軸相補データ線またはＹ軸相補データ線を介して２つの
ノードＮ１，Ｎ２に相補データが書込まれ、あるいは、
２つのノードＮ１，Ｎ２からＸ軸相補データ線またはＹ
軸相補データ線を介して相補データが読出される。その
ため、４個のアクセスゲートおよび６本の信号線が必要
となる。その結果、素子数および回路面積が増加すると
ともに、配線が複雑となる。

【００１８】また、上記のスタティックＲＡＭでは、た
とえば図１７に示されるように、Ｘ軸相補データ線ＤＸ
０，／ＤＸ０にライトドライバＤＲａ，ＤＲｂおよびセ
ンスアンプＳＡＸが接続され、Ｙ軸相補データ線ＤＹ
０，／ＤＹ０には少なくともセンスアンプＳＡＹが接続
される。

【００１９】他のＸ軸相補データ線にも同様にライトド
ライバおよびセンスアンプが接続され、他のＹ軸相補デ
ータ線にも同様にセンスアンプが接続される。

【００２０】ライトドライバＤＲａはＰチャネルＭＯＳ
ＦＥＴＱ５１，Ｑ５２およびＮチャネルＭＯＳＦＥＴＱ
５３，Ｑ５４を含み、ライトドライバＤＲｂはＰチャネ
ルＭＯＳＦＥＴＱ５５，Ｑ５６およびＮチャネルＭＯＳ
ＦＥＴＱ５７，Ｑ５８を含む。ライトドライバＤＲａの
トランジスタＱ５２，Ｑ５３のゲートに入力データＤｉ
ｎが与えられ、ライトドライバＤＲｂのトランジスタＱ
５６，Ｑ５７のゲートにインバータＧ１１を介して入力
データＤｉｎが与えられる。ライトドライバＤＲａ，Ｄ
Ｒｂはライトイネーブル信号ＷＥおよびその反転信号／
ＷＥにより制御される。センスアンプＳＡＸはＰチャネ
ルＭＯＳＦＥＴＱ５９，Ｑ６０およびＮチャネルＭＯＳ
ＦＥＴＱ６１，Ｑ６２を含み、センスアンプＳＡＹはＰ
チャネルＭＯＳＦＥＴＱ６３，Ｑ６４およびＮチャネル
ＭＯＳＦＥＴＱ６５，Ｑ６６を含む。センスアンプＳＡ
Ｘ，ＳＡＹからそれぞれ出力データＤＯＸ，ＤＯＹが得
られる。

【００２１】このように、上記のスタティックＲＡＭで
は、１組のＸ軸相補データ線に接続されるライトドライ
バおよびセンスアンプのために１２個のＭＯＳＦＥＴお
よび１つのインバータが必要であり、１組のＹ軸相補デ
ータ線に接続されるセンスアンプのために４個のＭＯＳ
ＦＥＴが必要である。その結果、周辺回路においても素
子数および回路面積が増加するとともに、配線が複雑と
なる。

【００２２】この発明の目的は、データを高速に回転し
て読出すことができ、かつ素子数および回路面積が少な
く配線が簡略化されたスタティックＲＡＭおよびその制
御方法を提供することである。

【００２３】

【課題を解決するための手段】この発明に係るスタティ
ックランダムアクセスメモリは、複数行および複数列に
配列された複数のメモリセル、複数の第１のワード線、
複数の第２のワード線、複数の第１のシングルビット
線、複数の第２のシングルビット線、第１のワード選択
手段、第２のワード選択手段、第１のビット選択手段、
第２のビット選択手段、書込手段および読出手段を備え
る。

【００２４】複数の第１のワード線は、複数行に対応し
て設けられ、各々が対応する行のメモリセルに接続され
る。複数の第２のワード線は、複数列に対応して設けら
れ、各々が対応する列のメモリセルに接続される。複数
の第１のシングルビット線は、複数列に対応して設けら
れ、各々が対応する列のメモリセルに接続される。複数
の第２のシングルビット線は、複数行に対応して設けら
れ、各々が対応する行のメモリセルに接続される。

【００２５】第１のワード選択手段は、複数の第１のワ
ード線のいずれかを選択する。第２のワード選択手段
は、複数の第２のワード線のいずれかを選択する。第１
のビット選択手段は、複数の第１のシングルビット線の
いずれかを選択する。第２のビット選択手段は、複数の
第２のシングルビット線のいずれかを選択する。書込手
段は、書込動作時に、第１および第２のビット選択手段
の一方により選択されるシングルビット線にデータを書
込む。読出手段は、読出動作時に、第１または第２のビ
ット選択手段により選択されるシングルビット線のデー
タを読出す。

【００２６】複数のメモリセルの各々は、相補データが
与えられる第１および第２のノード、第１および第２の
ノードの相補データを保持する保持手段、第１のシング
ルアクセスゲート手段および第２のシングルアクセスゲ
ート手段を含む。第１のシングルアクセスゲート手段
は、第１のノードと対応する第１のシングルビット線と
の間に接続され、対応する第１のワード線に接続される
制御端子を有する。第２のシングルアクセスゲート手段
は、第２のノードと対応する第２のシングルビット線と
の間に接続され、対応する第２のワード線に接続される
制御端子を有する。

【００２７】書込手段は、第１および第２のビット選択
手段の少なくとも一方に接続される少なくとも１つの書
込手段を含んでもよく、読出手段は、第１のビット選択
手段に接続される第１の読出手段および第２のビット選
択手段に接続される第２の読出手段を含んでもよい。

【００２８】この発明に係るスタティックランダムアク
セスメモリの制御方法は、書込動作時に、複数の第１の
ワード線のいずれかを順次選択しかつ複数の第１のシン
グルビット線のいずれかを順次選択し、選択されたメモ
リセルに順次データを書込むステップと、読取動作時
に、複数の第１のワード線のいずれかを順次選択しまた
は複数の第２のワード線のいずれかを順次選択しかつ複
数の第１のシングルビット線のいずれかを順次選択しま
たは複数の第２のシングルビット線のいずれかを順次選
択し、選択されたメモリセルから順次データを読出すス
テップとを含む。

【００２９】

【作用】データの書込動作時に、第１のワード選択手段
および第１のビット選択手段により１つの第１のワード
線および１つの第１のシングルビット線が選択される
と、選択された第１のシングルビット線および第１のシ
ングルアクセスゲート手段を介して選択されたメモリセ
ルの第１のノードにデータが書込まれる。

【００３０】なお、データの書込動作時に、第２のワー
ド選択手段および第２のビット選択手段により１つの第
２のワード線および１つの第２のシングルビット線が選
択されてもよい。

【００３１】データの読出動作時に、第１のワード選択
手段および第１のビット選択手段により１つの第１のワ
ード線および１つの第１のシングルビット線が選択され
ると、選択されたメモリセルの第１のノードに保持され
るデータが、第１のシングルアクセスゲート手段および
選択された第１のシングルビット線を介して読出され
る。

【００３２】また、データの読出動作時に、第２のワー
ド選択手段および第２のビット選択手段により１つの第
２のワード線および１つの第２のシングルビット線が選
択されると、選択されたメモリセルの第２のノードに保
持されるデータが、第２のシングルアクセスゲート手段
および選択された第２のシングルビット線を介して読出
される。

【００３３】このように、データの書込動作は各メモリ
セルの第１および第２のノードのいずれか一方を用いて
行なわれ、データの読出動作は、各メモリセルの第１お
よび第２のノードの両方を選択的に用いて行なわれる。
したがって、各メモリセルが２つのシングルアクセスゲ
ート手段のみを含み、４本の信号線のみに接続される。

【００３４】各メモリセルにおいて、一方のシングルア
クセスゲート手段を介して一方のノードに書込まれたデ
ータを、２つのノードのうち任意のノードから読出すこ
とができる。したがって、書込まれたデータを自在に回
転して読出すことができる。

【００３５】

【実施例】図１は、この発明の一実施例によるスタティ
ックＲＡＭの構成を示す図である。このスタティックＲ
ＡＭは、メモリアレイ１、第１のワードセレクタ２ａ、
第２のワードセレクタ２ｂ、第１のビットセレクタ３
ａ、第２のビットセレクタ３ｂ、書込回路４、第１の読
出回路５ａ、第２の読出回路５ｂおよびスイッチ６を含
む。

【００３６】メモリアレイ１は複数行および複数列に配
列された複数のメモリセルを含む。たとえば、メモリア
レイ１は６４行および６４列に配列された４０９６個の
メモリセルを含む。図１では、説明を簡単にするため
に、２行および２列に配列された４つのメモリセルＭＣ
１〜ＭＣ４が示されている。第１のワードセレクタ２ａ
には複数の第１のワード線ＷＸ１，ＷＸ２が接続され、
第２のワードセレクタ２ｂには複数の第２のワード線Ｗ
Ｙ１，ＷＹ２が接続される。第１のビットセレクタ３ａ
には複数の第１のビット線ＢＹ１，ＢＹ２が接続され、
第２のビットセレクタ３ｂには複数の第２のビット線Ｂ
Ｘ１，ＢＸ２が接続される。

【００３７】第１ビットセレクタ３ａには書込回路４お
よび第１の読出回路５ａが接続され、第２のビットセレ
クタ３ｂには第２の読出回路５ｂが接続される。書込回
路４は入力バッファ等を含み、第１および第２の読出回
路５ａ，５ｂはセンスアンプ、出力バッファ等を含む。

【００３８】書込回路７は入力データＤＩを受ける入力
端子７に接続される。第１および第２の読出回路５ａ，
５ｂの出力はスイッチ６に与えられる。スイッチ６は第
１および第２の読出回路５ａ，５ｂの出力を選択的に出
力端子８に出力データＤＯとして与える。

【００３９】第１のワード線ＷＸ１はメモリセルＭＣ
１，ＭＣ２に接続され、第１のワード線ＷＸ２はメモリ
セルＭＣ３，ＭＣ４に接続される。第２のワード線ＷＹ
１はメモリセルＭＣ１，ＭＣ３に接続され、第２のワー
ド線ＷＹ２はメモリセルＭＣ２，ＭＣ４に接続される。
第１のビット線ＢＹ１はメモリセルＭＣ１，ＭＣ３に接
続され、第１のビット線ＢＹ２はメモリセルＭＣ２，Ｍ
Ｃ４に接続される。第２のビット線ＢＸ１はメモリセル
ＭＣ１，ＭＣ２に接続され、第２のビット線ＢＸ２はメ
モリセルＭＣ３，ＭＣ４に接続される。

【００４０】メモリセルＭＣ１〜ＭＣ４の各々は、第１
および第２のアクセスゲートＱ１１，Ｑ１２および２つ
のインバータＧ１，Ｇ２を含む。インバータＧ１，Ｇ２
は第１および第２のノードＮ１，Ｎ２間に逆並列に接続
されている。第１のアクセスゲートＱ１１は第１のノー
ドＮ１と対応する第１のビット線との間に接続され、そ
のゲート端子は対応する第１のワード線に接続される。
第２のアクセスゲートＱ１２は第２のノードＮ２と第２
のビット線との間に接続され、そのゲート端子は対応す
る第２のワード線に接続される。

【００４１】第１のワードセレクタ２ａ、第２のワード
セレクタ２ｂ、第１のビットセレクタ３ａおよび第２の
ビットセレクタ３ｂの各々には、外部から制御信号ＤＩ
ＲＡ，ＤＩＲＢ，ＡＤＤＡ，ＡＤＤＢが与えられる。書
込回路４には、外部から書込パルスＷＲが与えられ、読
出回路５ａ，５ｂには外部から読出パルスＲＤが与えら
れる。スイッチ６には制御信号ＤＩＲＡ，ＤＩＲＢが与
えられる。

【００４２】第１のワードセレクタ２ａは、第１のワー
ド線ＷＸ１，ＷＸ２のうち１つを選択し、選択された第
１のワード線の電位を“Ｈ”に立上げる。たとえば、第
１のワード線ＷＸ１が選択されると、メモリセルＭＣ
１，ＭＣ２内の第１のアクセスゲートＱ１１がオンし、
メモリセルＭＣ１，ＭＣ２内の第１のノードＮ１がそれ
ぞれ第１のビット線ＢＹ１，ＢＹ２に接続される。第２
のワードセレクタ２ｂは、第２のワード線ＷＹ１，ＷＹ
２のうち１つを選択し、選択された第２のワード線の電
位を“Ｈ”に立上げる。たとえば第２のワード線ＷＹ１
が選択されると、メモリセルＭＣ１，ＭＣ３内の第２の
アクセスゲートＱ１２がオンし、メモリセルＭＣ１，Ｍ
Ｃ３内の第２のノードＮ２がそれぞれ第２のビット線Ｂ
Ｘ１，ＢＸ２に接続される。

【００４３】第１のビットセレクタ３ａは、第１のビッ
ト線ＢＹ１，ＢＹ２のうち１つを選択し、選択された第
１のビット線をデータの書込時には書込回路４に接続
し、データの読出時には第１の読出回路５ａに接続す
る。第２のビットセレクタ３ｂは、第２のビット線ＢＸ
１，ＢＸ２のうち１つを選択し、選択された第２のビッ
ト線を第２の読出回路５ｂに接続する。

【００４４】図２にメモリセルＭＣ１の詳細な回路構成
を示す。第１のノードＮ１と電源電位Ｖｃｃとの間に抵
抗Ｒ１１が結合され、第２のノードＮ２と電源電位Ｖｃ
ｃとの間に抵抗Ｒ１２が結合される。第１のノードＮ１
と接地電位との間にＮチャネルＭＯＳＦＥＴＱ１３が結
合され、そのゲート端子は第２のノードＮ２に接続され
る。第２のノードＮ２と接地電位との間にＮチャネルＭ
ＯＳＦＥＴＱ１４が結合され、そのゲート端子は第１の
ノードＮ１に接続される。第１のノードＮ１と第１のビ
ット線ＢＹ１との間に第１のアクセスゲートＱ１１が接
続され、そのゲート端子は第１のワード線ＷＸ１に接続
される。第２のノードＮ２と第２のビット線ＢＸ１との
間に第２のアクセスゲートＱ１２が接続され、そのゲー
ト端子は第２のワード線ＷＹ１に接続される。抵抗Ｒ１
１，Ｒ１２およびＭＯＳＦＥＴＱ１３，Ｑ１４がラッチ
回路を構成する。第１および第２のアクセスゲートＱ１
１，Ｑ１２はＮチャネルＭＯＳＦＥＴからなる。

【００４５】この実施例によるメモリセルは２つのアク
セスゲートのみを含み、４本の信号線のみに接続されて
いる。したがって、素子数が少なく、回路面積が小さく
なる。

【００４６】図３に書込回路４に含まれるライトドライ
バおよび読出回路５ａ，５ｂに含まれるセンスアンプの
詳細な回路構成を示す。図３には、第１のビット線ＢＹ
１に接続されるライトドライバ４０およびセンスアンプ
５０ａならびに第２のビット線ＢＸ２に接続されるセン
スアンプ５０ｂが示される。

【００４７】ライトドライバ４０はＰチャネルＭＯＳＦ
ＥＴＱ２１，Ｑ２２およびＮチャネルＭＯＳＦＥＴＱ２
３，Ｑ２４を含む。トランジスタＱ２２，Ｑ２３のゲー
トには入力データＤＩが与えられる。ライトドライバ４
０は、書込パルスＷＲに応答するライトイネーブル信号
ＷＥおよびその反転信号／ＷＥにより制御される。

【００４８】センスアンプ５０ａはＰチャネルＭＯＳＦ
ＥＴＱ２５，Ｑ２６およびＮチャネルＭＯＳＦＥＴＱ２
７，Ｑ２８を含む。センスアンプ５０ｂはＰチャネルＭ
ＯＳＦＥＴＱ２９，Ｑ３０およびＮチャネルＭＯＳＦＥ
ＴＱ３１，Ｑ３２を含む。センスアンプ５０ａ，５０ｂ
により出力データＤＯがそれぞれ得られる。センスアン
プ５０ａはリードイネーブル信号ＲＥａおよびその反転
信号／ＲＥａにより制御され、センスアンプ５０ｂはリ
ードイネーブル信号ＲＥｂおよびその反転信号／ＲＥｂ
により制御される。リードイネーブル信号ＲＥａ，ＲＥ
ｂは、制御信号ＤＩＲＡ，ＤＩＲＢ，ＡＤＤＡ，ＡＤＤ
Ｂについての論理演算により得られる。

【００４９】他の第１のビット線ＢＹ２にも同様にライ
トドライバおよびセンスアンプが接続され、他の第２の
ビット線ＢＸ２にも同様にセンスアンプが接続される。

【００５０】センスアンプが上記の構成を有する場合、
図１に示されるスイッチ６は不要である。この場合、読
出回路５ａ，５ｂの出力は直接出力端子８に供給され
る。

【００５１】このように、１つの第１のビット線に接続
されるライトドライバおよびセンスアンプのために８個
のＭＯＳＦＥＴが必要であり、１つの第２のビット線に
接続されるセンスアンプのために４個のＭＯＳＦＥＴが
必要である。したがって、図１７に示される回路構成と
比較すると、周辺回路においても、素子数が少なく、回
路面積が小さくなる。

【００５２】次に、図４ないし図１０を参照しながら図
１のスタティックＲＡＭの動作を説明する。

【００５３】このスタティックＲＡＭでは、０°書込動
作、０°読出動作、９０°読出動作、１８０°読出動作
および２７０°読出動作が行なわれる。

【００５４】まず、図４を参照しながらこれらの動作を
簡単に説明する。図４において、Ｄ１，Ｄ２，Ｄ３およ
びＤ４は、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４
にそれぞれ書込まれるべきデータまたはメモリセルＭＣ
１，ＭＣ２，ＭＣ３，ＭＣ４からそれぞれ読出されるべ
きデータを示している。また、各メモリセル中の数字は
データの書込順序または読出順序を表わす。

【００５５】０°書込動作（以下、単に書込動作と呼
ぶ）では、Ｄ１，Ｄ２，Ｄ３，Ｄ４の順序でデータが書
込まれる。０°読出動作では、Ｄ１，Ｄ２，Ｄ３，Ｄ４
の順序でデータが読出される。９０°読出動作では、Ｄ
２，Ｄ４，Ｄ１，Ｄ３の順序でデータが読出される。１
８０°読出動作では、Ｄ４，Ｄ３，Ｄ２，Ｄ１の順序で
データが読出される。２７０°読出動作では、Ｄ３，Ｄ
１，Ｄ４，Ｄ２の順序でデータが読出される。

【００５６】図５は、各動作における外部信号および内
部信号の状態を示す信号波形図である。制御信号ＤＩＲ
Ａ，ＤＩＲＢによって各動作が規定される。また、制御
信号ＤＩＲＡ，ＤＩＲＢ，ＡＤＤＡ，ＡＤＤＢがデコー
ドされて、第１および第２のワード線ＷＸ１，ＷＸ２，
ＷＹ１，ＷＹ２および第１および第２のビット線ＢＹ
１，ＢＹ２，ＢＸ１，ＢＸ２の状態が決定される。書込
パルスＷＲがローのときにデータの書込が行なわれる。
読出パルスＲＤがローのときにデータの読出が行なわれ
る。

【００５７】なお、図５において、ＷＸ１，ＷＸ２，Ｗ
Ｙ１，ＷＹ２の波形は各ワード線の電位を示している。
一方、ＢＸ１，ＢＸ２，ＢＹ１，ＢＹ２の波形は各ビッ
ト線の信号レベルを示すものではなく、各ビット線がア
クセスされる期間をハイレベルで示している。

【００５８】図６は書込動作を説明するための図であ
る。ここでは、たとえば文字“Ａ”を４ビットに分割
し、それぞれのビットをメモリセルＭＣ１〜ＭＣ４に書
込む場合を説明する。

【００５９】サイクル１では、第１のワードセレクタ２
ａにより第１のワード線ＷＸ１が選択されかつ第１のビ
ットセレクタ３ａにより第１のビット線ＢＹ１が選択さ
れる。その結果、メモリセルＭＣ１が選択される。書込
パルスＷＲに応答して、入力端子７に与えられる入力デ
ータＤＩが書込回路４および第１のビットセレクタ３ａ
を介して第１のビット線ＢＹ１に与えられ、そのデータ
がメモリセルＭＣ１内の第１のアクセスゲートＱ１１を
介してノードＮ１，Ｎ２に書込まれる。

【００６０】サイクル２では、第１のワード線ＷＸ１お
よび第１のビット線ＢＹ２が選択され、メモリセルＭＣ
２が選択される。それにより、第１のビット線ＢＹ２に
与えられた入力データＤＩがメモリセルＭＣ２に書込ま
れる。

【００６１】サイクル３では、第１のワード線ＷＸ２お
よび第１のビット線ＢＹ１が選択され、メモリセルＭＣ
３が選択される。それにより、第１のビット線ＢＹ１に
与えられた入力データＤＩがメモリセルＭＣ３に書込ま
れる。

【００６２】サイクル４では、第１のワード線ＷＸ２お
よび第１のビット線ＢＹ２が選択され、メモリセルＭＣ
４が選択される。それにより、第１のビット線ＢＹ２に
与えられた入力データＤＩがメモリセルＭＣ４に書込ま
れる。

【００６３】図７は０°読出動作を説明するための図で
ある。０°読出動作では、メモリアレイ１に記憶された
文字“Ａ”が図１３の（ａ）に示す状態で読出される。

【００６４】サイクル１では、第１のワードセレクタ２
ａにより第１のワード線ＷＸ１が選択されかつ第１のビ
ットセレクタ３ａにより第１のビット線ＢＹ１が選択さ
れる。その結果、メモリセルＭＣ１が選択される。それ
により、メモリセルＭＣ１内の第１のノードＮ１に保持
されたデータが第１のアクセスゲートＱ１１を介して第
１のビット線ＢＹ１に与えられ、さらに第１のビットセ
レクタ３ａを介して第１の読出回路５ａに与えられる。
そのデータは、読出パルスＲＤに応答してスイッチ６を
介して出力端子８に出力データＤＯとして読出される。

【００６５】サイクル２では、第１のワード線ＷＸ１お
よび第１のビット線ＢＹ２が選択され、メモリセルＭＣ
２が選択される。それにより、メモリセルＭＣ２に記憶
されたデータが第１のビット線ＢＹ２を介して読出され
る。

【００６６】サイクル３では、第１のワード線ＷＸ２お
よび第１のビット線ＢＹ１が選択され、メモリセルＭＣ
３が選択される。それにより、メモリセルＭＣ３に記憶
されたデータが第１のビット線ＢＹ１を介して読出され
る。

【００６７】サイクル４では、第１のワード線ＷＸ２お
よび第１のビット線ＢＹ２が選択され、メモリセルＭＣ
４が選択される。それにより、メモリセルＭＣ４に記憶
されたデータが第１のビット線ＢＹ２を介して読出され
る。

【００６８】図８は９０°読出動作を説明するための図
である。９０°読出動作では、メモリアレイ１に記憶さ
れた文字“Ａ”が図１３の（ｂ）に示す状態で読出され
る。

【００６９】サイクル１では、第２のワードセレクタ２
ｂにより第２のワード線ＷＹ２が選択されかつ第２のビ
ットセレクタ３ｂにより第２のビット線ＢＸ１が選択さ
れる。その結果、メモリセルＭＣ２が選択される。それ
により。メモリセルＭＣ２の第２のノードＮ２に保持さ
れたデータが第２のアクセスゲートＱ１２を介して第２
のビット線ＢＸ１に与えられ、さらに第２のビットセレ
クタ３ｂを介して第２の読出回路５ｂに与えられる。そ
のデータは、読出パルスＲＤに応答してスイッチ６を介
して出力端子８に出力データＤＯとして読出される。

【００７０】サイクル２では、第２のワード線ＷＹ２お
よび第２のビット線ＢＸ２が選択され、メモリセルＭＣ
４が選択される。それにより、メモリセルＭＣ４に記憶
されたデータが第２のビット線ＢＸ２を介して読出され
る。

【００７１】サイクル３では、第２のワード線ＷＹ１お
よび第２のビット線ＢＸ１が選択され、メモリセルＭＣ
１が選択される。それにより、メモリセルＭＣ１に記憶
されたデータが第２のビット線ＢＸ１を介して読出され
る。

【００７２】サイクル４では、第２のワード線ＷＹ１お
よび第２のビット線ＢＸ２が選択され、メモリセルＭＣ
３が選択される。それにより、メモリセルＭＣ３に記憶
されたデータが第２のビット線ＢＸ２を介して読出され
る。

【００７３】図９は１８０°読出動作を説明するための
図である。１８０°読出動作では、メモリアレイ１に記
憶された文字“Ａ”が図１３の（ｃ）に示す状態で読出
される。

【００７４】サイクル１では、第１のワードセレクタ２
ａにより第１のワード線ＷＸ２が選択されかつ第１のビ
ットセレクタ３ａにより第１のビット線ＢＹ２が選択さ
れる。その結果、メモリセルＭＣ４が選択される。それ
により、メモリセルＭＣ４内の第１のノードＮ１に保持
されたデータが第１のアクセスゲートＱ１１を介して第
１のビット線ＢＹ２に与えられ、さらに第１のビットセ
レクタ３ａを介して第１の読出回路５ａに与えられる。
そのデータは、読出パルスＲＤに応答してスイッチ６を
介して出力端子８に出力データＤＯとして読出される。

【００７５】サイクル２では、第１のワード線ＷＸ２お
よび第１のビット線ＢＹ１が選択され、メモリセルＭＣ
３が選択される。それにより、メモリセルＭＣ３に記憶
されたデータが第１のビット線ＢＹ１を介して読出され
る。

【００７６】サイクル３では、第１のワード線ＷＸ１お
よび第１のビット線ＢＹ２が選択され、メモリセルＭＣ
２が選択される。それにより、メモリセルＭＣ２に記憶
されたデータが第１のビット線ＢＹ２を介して読出され
る。

【００７７】サイクル４では、第１のワード線ＷＸ１お
よび第１のビット線ＢＹ１が選択され、メモリセルＭＣ
１が選択される。それにより、メモリセルＭＣ１に記憶
されたデータが第１のビット線ＢＹ１を介して読出され
る。

【００７８】図１０は２７０°読出動作を説明するため
の図である。２７０°読出動作では、メモリアレイ１に
記憶された文字“Ａ”が図１３の（ｄ）に示す状態で読
出される。

【００７９】サイクル１では、第２のワードセレクタ２
ｂにより第２のワード線ＷＹ１が選択されかつ第２のビ
ットセレクタ３ｂにより第２のビット線ＢＸ２が選択さ
れる。その結果、メモリセルＭＣ３が選択される。それ
により、メモリセルＭＣ３の第２のノードＮ２に保持さ
れたデータが第２のアクセスゲートＱ１２を介して第２
のビット線ＢＸ２に与えられ、さらに第２のビットセレ
クタ３ｂを介して第２の読出回路５ｂに与えられる。そ
のデータは、読出パルスＲＤに応答してスイッチ６を介
して出力端子８に出力データＤＯとして読出される。

【００８０】サイクル２では、第２のワード線ＷＹ１お
よび第２のビット線ＢＸ１が選択され、メモリセルＭＣ
１が選択される。それにより、メモリセルＭＣ１に記憶
されたデータが第２のビット線ＢＸ１を介して読出され
る。

【００８１】サイクル３では、第２のワード線ＷＹ２お
よび第２のビット線ＢＸ２が選択され、メモリセルＭＣ
４が選択される。それにより、メモリセルＭＣ４に記憶
されたデータが第２のビット線ＢＸ２を介して読出され
る。

【００８２】サイクル４では、第２のワード線ＷＹ２お
よび第２のビット線ＢＸ１が選択され、メモリセルＭＣ
２が選択される。それにより、メモリセルＭＣ２に記憶
されたデータが第２のビット線ＢＸ１を介して読出され
る。

【００８３】上記のようにして、メモリアレイ１に書込
まれたデータを０°，９０°，１８０°，２７０°だけ
回転させて高速に読出すことができる。

【００８４】第１および第２のワードセレクタ２ａ，２
ｂおよび第１および第２のビットセレクタ３ａ，３ｂ
は、たとえばアップ／ダウン切換端子を有するカウンタ
回路およびデコーダを含み、そのアップ／ダウン切換端
子にマイクロプロセッサから信号を与えることにより上
記のような制御を行なってもよい。

【００８５】また、カウンタ回路を用いずに、マイクロ
プロセッサによりデコーダに信号を与えてもよい。

【００８６】図１のスタティックＲＡＭは単独で１チッ
プ上に形成されてもよく、また、マイクロプロセッサお
よびその他の周辺回路とともに１チップ上に形成されて
もよい。

【００８７】上記実施例では、書込回路４が第１のビッ
トセレクタ３ａに接続されているが、書込回路４が第２
のビットセレクタ３ｂに接続されてもよい。また、読出
回路が第１および第２のビットセレクタ３ａ，３ｂにそ
れぞれ接続されてもよい。

【００８８】図１に示されるメモリアレイ１は２行およ
び２列に配列された４つのメモリセルＭＣ１〜ＭＣ４を
含むので、４ピクセル（画素）表示が行なわれるが、メ
モリアレイ１が８行および８列に配列された６４個のメ
モリセルを含むならば、図１１に示されるように、６４
ピクセル表示が行なわれる。数字０〜７はメモリセルの
行を表わし、アルファベットａ〜ｈはメモリセルの列を
表わす。数字０〜７のいずれか１つおよびアルファベッ
トａ〜ｈのいずれか１つによって１つのメモリセルが指
定される。図１１には、文字“Ａ”をそれぞれ０°，９
０°，１８０°，２７０°回転させて読出した結果を示
す。

【００８９】図１２は、図１に示されるメモリアレイ１
をＦＩＦＯ（ＦｉｒｓｔＩｎ−Ｆｉｒｓｔ Ｏｕｔ）メ
モリに応用した例を示す回路図である。

【００９０】書込ワード線ＷＷＬ１はメモリセルＭＣ
１，ＭＣ２の第１のアクセスゲートＱ１１のゲート端子
に接続され、書込ワード線ＷＷＬ２はメモリセルＭＣ
３，ＭＣ４の第１のアクセスゲートＱ１１のゲート端子
に接続される。読出ワード線ＲＷＬ１はメモリセルＭＣ
１，ＭＣ２の第２のアクセスゲートＱ１２のゲート端子
に接続され、読出ワード線ＲＷＬ２はメモリセルＭＣ
３，ＭＣ４の第２のアクセスゲートＱ１２のゲート端子
に接続される。書込ワード線ＷＷＬ１，ＷＷＬ２はライ
トワードセレクタ２０Ｗに接続され、読出ワード線ＲＷ
Ｌ１，ＲＷＬ２はリードワードセレクタ２０Ｒに接続さ
れる。

【００９１】書込ビット線ＷＢＬ１はメモリセルＭＣ
１，ＭＣ３の第１のアクセスゲートＱ１１に接続され、
書込ビット線ＷＢＬ２はメモリセルＭＣ２，ＭＣ４の第
１のアクセスゲートＱ１１に接続される。読出ビット線
ＲＢＬ１はメモリセルＭＣ１，ＭＣ３の第２のアクセス
ゲートＱ１２に接続され、読出ビット線ＲＢＬ２はメモ
リセルＭＣ２，ＭＣ４の第２のアクセスゲートＱ１２に
接続される。書込ビット線ＷＢＬ１，ＷＢＬ２は、それ
ぞれ書込ビット線オン／オフスイッチ４１，４２を介し
てライトビット線セレクタ３０Ｗに接続され、読出ビッ
ト線ＲＢＬ１，ＲＢＬ２は、それぞれセンスアンプ５
１，５２を介してリードビット線セレクタ３０Ｒに接続
される。

【００９２】ライトビット線セレクタ３０Ｗは、ライト
クロック信号ＷＣＬＫに応答して、スイッチ４１，４２
を順に選択してそれをオンさせる。スイッチ４１，４２
は、入力バッファ４３を介して入力データＤＩを受け
る。リードビット線セレクタ３０Ｒは、リードクロック
信号ＲＣＬＫに応答して、センスアンプ５１，５２を順
に選択してそれを活性化させる。センスアンプ５１，５
２により増幅されたデータは出力バッファ５３を介して
出力データＤＯとして供給される。図１２のＦＩＦＯメ
モリにおいては、各メモリセルの第１のアクセスゲート
Ｑ１１を介してデータの書込が行なわれ、各メモリセル
の第２のアクセスゲートＱ１２を介してデータの読出が
行なわれる。

【００９３】

【発明の効果】以上のようにこの発明によれば、書込ま
れたデータを自在に回転して読出すことができる。した
がって、種々のデータを小容量のメモリで高速にＸ−Ｙ
変換することができる。

【００９４】また、各メモリセルが２つのシングルアク
セスゲート手段のみを含み、４本の信号線のみに接続さ
れるので、素子数および回路面積が少なくなり、配線が
簡略化される。

【図面の簡単な説明】

【図１】この発明の一実施例によるスタティックＲＡＭ
の構成を示す図である。

【図２】メモリセルの詳細な構成を示す回路図である。

【図３】ライトドライバおよびセンスアンプの詳細な構
成を示す回路図である。

【図４】図１のスタティックＲＡＭの各動作におけるデ
ータの書込または読出順序を示す図である。

【図５】図１のスタティックＲＡＭの各動作における外
部信号および内部信号の状態を示す信号波形図である。

【図６】図１のスタティックＲＡＭの書込動作を説明す
るための図である。

【図７】図１のスタティックＲＡＭの０°読出動作を説
明するための図である。

【図８】図１のスタティックＲＡＭの９０°読出動作を
説明するための図である。

【図９】図１のスタティックＲＡＭの１８０°読出動作
を説明するための図である。

【図１０】図１のスタティックＲＡＭの２７０°読出動
作を説明するための図である。

【図１１】文字“Ａ”の６４ピクセル表示を示す図であ
る。

【図１２】図１に示されるメモリアレイをＦＩＦＯメモ
リに応用した例を示す図である。

【図１３】文字“Ａ”の読出角度の回転の例を示す図で
ある。

【図１４】４種類のフォントを用いる従来の読出角度の
回転方法を示す図である。

【図１５】書込まれたデータを所定の角度だけ回転させ
て読出すことができる従来のスタティックＲＡＭの主要
部の構成を示すブロック図である。

【図１６】図１５のスタティックＲＡＭの詳細な構成を
示す図である。

【図１７】図１５のスタティックＲＡＭに用いられるラ
イトドライバおよびセンスアンプの構成の一例を示す回
路図である。

【符号の説明】

１ メモリアレイ ２ａ 第１のワードセレクタ ２ｂ 第２のワードセレクタ ３ａ 第１のビットセレクタ ３ｂ 第２のビットセレクタ ４ 書込回路 ５ａ 第１の読出回路 ５ｂ 第２の読出回路 ６ スイッチ ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ メモリセル ＷＸ１，ＷＸ２ 第１のワード線 ＷＹ１，ＷＹ２ 第２のワード線 ＢＹ１，ＢＹ２ 第１のビット線 ＢＸ１，ＢＸ２ 第２のビット線 Ｎ１ 第１のノード Ｎ２ 第２のノード Ｑ１１ 第１のアクセスゲート Ｑ１２ 第２のアクセスゲート Ｇ１，Ｇ２ インバータ なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列に配列された複数の
   メモリセル、 前記複数行に対応して設けられ、各々が対応する行のメ
   モリセルに接続された複数の第１のワード線、 前記複数列に対応して設けられ、各々が対応する列のメ
   モリセルに接続された複数の第２のワード線、 前記複数列に対応して設けられ、各々が対応する列のメ
   モリセルに接続された複数の第１のシングルビット線、 前記複数行に対応して設けられ、各々が対応する行のメ
   モリセルに接続された複数の第２のシングルビット線、 前記複数の第１のワード線のいずれかを選択する第１の
   ワード選択手段、 前記複数の第２のワード線のいずれかを選択する第２の
   ワード選択手段、 前記複数の第１のビット線のいずれかを選択する第１の
   ビット選択手段、 前記複数の第２のビット線のいずれかを選択する第２の
   ビット選択手段、 書込動作時に、前記第１および第２のビット選択手段の
   一方により選択されるシングルビット線にデータを書込
   む書込手段、および読出動作時に、前記第１または第２
   のビット選択手段により選択されるシングルビット線の
   データを読出す読出手段を備え、 前記複数のメモリセルの各々は、 相補データが与えられる第１および第２のノード、 前記第１および第２のノードの相補データを保持する保
   持手段、 前記第１のノードと対応する第１のシングルビット線と
   の間に接続され、対応する第１のワード線に接続される
   制御端子を有する第１のシングルアクセスゲート手段、
   および前記第２のノードと対応する第２のシングルビッ
   ト線との間に接続され、対応する第２のワード線に接続
   される制御端子を有する第２のシングルアクセスゲート
   手段を含む、スタティックランダムアクセスメモリ。
2. 【請求項２】前記書込手段は、前記第１および第２のビ
   ット選択手段の少なくとも一方に接続される少なくとも
   １つの書込手段を含み、 前記読出手段は、前記第１のビット選択手段に接続され
   る第１の読出手段および前記第２のビット選択手段に接
   続される第２の読出手段を含む、請求項１記載のスタテ
   ィックランダムアクセスメモリ。
3. 【請求項３】 複数行および複数列に配列された複数の
   メモリセル、 前記複数行に対応して設けられ、各々が対応する行のメ
   モリセルに接続された複数の第１のワード線、 前記複数列に対応して設けられ、各々が対応する列のメ
   モリセルに接続された複数の第２のワード線、 前記複数列に対応して設けられ、各々が対応する列のメ
   モリセルに接続された複数の第１のシングルビット線、
   および前記複数行に対応して設けられ、各々が対応する
   行のメモリセルに接続された複数の第２のシングルビッ
   ト線を備え、 前記複数のメモリセルの各々は、 相補データが与えられる第１および第２のノード、 前記第１のノードと対応する第１のシングルビット線と
   の間に接続され、対応する第１のワード線に接続される
   制御端子を有する第１のシングルアクセスゲート手段、
   および前記第２のノードと対応する第２のシングルビッ
   ト線との間に接続され、対応する第２のワード線に接続
   される制御端子を有する第２のシングルアクセスゲート
   手段を含むスタティックランダムアクセスメモリの制御
   方法であって、 書込動作時に、前記複数の第１のワード線のいずれかを
   順次選択しかつ前記複数の第１のシングルビット線のい
   ずれかを順次選択し、選択されたメモリセルに順次デー
   タを書込むステップ、および読出動作時に、前記複数の
   第１のワード線のいずれかを順次選択しまたは前記複数
   の第２のワード線のいずれかを順次選択しかつ前記複数
   の第１のシングルビット線のいずれかを順次選択しまた
   は前記複数の第２のシングルビット線のいずれかを順次
   選択し、選択されたメモリセルから順次データを読出す
   ステップを含む、スタティックランダムアクセスメモリ
   の制御方法。