JPS63237296A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS63237296A
JPS63237296A JP62070765A JP7076587A JPS63237296A JP S63237296 A JPS63237296 A JP S63237296A JP 62070765 A JP62070765 A JP 62070765A JP 7076587 A JP7076587 A JP 7076587A JP S63237296 A JPS63237296 A JP S63237296A
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JP
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dummy
lines
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JP62070765A
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Yuichi Miyazawa
宮沢　祐一
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Toshiba Corp
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Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置に関し、特にデータ出力部に
ラッチ択能を備えた半導体記憶装置に関する。
（従来の技術） 出力データのラッチ観能を有する半導体記憶装置として
は、第３図に示すような構成のものが知られている。
第３図に示されている半導体記憶装置はＲＯＭであり、
このＲＯＭは、アドレス信号をデコード゛する行デコー
ダ１１と、この行デコーダ１１によって駆動されるワー
ド１Ｑ１２ａ〜１２ｅと、これらのワ−ド線１２ａ〜１
２ｅに連なるＮ型ＭＯＳトランジスタ＋３ａ〜１３（ｌ
によりディスチャージされるビット線１４ａ〜１４ｅと
、これらのビット線１４８〜１４ｅをプリチャージする
Ｐ型ＭＯ８トランジスタ１５８〜１５ｅと、ビットＩＱ
１４ａ〜１４ｅ上の信号を保持するラッチ回路１６８〜
１６ｅと、クロックφを遅延させることによりラッチ回
路１６ａ〜１６ｅを透過モードにするタイミングを作る
遅延素子１１およびノアゲート１８とによって構成され
る。
ラッチ回路１６ａ〜１６ｅは、ノアゲート１８からのイ
ネーブル信号ＥＮがＨ”レベルの期間中は透過モードと
なり、′Ｌ″レベルの期間中はラッチモードとなるトラ
ンスペアレント型のラッチ回路である。
このような構成のＲＯＭは、クロックφに同期して動作
し、クロックφの１サイクルの前半でビット１ｉ１４ａ
〜１４ｅのプリチャージを行ない、その後半でデータの
読み出しを行なう。次に、第４図を参照してこのＲＯＭ
の動作を説明する。
まず、クロックφが“Ｈ”レベルの期間にインバータ１
１の出力によりＰ型ＭＯＳトランジスタ１５ａ〜１５ｅ
がオンし、ビット線１４ａ〜１４ｅがそれぞれプリチャ
ージされて、全てのビット線がＶｄｄすなわち゛′Ｈ″
レベルとなる。また、この期間中には、行デコーダ１１
によってアドレス信号がデコードされる。次にクロック
φが“Ｌ″レベルなると、ワード線１２ａ〜１２ｅのう
ち行デコーダ１１によって選択された１本が“Ｈ”レベ
ルとなり、この選択されたワード線との交点にＮ型Ｍｏ
Ｓトランジスタのあるビット線は放電され、交点にＮ型
ＭＯ８）ランジスタのないビット線はプリチャージされ
た状態のままとなる。
例えば、行デコーダ１１のデコード結果によりワード線
１２０が選択された場合には、このワード線１２ｃとの
交点にＮ型ＭＯＳトランジスタのあるビット１ｉ１４ｂ
　、　１４８はディスチャージされ、他のビット線１４
ａ　、　１４ｃ　１１４ｄはディスチャージされず“Ｈ
ＩＴレベルのままとなる。このようにして確定されるビ
ット線１４ａ〜１４ｅの電位はラッチ回路１６ａ〜１６
ｅにそれぞれ到達し、これらのラッチ回路が透過モード
となると読み出しデータとして出力される。
前述したように、ラッチ回路１６８〜１６ｅが透過モー
ドになるのはイネーブル信号ＥＮの立上り時であるので
、ラッチ回路１６８〜１６ｅは、クロックφがＬ”レベ
ルになってから遅延素子１７での遅延時間だけ遅れて透
過モードとなる。したがって、遅延素子１７における遅
延時間がビット線１４８〜１４８のうちのどのビット線
のディスチャージ時間よりも長くまたは同じになるよう
に設定されていれば、ラッチ回路１６ａ〜１６ｅの出力
端子には、ビット線１４ａ〜１４ｅの電位が確定する前
のデータは出力されず、常に確定したデー６タが出力さ
れることになる。
しかしながら、遅延回路１７での遅延時間はその遅延回
路を構成するインバータのゲート容量により決定される
ため、遅延回路１７による遅延時間をワード線の立上が
りに要する時間と、ピット線線の配線容量およびそのビ
ット線に付加されるトランジスタの拡散層客間で決定さ
れるビット線のディスチャージ時間との和に合せるのは
非常に困難であるため、次のような問題が発生する。
例えば、遅延素子１７における遅延時間の設定が少なす
ぎた場合には、ビット線の電位が確定する前にラッチ回
路１６ａ〜１６ｅが透過モードとなり、第５図に示すよ
うに、確定前のデータが出力されてしまう。これは、集
積回路内の他の部分での誤動作を引起こしたり、ラッチ
回路１６ａ〜１６ｅにおける電流消費の増加の原因にな
る。
また、遅延素子１７での遅延時間が多すぎると、ＲＯＭ
としてのアクセスタイムが遅くなったのと同じことにな
り、集積回路の動作速度を制限する原因となる。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の半導体記憶装置ではラッチ回路を透過モードにするタ
イミングの設定が困難であり、不確定データが出力され
たり、アクセスタイムが増大したりする点を改善し、最
適なタイミングでラッチ回路を透過モードに設定できる
ようにし、動作の信頼性が高く、しかも高速動作可能な
半導体記憶装置を提供することを目的とする。
［発明の構成〕 （問題点を解決するだめの手段） この発明による半導体記憶装置にあっては、ダミービッ
ト線を備えると共に、このダミーワード線と使用される
全てのワード線との交点にそれぞれディスチャージ手段
を設けて、どのワード線が選択されても前記ディスチャ
ージ手段によって前記ダミービット線がディスチャージ
さ−れるようにし、前記ダミービット線がディスチャー
ジされたタイミングで出力部のラッチ回路を透過モード
に制御するようにしたものである。
したがって、前記ラッチ回路が透過モードに制御される
タイミングは、出力データとなるビット線の電位が確定
するタイミングと同じになり、不確定データを出力しな
い範囲で最も高速のデータ読み出しが可能となる。
（実施例） 以下、図面を参照してこの発明の実施例を説１　　明す
る。
第１図にこの発明の一実施例に係わる半導体記憶装置を
示す。この半導体記憶装置は、第３図の従来の半導体装
置と同様に、クロックφの前半のサイクルでビット１１
４ａ〜１４ｅのプリチャージを行ない、その後半でデー
タの読み出しを行なう同期型のＲＯＭであるが、ラッチ
回路１６ａ〜１６ｅを透過モードにするイネーブル信号
ＥＮの発生に遅延回路１７を用いず、その代わりにダミ
ービット線１４Ｚを設けて、このダミービット線１４２
の電位変化を利用してイネーブル信号ＥＮを発生させる
構成である。
ダミービット線１４ｚにはプリチャージ用のＰ型ＭＯＳ
トランジスタ１５Ｚが設けられると共に、このダミービ
ット１１１４ｚと各ワード線１２ａ〜１２ｅとの交点に
Ｎ型ＭＯＳトランジスタ１３ｖ〜１３ｚがそれぞれ設け
られる。これらのＮ型ＭＯＳトランジスタ１３ｖ〜１３
Ｚは、他のビット線にメモリセルとして設けられるＮ型
ＭＯＳトランジスタ１３８〜７３ＧのＷ／Ｌと同一のＷ
／Ｌを有するものである。
ダミービット線１５ｚはノアゲート１８の一方の入力に
接続され、このノアゲート１８の他方の入力にはクロッ
クφが供給される。そして、このノアゲートの出力は、
ラッチ回路１６ａ〜１６ｅへのイネーブル信号ＥＮとし
て出力され、これによりそれぞれの透過モードおよびラ
ッチモードが設定される。
このような構成のＲＯＭにあっては、ワード線１２ａ〜
１２ｅのうちのどのワード線が選択されても、Ｐ型ＭＯ
Ｓトランジスタ１３ｖ〜１３２のいずれが１つはオン状
態となるため、ダミービット線１４ｚは必ずディスチャ
ージされる。しがも、このダミービット線１４ｚの電位
の下降速度は、他のいずれのビット線の電位の下降速度
よりも遅いことが保証されている。これは、ダミービッ
ト線１５ｚには全てのワード線１２８〜１２ｅに対して
Ｎ型ＭＯＳトランジスタが設けられているので、他のビ
ット線よりも容量負荷が大きいためである。
したがって、ノアゲート１８の出力すなわちラッチ回路
１６ａ〜１６ｅへのイネーブル信号ＥＮは、必ずビット
線１４ａ〜１４ｅの電位が確定した棲に“ＨＩＩレベル
となり、ラッチ回路１６ａ〜１６ｅがらは確定したデー
タが常に出力される。
また、プログラム変更によりビット線１４ａ〜１４ｅの
いずれかが全てのワード線との交点にＮ型トランジスタ
を備えた場合にも、ダミービット線１４ｚの電位の下降
速度はそのビット線の下降速度と同じなので、ラッチ回
路１６ａ〜１６ｅがら不確定データが出力されることは
ない。
つまり、上記構成のＲＯＭにおいては、不確定データを
出力しない範囲で最も高速のデータ読み出しを行なうこ
とができる。
第２図はこの発明をＳＲＡＭに適用した場合の例を示す
ものである。ビット線１５ａ〜ｉ５ｄにはそのビット線
の電位を制御するメモリセル３ｏのトランジスタが接続
され、またダミービット線１４ｚと全てのワード線１２
ａ　、　１２ｂ・・・との交点には、Ｎ型ＭｏＳトラン
ジスタ２１．２２力弓Ｉプられる。このＮ型ＭＯ８Ｉ−
ランジスタ２１のＷ、・ＬはＲＡＭセル３゜のデータ転
送用トランジスタ３ｏａの〜Ｉ　、、／　ｌと同一にし
、トランジスタ２２のＷ　／　ＬはＲＡ〜１セル３ｏの
トランジスタ３０ｂのＷ／Ｌと同一に設定する。
このようにすれば、ダミービット線１４ｚの電位の下降
速度は、他の全てのビット線の下降速度と同一になるの
で、第１図のＲＯＭと同様に、ラッチ回路からは確定し
たデータのみが出力される。
［発明の効果］ 以上のようにこの発明によれば、最適なタイミングでラ
ッチ回路を透過モードに設定できるようになり、動作の
信頼性が高く、しかも高速動作可能な半導体記憶装置を
提供することが可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体記憶装置を
説明する回路図、第２図はこの発明の他の実施例に係わ
る半導体記憶装置を説明する回路図、第３図は従来の半
導体記憶装置を説明する回路図、第４図および第５図は
それぞれ第３図の従来の半導体記憶装置の動作を説明す
るためのタイミングチャートである。 １１・・・行デコーダ、１２ａ〜１２ｅ・・・ワード線
、１３ａ〜１３ｇ　、　１３ｖ〜１３ｚ・・・Ｎ型ＭＯ
８）−ランジスタ、１４８〜１４ｅ・・・ビット線、１
４ｚ・・・ダミービット線、１５ａ　〜１５ｅ　、　１
５ｚ−Ｐ型ＭＯＳトランジスタ、１６ａ〜１６ｅ・・・
ラッチ回路、１８・・・ノアゲート。 出願人代理人　弁理士　鈴　江　武　彦第３図 第　４　図 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）ビット線の電位が入力に供給され、制御信号に基
    づいてそのビット線の電位をそのまま出力する透過モー
    ドと、その電位をラッチして出力するラッチモードとに
    切替え制御されるラッチ回路を備えた半導体記憶装置に
    おいて、 ダミービット線と、 このダミービット線を他のビット線と共に プリチャージするプリチャージ回路と、 使用される全てのワード線と前記ダミービ ット線との交点にそれぞれ設けられ、対応するワード線
    が活性化された際に前記ダミービット線の電位をそれぞ
    れディスチャージする複数のディスチャージ手段と、 前記ダミービット線がディスチャージされ た際に前記ラッチ回路を透過モードに制御する制御信号
    発生手段とを具備することを特徴とする半導体記憶装置
    。
  2. （２）前記ビット線にはそのビット線の電位を制御する
    メモリセルが接続され、且つ前記ディスチャージ手段は
    前記メモリセルと同等の構成になつている特許請求の範
    囲第１項記載の半導体記憶装置。
JP62070765A 1987-03-25 1987-03-25 半導体記憶装置 Pending JPS63237296A (ja)

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