JPS6120292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6120292A JPS6120292A JP59139667A JP13966784A JPS6120292A JP S6120292 A JPS6120292 A JP S6120292A JP 59139667 A JP59139667 A JP 59139667A JP 13966784 A JP13966784 A JP 13966784A JP S6120292 A JPS6120292 A JP S6120292A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発゛明は動作の高速化を図った半導体記憶装置に係
り、特に大容量、高速、低消費電力のスタティック型メ
モリに関する。
り、特に大容量、高速、低消費電力のスタティック型メ
モリに関する。
［発明の技術的背景とその問題点］
従来、低消費電力の半導体メモリを訃現する手段として
は、ワード線をパルス的に駆動し、実質的にデータを読
み出していない時には、たとえそのチップが選択されて
いてもワード線を閉じてしまうという、いわゆるオート
パワーダウン方式が提案されている。
は、ワード線をパルス的に駆動し、実質的にデータを読
み出していない時には、たとえそのチップが選択されて
いてもワード線を閉じてしまうという、いわゆるオート
パワーダウン方式が提案されている。
このオートパワーダウン方式のメモリは例えば第３図の
ように構成されている。また第４図はそのタイミングチ
ャートである。このメモリでは、アドレスのレベル変化
がアドレストランジションディテクタにより感知されて
、まず一定パルス幅のパルス信号φＷＡが発生される。
ように構成されている。また第４図はそのタイミングチ
ャートである。このメモリでは、アドレスのレベル変化
がアドレストランジションディテクタにより感知されて
、まず一定パルス幅のパルス信号φＷＡが発生される。
このパルス信号φＷＡはロウデコーダの一部であるアン
ドゲート１１に供給されている。さらにこのアントゲ−
１〜１１には図示しないアドレスバッファからアドレス
信号が供給されているので、アドレスのデコードがアド
レスバッファで完了すると、このアンドゲート１１の出
力端が接続されているワード線ｗ＋Ｌが上記パルス信号
φＷＡのＩＴ ＨＩ＋レベル期間のみ”ＨＩＩレベルに
される。これによりメモリセルＭＣが活性化され、デー
タ読み出しの場合、ここに蓄積されていた情報が一対の
ビット線ＢＬ、ＢＬに読み出され、この情報はその後、
カラムデコーダ１２およびデータ書込み／続出し回路１
３を介して最終的に出力□ ｏｕｔとして読み出される
。他方、データ書き込みの場合には、メモリセルＭ Ｃ
の活性後に入力データＱｉｎが上記データ書込み、′続
出し回路１３およびカラムデコーダ１２を介して上記活
性化されたメモリセルＭＣに記憶される。
ドゲート１１に供給されている。さらにこのアントゲ−
１〜１１には図示しないアドレスバッファからアドレス
信号が供給されているので、アドレスのデコードがアド
レスバッファで完了すると、このアンドゲート１１の出
力端が接続されているワード線ｗ＋Ｌが上記パルス信号
φＷＡのＩＴ ＨＩ＋レベル期間のみ”ＨＩＩレベルに
される。これによりメモリセルＭＣが活性化され、デー
タ読み出しの場合、ここに蓄積されていた情報が一対の
ビット線ＢＬ、ＢＬに読み出され、この情報はその後、
カラムデコーダ１２およびデータ書込み／続出し回路１
３を介して最終的に出力□ ｏｕｔとして読み出される
。他方、データ書き込みの場合には、メモリセルＭ Ｃ
の活性後に入力データＱｉｎが上記データ書込み、′続
出し回路１３およびカラムデコーダ１２を介して上記活
性化されたメモリセルＭＣに記憶される。
上記メモリセルＭＣは例えば図示するように、Ｐチャネ
ルＭＯ３ｔ−ランジスタ２１およびＮチャネルＭＯＳト
ランジスタ２２からなるＣＭＯＳインバータ２３、Ｐチ
ャネルＭＯ８ｔ−ランジスタ２４およびＮチャネルＭＣ
８ｔ−ランジスタ２５からなるＣＭＯＳインバータ２６
の入出力端間を交互に接続して構成されるフリップフロ
ップ２７と、２個のトランスフ１ゲート用のＮチャネル
ＭＯＳトランジスタ２８゜２９とから構成されており、
上記一方のビット線ＢＬと電源電圧ＶＤＤ印加点との間
には、常時オン状態にされている負荷用のＮチャルネル
ＭＯＳトランジスタ３０が挿入されており、同様に上記
他方のピッ１−線Ｂしと電源電圧ＶＤＤ印加点との間に
は、常時オン状態にされている負荷用のＮチャルネルＭ
Ｏ３ｌ−ランジスタ３１が挿入されている。
ルＭＯ３ｔ−ランジスタ２１およびＮチャネルＭＯＳト
ランジスタ２２からなるＣＭＯＳインバータ２３、Ｐチ
ャネルＭＯ８ｔ−ランジスタ２４およびＮチャネルＭＣ
８ｔ−ランジスタ２５からなるＣＭＯＳインバータ２６
の入出力端間を交互に接続して構成されるフリップフロ
ップ２７と、２個のトランスフ１ゲート用のＮチャネル
ＭＯＳトランジスタ２８゜２９とから構成されており、
上記一方のビット線ＢＬと電源電圧ＶＤＤ印加点との間
には、常時オン状態にされている負荷用のＮチャルネル
ＭＯＳトランジスタ３０が挿入されており、同様に上記
他方のピッ１−線Ｂしと電源電圧ＶＤＤ印加点との間に
は、常時オン状態にされている負荷用のＮチャルネルＭ
Ｏ３ｌ−ランジスタ３１が挿入されている。
ところで、上記メモリセルＭＣの活性時に、このメモリ
セルではデータ記憶状態に応じて、例えばＭＣ８ｌ−ラ
ンジスタ３０．２８．２２を直列に介して電源ＶＤＤ、
Ｖ２Ｏ間に電流が流れる。すなわちこのとき、このメモ
リセル１よ大きな電力を消費する。オートパワーダウン
方式はこのときの電力消費量を最少にするため、前記パ
ルス信号φＷＡが１１８ ）ルベルとなついる期間だけ
ワード線ＷＬを駆動するものであり、このＨ”レベル期
間が過ぎればメモリセルＭＣ内のトランジスタ２８．２
’ｌｌがオフ状態にされるので、これ以降メモリセルは
電力を消費しない。
セルではデータ記憶状態に応じて、例えばＭＣ８ｌ−ラ
ンジスタ３０．２８．２２を直列に介して電源ＶＤＤ、
Ｖ２Ｏ間に電流が流れる。すなわちこのとき、このメモ
リセル１よ大きな電力を消費する。オートパワーダウン
方式はこのときの電力消費量を最少にするため、前記パ
ルス信号φＷＡが１１８ ）ルベルとなついる期間だけ
ワード線ＷＬを駆動するものであり、このＨ”レベル期
間が過ぎればメモリセルＭＣ内のトランジスタ２８．２
’ｌｌがオフ状態にされるので、これ以降メモリセルは
電力を消費しない。
このように活性化パルス信号φＷＡを使用してワード線
ＷＬをパルス的に駆動することにより、オートパワーダ
ウンｍ能を実現している。
ＷＬをパルス的に駆動することにより、オートパワーダ
ウンｍ能を実現している。
他方、やはり低消費電力化と高速性を追及する方式とし
てワード線の２重化方式がある。この方式は例えば特願
昭５７−１３８５７３号の出願に係る願書に最初に添付
された明細ＩＪ５よび図面に示されるように、多数の短
いセクションワード線を長い１本のメインワード線によ
り選択的に駆動するものである。この方式では、１本の
セクションワード線のみを活性化し、それに属する比較
的少数のメモリセルのみが活性化されるので、消費電力
が小さくなるという特長を持っている。
てワード線の２重化方式がある。この方式は例えば特願
昭５７−１３８５７３号の出願に係る願書に最初に添付
された明細ＩＪ５よび図面に示されるように、多数の短
いセクションワード線を長い１本のメインワード線によ
り選択的に駆動するものである。この方式では、１本の
セクションワード線のみを活性化し、それに属する比較
的少数のメモリセルのみが活性化されるので、消費電力
が小さくなるという特長を持っている。
そこで従来では、前記オートパワーダウン方式の持つ利
点と上記ワード線の２重化方式の持つ利点を共に得るた
めに上記両方式を組合わせたメモリが考えられている。
点と上記ワード線の２重化方式の持つ利点を共に得るた
めに上記両方式を組合わせたメモリが考えられている。
第５図はそのメモリの構成を示し、第６図はそのタイミ
ングチャートである。４０はそれぞれたとえば３２力ラ
ム分のメモリセルが設けられたメモリセクションである
。上記各メモリセクション４０内にはＯつ方向に複数の
セクションワード線ＳＷＬが配列され、さらにこれと交
差する方向に複数のビット線ＢＬ、ＢＬが３２対配列さ
れている。そしてセクションワード線ＳＷＬとビット線
との各交差位置には、例えば前記第３図と同様に構成さ
れているメモリセルＭＣが設けられている。４１はロウ
デコーダであり、このロウデコーダ４１内にはチップイ
ネーブル信号ＧＥ、前記パルス信号φＷＡおよびＸ方向
アドレス信号ＸｏないしＸｅ 、Ｘ。
ングチャートである。４０はそれぞれたとえば３２力ラ
ム分のメモリセルが設けられたメモリセクションである
。上記各メモリセクション４０内にはＯつ方向に複数の
セクションワード線ＳＷＬが配列され、さらにこれと交
差する方向に複数のビット線ＢＬ、ＢＬが３２対配列さ
れている。そしてセクションワード線ＳＷＬとビット線
との各交差位置には、例えば前記第３図と同様に構成さ
れているメモリセルＭＣが設けられている。４１はロウ
デコーダであり、このロウデコーダ４１内にはチップイ
ネーブル信号ＧＥ、前記パルス信号φＷＡおよびＸ方向
アドレス信号ＸｏないしＸｅ 、Ｘ。
ないし×８のうちいずれか５種類の信号の組合わせが入
力されるデコード用ナントゲート４２が複数個設けられ
ている。各ナンドゲ−１−４２の出力端は複数のメイン
ワード線ＭＷＬのうちそれぞれ対応するものに接続され
ている。４３は前記セクションワード線ＳＷＬを選択す
るためのノアゲートであり、その一方入力端には対応す
るメインワード線ＭＷＬが接続され、他方入力端には複
数の選択信号線ＳＳのうち対応するものが接続されてい
る。
力されるデコード用ナントゲート４２が複数個設けられ
ている。各ナンドゲ−１−４２の出力端は複数のメイン
ワード線ＭＷＬのうちそれぞれ対応するものに接続され
ている。４３は前記セクションワード線ＳＷＬを選択す
るためのノアゲートであり、その一方入力端には対応す
るメインワード線ＭＷＬが接続され、他方入力端には複
数の選択信号線ＳＳのうち対応するものが接続されてい
る。
また、前記メモリセクション４０内のピッ１−線ＢＬＢ
Ｌは、チップイネーブル信号ＣＥ、Ｙ方向アドレス信号
Ｙのうち例えばＯビット目と１ピツ１へ目の反転信号そ
れぞれの論理積信号に応じて、上記３２カラムのうちい
ずれか１つがカラムデコーダ４４で選択される。そして
この選択された一対のビット線ＢＬ、ＢＬに属したメモ
リセルにデータの書き込みもしくは読み出しが行われる
。４５はＹ方向アドレス信号Ｙのうち例えば２ピツ１〜
目ないし５ビツト目の信号が入力されるセレクションデ
コーダである。このセレクションデコーダ４５は上記入
力アドレス信号に応じて、上記カラムデコーダ４４を選
択的に動作させるとともに、前記複数の選択信号線ＳＳ
のうち対応するものを駆動する。
Ｌは、チップイネーブル信号ＣＥ、Ｙ方向アドレス信号
Ｙのうち例えばＯビット目と１ピツ１へ目の反転信号そ
れぞれの論理積信号に応じて、上記３２カラムのうちい
ずれか１つがカラムデコーダ４４で選択される。そして
この選択された一対のビット線ＢＬ、ＢＬに属したメモ
リセルにデータの書き込みもしくは読み出しが行われる
。４５はＹ方向アドレス信号Ｙのうち例えば２ピツ１〜
目ないし５ビツト目の信号が入力されるセレクションデ
コーダである。このセレクションデコーダ４５は上記入
力アドレス信号に応じて、上記カラムデコーダ４４を選
択的に動作させるとともに、前記複数の選択信号線ＳＳ
のうち対応するものを駆動する。
このメモリでは、第６図に示すようにアドレスが変化す
るとパルス信号φＷＡが発生され、この後、１本のメイ
ンワード線ＭＷＬがパルス的に駆動される（ ” Ｌ
”レベル）。一方、上記アドレスの変化により、セレク
ションデコーダ４５により１本の選択信号線ＳＳのみが
駆動される（“′Ｌ′°レベル）。これにより、上記選
択された１本の選択信号線ＳＳに対応したノアゲート４
３が開かれ、このノアゲート４３を介してメインワード
線ＭＷＬの信号が１本のセクションワード線ＳＷＬに伝
えられる。他方、カラムデコーダ４４によって１つのメ
モリセクション４０が選択され、この選択されたメモリ
セクション４０内のビット線と上記ノアゲート４３によ
り駆動されるセクションワード線ＳＷＬとの交差位置に
あるメモリセルが選択される。データ読み出しの場合に
、選択されたメモリセルでは予め記憶されていたデータ
が一対のビット線に読み出され、これによりビット線Ｂ
Ｌ、ＢＬいずれか一方の電位がＬ”レベルに向かって低
下し、ビット線間電位差が生じる。この電位差が図示し
ないセンスアンプで検出されてデータＤＯｕｔとして出
力される。
るとパルス信号φＷＡが発生され、この後、１本のメイ
ンワード線ＭＷＬがパルス的に駆動される（ ” Ｌ
”レベル）。一方、上記アドレスの変化により、セレク
ションデコーダ４５により１本の選択信号線ＳＳのみが
駆動される（“′Ｌ′°レベル）。これにより、上記選
択された１本の選択信号線ＳＳに対応したノアゲート４
３が開かれ、このノアゲート４３を介してメインワード
線ＭＷＬの信号が１本のセクションワード線ＳＷＬに伝
えられる。他方、カラムデコーダ４４によって１つのメ
モリセクション４０が選択され、この選択されたメモリ
セクション４０内のビット線と上記ノアゲート４３によ
り駆動されるセクションワード線ＳＷＬとの交差位置に
あるメモリセルが選択される。データ読み出しの場合に
、選択されたメモリセルでは予め記憶されていたデータ
が一対のビット線に読み出され、これによりビット線Ｂ
Ｌ、ＢＬいずれか一方の電位がＬ”レベルに向かって低
下し、ビット線間電位差が生じる。この電位差が図示し
ないセンスアンプで検出されてデータＤＯｕｔとして出
力される。
すなわち、このメモリでは最終的にセクションワード線
ＳＷＬをパルス的に駆動°するものであるが、このため
にメインワード線ＭＷＬをパルス的に駆動している。
ＳＷＬをパルス的に駆動°するものであるが、このため
にメインワード線ＭＷＬをパルス的に駆動している。
ところで、上記メインワード線ＭＷＬはロウデコーダ４
１で駆動されているが、一般的に多ビット構成のメモリ
、特にＲＡＭではカラムデコーダ４４よりロウデコーダ
４１の方が速度が遅くなる。これはロウ方向アドレスの
ビット数がカラム方向のそれよりも多いからで坐り、ロ
ウデコーダ４１を図示するようにナントゲート４２で構
成する場合に、トランジスタなどのスイッチング素子が
、カラムデコーダ４４よりロウデコーダ４１の方がより
多く多段接続されることになり、これによって信号が遅
れてしようからである。このため、活性化信号φＷＡで
メインワード線ＭＷＬをパルス的に駆動する場合には、
ロウデコーダ４１おける信号遅れ時間がさらに大きくな
り、メモリの動作速度自体が遅くなるという欠点がある
。
１で駆動されているが、一般的に多ビット構成のメモリ
、特にＲＡＭではカラムデコーダ４４よりロウデコーダ
４１の方が速度が遅くなる。これはロウ方向アドレスの
ビット数がカラム方向のそれよりも多いからで坐り、ロ
ウデコーダ４１を図示するようにナントゲート４２で構
成する場合に、トランジスタなどのスイッチング素子が
、カラムデコーダ４４よりロウデコーダ４１の方がより
多く多段接続されることになり、これによって信号が遅
れてしようからである。このため、活性化信号φＷＡで
メインワード線ＭＷＬをパルス的に駆動する場合には、
ロウデコーダ４１おける信号遅れ時間がさらに大きくな
り、メモリの動作速度自体が遅くなるという欠点がある
。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は低消費電力化を図ることができるとと
もに高速な半導体記憶装置を提供することにある。
あり、その目的は低消費電力化を図ることができるとと
もに高速な半導体記憶装置を提供することにある。
［発明の概要］
上記目的を達成するため、この発明にあっては複数に分
割されたセクションワード線と、上記各セクションワー
ド線と交差するように配設される複数のビット線と、上
記セクションワード線とビット線との各交差位置に対応
して設けられ複数セクションに分割設定されたメモリセ
ル群と、その出力端が対応する上記セクションワード線
に接続され、各セクションワード線に接続された複数セ
クションのメモリセル群を選択する複数の第１選択回路
と、上記複数の第１選択回路の各一方入力端が並列に接
続されるメインワード線と、アドレス信号に応じて上記
メインワード線を選択する口ウデコーダと、上記複数の
各第１選択回路の他方入力端が接続される複数の選択信
号線と、その出力端が対応する上記選択信号線に接続さ
れ、１つのセクションワード線を選択する複数の第２選
択回路と、アドレス信号に応じて選択信号を１．２第２
選択回路の各一方入力端に供給するセレクションデコー
ダと、外部入力信号のレベル変化を検出し、これが検出
されてから一定期間だけアクティブになるようなパルス
信号を発生するパルス信号発生回路と、上記パルス信号
を上記複数の第２選択回路の他方入力端に並列に供給す
る手段とを具備し、２重ワード線方式とオートパワータ
ウン方式とを組合わせる際にメインワード線で１よなく
選択信号線をパルス的に駆動することにより、動作速度
の遅いロウデコーダの速度を遅くすることなしにセクシ
ョンワード線をパルス的に駆動し、これにより低消費電
力化および高速性を達成している。
割されたセクションワード線と、上記各セクションワー
ド線と交差するように配設される複数のビット線と、上
記セクションワード線とビット線との各交差位置に対応
して設けられ複数セクションに分割設定されたメモリセ
ル群と、その出力端が対応する上記セクションワード線
に接続され、各セクションワード線に接続された複数セ
クションのメモリセル群を選択する複数の第１選択回路
と、上記複数の第１選択回路の各一方入力端が並列に接
続されるメインワード線と、アドレス信号に応じて上記
メインワード線を選択する口ウデコーダと、上記複数の
各第１選択回路の他方入力端が接続される複数の選択信
号線と、その出力端が対応する上記選択信号線に接続さ
れ、１つのセクションワード線を選択する複数の第２選
択回路と、アドレス信号に応じて選択信号を１．２第２
選択回路の各一方入力端に供給するセレクションデコー
ダと、外部入力信号のレベル変化を検出し、これが検出
されてから一定期間だけアクティブになるようなパルス
信号を発生するパルス信号発生回路と、上記パルス信号
を上記複数の第２選択回路の他方入力端に並列に供給す
る手段とを具備し、２重ワード線方式とオートパワータ
ウン方式とを組合わせる際にメインワード線で１よなく
選択信号線をパルス的に駆動することにより、動作速度
の遅いロウデコーダの速度を遅くすることなしにセクシ
ョンワード線をパルス的に駆動し、これにより低消費電
力化および高速性を達成している。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例の構成を示す。この実施例
のものが前記第５図のものと異なっているところは、前
記Ｏウデコーダ４１内の各ナンドグーｈ４２に前記活性
化信号（パルス信号）φＷＡを入力する代わりに、前記
各選択信号線ＳＳとセクションデコーダ４５の出力端と
の間に各ノアゲート４Ｇを設け、このノアゲート４６の
各一方入力端には上記セクションデコーダ４５の対応す
る出力端の信号を供給し、各他方入力端には並列に上記
活性化信号φＷＡ、の反転信号φＷＡを入力するように
したものである。なお、第１図中、５０はアドレス信号
のレベル変化を検出して上記活性化信号φＷＡを発生す
る周知のアドレストランジションディテクタである。
のものが前記第５図のものと異なっているところは、前
記Ｏウデコーダ４１内の各ナンドグーｈ４２に前記活性
化信号（パルス信号）φＷＡを入力する代わりに、前記
各選択信号線ＳＳとセクションデコーダ４５の出力端と
の間に各ノアゲート４Ｇを設け、このノアゲート４６の
各一方入力端には上記セクションデコーダ４５の対応す
る出力端の信号を供給し、各他方入力端には並列に上記
活性化信号φＷＡ、の反転信号φＷＡを入力するように
したものである。なお、第１図中、５０はアドレス信号
のレベル変化を検出して上記活性化信号φＷＡを発生す
る周知のアドレストランジションディテクタである。
第２図は上ｎｄ実施例装置の動作を示すタイミングチャ
ートである。このメモリでは、第２図に示すようにアド
レスが変化するとアドレストランジションディテクタ５
０からパルス信号φＷＡが発生される。一方、上記アド
レスの変化後、そのアドレスに応じて１本のメインワー
ド線ＭＷＬがロウデコーダ４１により選択的に駆動され
る。。同様に、上記アドレスの変化後、セレクションデ
コーダ４５はそのアドレスに対応して１つの出力端のみ
ヲ選択駆動する。これにより１つのノアゲート４６のみ
が動作され、その出力端が接続されている１本の選択信
号線ＳＳがパルス的に駆動される。さらにこれにより、
上記選択された１本の選択信号ｉｓＳに対応したノアゲ
ート４３が開かれ、このノアグー１〜４３を介してメイ
ンワード線ＭＷＩ−の信号が１本のセクションワード線
ＳＷＬに伝えられる。他方、カラムデコーダ４４によっ
て１つのメモリしクション４０が選択され、この選択さ
れたメモリセクション４０内のピッ１へ線と上記ノアゲ
ート４３により駆動されるセクションワード線Ｓ Ｗ
Ｌとの交差位置にあるメモリセルが選択される。そして
）゛−タ読み出しの場合に、選択されたメモリセルては
予め記憶されていたデータが一対のピッ１〜線ＢＬ。
ートである。このメモリでは、第２図に示すようにアド
レスが変化するとアドレストランジションディテクタ５
０からパルス信号φＷＡが発生される。一方、上記アド
レスの変化後、そのアドレスに応じて１本のメインワー
ド線ＭＷＬがロウデコーダ４１により選択的に駆動され
る。。同様に、上記アドレスの変化後、セレクションデ
コーダ４５はそのアドレスに対応して１つの出力端のみ
ヲ選択駆動する。これにより１つのノアゲート４６のみ
が動作され、その出力端が接続されている１本の選択信
号線ＳＳがパルス的に駆動される。さらにこれにより、
上記選択された１本の選択信号ｉｓＳに対応したノアゲ
ート４３が開かれ、このノアグー１〜４３を介してメイ
ンワード線ＭＷＩ−の信号が１本のセクションワード線
ＳＷＬに伝えられる。他方、カラムデコーダ４４によっ
て１つのメモリしクション４０が選択され、この選択さ
れたメモリセクション４０内のピッ１へ線と上記ノアゲ
ート４３により駆動されるセクションワード線Ｓ Ｗ
Ｌとの交差位置にあるメモリセルが選択される。そして
）゛−タ読み出しの場合に、選択されたメモリセルては
予め記憶されていたデータが一対のピッ１〜線ＢＬ。
しいずれか一方の電位がＬ“ルベルに向かっで低下し、
ビット線間電位差が生じる。この電位差が図示しないセ
ンスアンプで検出されてデータＤｏｕｔとして出力され
る。
ビット線間電位差が生じる。この電位差が図示しないセ
ンスアンプで検出されてデータＤｏｕｔとして出力され
る。
この実施例装置では、最終的にセクションワード線ＳＷ
Ｌをパルス的に駆動するものであるが、このために従来
のようにメインワード線ＭＷＬをパルス的に駆動する代
わりに、選択信号線ＳＳをパルス的に駆動づるようにし
ている。
Ｌをパルス的に駆動するものであるが、このために従来
のようにメインワード線ＭＷＬをパルス的に駆動する代
わりに、選択信号線ＳＳをパルス的に駆動づるようにし
ている。
このため従来問題であった動作速度の遅いロウデコーダ
の速度をより遅くするという問題がなくなる。反面、カ
ラム系の信号すなわち選択信号線ＳＳの信号は従来より
も多少遅くなるが、一般にこの信号はロウデコーダの信
号よりも十分早く発生されるので、Ｒ柊的に信号線ＳＳ
の駆動がメインワード線よりも遅くなることはない。こ
れにより、従来、比較的差があったロウ系の信号とカラ
ム系の信号の速度のバランスが良くなり、従来よりも高
速度で動作することになる。しかも、セクションワード
ｌ５ＷＬは第５図の従来装置と同様にパルス的に駆動さ
れるので、消費電力の削減を図ることができる。このた
め、上記実施例装置では、低消費電力でありかつ高速動
作が可能である。
の速度をより遅くするという問題がなくなる。反面、カ
ラム系の信号すなわち選択信号線ＳＳの信号は従来より
も多少遅くなるが、一般にこの信号はロウデコーダの信
号よりも十分早く発生されるので、Ｒ柊的に信号線ＳＳ
の駆動がメインワード線よりも遅くなることはない。こ
れにより、従来、比較的差があったロウ系の信号とカラ
ム系の信号の速度のバランスが良くなり、従来よりも高
速度で動作することになる。しかも、セクションワード
ｌ５ＷＬは第５図の従来装置と同様にパルス的に駆動さ
れるので、消費電力の削減を図ることができる。このた
め、上記実施例装置では、低消費電力でありかつ高速動
作が可能である。
またこの実施例装置では、活性化信号φＷＡがカラムデ
コーダ４４の付近を通って各ノアゲート４６に供給され
ている。このカラムデコーダ４４付近にはセンスアンプ
が設けられることもあり、センスアンプが設けられる場
合にこの゛センスアンプの低消費電力化を達成するため
に上記活性化信号φＷＡを各センスアンプに供給するの
で、配置的にも無駄が生じない。
コーダ４４の付近を通って各ノアゲート４６に供給され
ている。このカラムデコーダ４４付近にはセンスアンプ
が設けられることもあり、センスアンプが設けられる場
合にこの゛センスアンプの低消費電力化を達成するため
に上記活性化信号φＷＡを各センスアンプに供給するの
で、配置的にも無駄が生じない。
［発明の効果］
以上説明したようにこの発明によれば、低消費電力化を
図ることができるとともに高速な半導体記憶装置を提供
することができる。
図ることができるとともに高速な半導体記憶装置を提供
することができる。
第１図はこの発明に係る半導体記憶装置の一実施例の構
成を示す図、第２図はそのタイミングチャート、第３図
は従来のオートパワーダウン方式のメモリの構成を示す
図、第４図はそのタイミングチャート、第５図はオート
パワーダウン方式と２重化方式を組合わせた従来のメモ
リの構成を示す図、第６図はそのタイミングチャートで
ある。 ４０・・・メモリセクション、４１・・・ロウデコーダ
（第１デコーダ）、４３・・・ノアゲート（第１選択回
路）、４４・・・カラムデコーダ、４５・・・セクショ
ンデコーダ（第２デコーダ）、４６・・・ノアゲート（
第２選択回路）、５０・・・アドレストランジョンディ
テクタ（パルス信号発生手段）、ＭＷＬ・・・メインワ
ード線（第２ワード線）、ＳＷＬ・・・セクションワー
ド線（第１ワード線）、ＳＳ・・・選択信号線。 出願人代理人 弁理士 鈴江武彦 第２図 ＢＬ、ＢＬ 第３ｒ￥１ Ｄｏｕｔ Ｄｉｎ
成を示す図、第２図はそのタイミングチャート、第３図
は従来のオートパワーダウン方式のメモリの構成を示す
図、第４図はそのタイミングチャート、第５図はオート
パワーダウン方式と２重化方式を組合わせた従来のメモ
リの構成を示す図、第６図はそのタイミングチャートで
ある。 ４０・・・メモリセクション、４１・・・ロウデコーダ
（第１デコーダ）、４３・・・ノアゲート（第１選択回
路）、４４・・・カラムデコーダ、４５・・・セクショ
ンデコーダ（第２デコーダ）、４６・・・ノアゲート（
第２選択回路）、５０・・・アドレストランジョンディ
テクタ（パルス信号発生手段）、ＭＷＬ・・・メインワ
ード線（第２ワード線）、ＳＷＬ・・・セクションワー
ド線（第１ワード線）、ＳＳ・・・選択信号線。 出願人代理人 弁理士 鈴江武彦 第２図 ＢＬ、ＢＬ 第３ｒ￥１ Ｄｏｕｔ Ｄｉｎ
Claims (1)
- 複数に分割された第１ワード線と、上記各第１ワード
線と交差するように配設される複数のビット線と、上記
第１ワード線とビット線との各交差位置に対応して設け
られ複数セクションに分割設定されたメモリセル群と、
その出力端が対応する上記第１ワード線に接続され、各
第１ワード線に接続された複数セクションのメモリセル
群を選択する複数の第１選択回路と、上記複数の第１選
択回路の各一方入力端が並列に接続される第２ワード線
と、アドレス信号に応じて上記第２ワード線を選択する
第１デコーダと、上記複数の各第１選択回路の他方入力
端が接続される複数の選択信号線と、その出力端が対応
する上記選択信号線に接続され、１つの第１ワード線を
選択する複数の第２選択回路と、アドレス信号に応じて
選択信号を上記第２選択回路の各一方入力端に供給する
第２デコーダと、外部入力信号のレベル変化を検出し、
これが検出されてから一定期間だけアクティブになるよ
うなパルス信号を発生するパルス信号発生手段と、上記
パルス信号を上記複数の第２選択回路の他方入力端に並
列に供給する手段とを具備したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139667A JPS6120292A (ja) | 1984-07-05 | 1984-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59139667A JPS6120292A (ja) | 1984-07-05 | 1984-07-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120292A true JPS6120292A (ja) | 1986-01-29 |
Family
ID=15250610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59139667A Pending JPS6120292A (ja) | 1984-07-05 | 1984-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120292A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326897A (ja) * | 1986-07-21 | 1988-02-04 | Hitachi Ltd | 半導体メモリ装置 |
| US5467317A (en) * | 1991-06-27 | 1995-11-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device for use an apparatus requiring high-speed access to memory cells |
| US6665228B2 (en) * | 2001-06-11 | 2003-12-16 | Infineon Technologies Ag | Integrated memory having a memory cell array with a plurality of segments and method for operating the integrated memory |
| JP2007198560A (ja) * | 2006-01-30 | 2007-08-09 | Omron Corp | 安全システム |
| JP2008210513A (ja) * | 2008-04-17 | 2008-09-11 | Fujitsu Ltd | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212696A (ja) * | 1982-06-03 | 1983-12-10 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS5930294A (ja) * | 1982-08-11 | 1984-02-17 | Toshiba Corp | 半導体記憶装置 |
| JPS6050797A (ja) * | 1983-08-31 | 1985-03-20 | Toshiba Corp | 半導体記憶装置 |
-
1984
- 1984-07-05 JP JP59139667A patent/JPS6120292A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212696A (ja) * | 1982-06-03 | 1983-12-10 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS5930294A (ja) * | 1982-08-11 | 1984-02-17 | Toshiba Corp | 半導体記憶装置 |
| JPS6050797A (ja) * | 1983-08-31 | 1985-03-20 | Toshiba Corp | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326897A (ja) * | 1986-07-21 | 1988-02-04 | Hitachi Ltd | 半導体メモリ装置 |
| USRE36404E (en) * | 1991-01-27 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device for use in apparatus requiring high-speed access to memory cells |
| US5467317A (en) * | 1991-06-27 | 1995-11-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device for use an apparatus requiring high-speed access to memory cells |
| US6665228B2 (en) * | 2001-06-11 | 2003-12-16 | Infineon Technologies Ag | Integrated memory having a memory cell array with a plurality of segments and method for operating the integrated memory |
| JP2007198560A (ja) * | 2006-01-30 | 2007-08-09 | Omron Corp | 安全システム |
| JP2008210513A (ja) * | 2008-04-17 | 2008-09-11 | Fujitsu Ltd | 半導体記憶装置 |
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