JP2987193B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2987193B2 JP2314613A JP31461390A JP2987193B2 JP 2987193 B2 JP2987193 B2 JP 2987193B2 JP 2314613 A JP2314613 A JP 2314613A JP 31461390 A JP31461390 A JP 31461390A JP 2987193 B2 JP2987193 B2 JP 2987193B2
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    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 消費電力を抑えるとともに、いかなる場合でも高速に
処理する半導体記憶装置を提供することを目的とし、２
つのインバータの入出力端をそれぞれ交差接続してなる
フリップフロップと、ゲートが書き込み専用ワード線に
接続されるとともに、前記フリップフロップと２本の書
き込み専用ビット線とを接続する２つのスイッチングト
ランジスタと、前記フリップフロップの出力を反転して
出力する２つのインバータと、ゲートが読み出し専用ワ
ード線に接続されるとともに、前記フリップフロップの
出力を反転して出力する２つのインバータと２本の読み
出し専用ビット線とを接続する２つのスイッチングトラ
ンジスタと、カラムセレクト信号によって同時に導通す
る書き込み用カラムスイッチングトランジスタと読み込
み用カラムスイッチングトランジスタと、を備えた半導
体記憶装置であって、前記書き込み専用ビット線から前
記フリップフロップにデータを書き込むときに、前記２
本の読み出し専用ビット線をショートさせて等電位にす
るショート回路を有するように構成する。
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、詳しくは、SRAM
（static random accessmemory）に用いて好適な、消費
電力を抑えつつ、占有面積を低減する半導体記憶装置に
関する。
近年、高速な読出し書込みメモリとして、例えば、SR
AM等の半導体記憶装置が数多く開発されている。
SRAMは所定の電源電圧が維持されている限りデータが
保持され、DRAM（dynamic random accessmemory）のよ
うなリフレッシュ動作が不要であるという特徴がある。
そして、この半導体記憶装置においては、低消費電力
化と高速化とが要求される。
〔従来の技術〕
従来のこの種の半導体記憶装置としては、例えば、第
５図に示すような、シングルポートのSRAMがある。
この半導体記憶装置であるSRAMにおいて、Tn1,Tn2は
ｎチャネルMOSトランジスタ、INV1,INV2はインバータで
あり、WLはワード線、BL,▲▼はビット線である。
以上の構成において、このSRAMは書き込みと読み出し
とに同一のビット線BL,▲▼を使用していたため、
書き込み動作終了後はビット線BL,▲▼の電位は書
き込みデータの状態が保持されているため、書き込み直
後のデータの読み出しにはほとんど時間を要することが
ない。
しかし、書き込みと読み出しとが同一のビット線BL,
▲▼であるため、データのビット化けに注意する必
要があった。
すなわち、第５図のようなSRAMではワード線WL、およ
びビット線BL,▲▼共に数10から数100の本数のアル
ミ線からなり、ビット線BL,▲▼に付く容量はかな
り大きなものとなるため、ワード線WLの切り替え時にイ
ンバータINV1,INV2がｎチャネルMOSトランジスタTn1,T
n2の電位を反転させるよりもビット線BL,▲▼の電
位差の方がｎチャネルMOSトランジスタTn1,Tn2の電位に
対する影響力が大きくなり、ビット化けが生じる場合が
ある。
そこで、従来は、 ビット線BL,▲▼に印可する電圧レベルのうちロ
ー側の電圧レベルを、例えば、2Vにプルアップし、ビッ
ト線BL,▲▼の電位差を小さくしたり、 ワード線WLを切り替える前にビット線BL,▲▼を
ショートさせ、ビット線BL,▲▼の電位差をなくし
たりして、ビット化けに対する対策を採っていた。
〔発明が解決しようとする課題〕
しかしながら、の従来例にあっては、ビット線BL,
▲▼のロー側の電圧レベルを2Vにプルアップすると
いう構成となっていたため、電圧レベルがローレベルに
ある場合であってもビット線に電圧が印可された状態と
なるため、消費電力が増大するという問題点があった。
また、の従来例にあっては、ワード線WLを切り替え
る前にビット線BL,▲▼をショートさせるという構
成となっていたため、ビット線BL,▲▼をショート
させるための信号を内部で生成しなければならず、例え
ば、書き込み動作終了後に読み出し動作を行なおうとし
ても、この信号を生成するための時間的なマージンが必
要となり、速度が低下するという問題があった。
以上２つの問題点に対する対策として、第６図に示す
ような半導体記憶装置であるSRAMが提供されている。
このSRAMにおいて、Tn3,Tn4はｎチャネルMOSトランジ
スタ、INV3,INV4はインバータであり、WBL,▲▼
は書き込み専用のビット線、RBL,▲▼は読み出し
専用のビット線である。
すなわち、このSRAMでは、ビット線BL,▲▼を書
き込み専用のビット線WBL,▲▼と読み出し専用の
ビット線RBL,▲▼とにそれぞれ分離することによ
り、前述のの従来例に必要だったビット線BL,▲
▼をショートさせるための信号を内部で生成することに
よる時間的なマージンをなくそうとするものである。
しかしながら、このような半導体記憶装置にあって
は、ビット線BL,▲▼を書き込み用のビット線WBL,
▲▼と読み出し用のビット線RBL,▲▼とに
それぞれ分離するという構成となっていたため、ビット
線BL,▲▼に付く容量が大きな場合、すなわち、大
規模な半導体記憶装置の場合、第７図に示すように、ラ
イトイネーブル信号が“L"から“H"に変えられて書き込
み動作直後の読み出し動作を行なう場合、ワード線WLの
切り替え時にライト側のビット線電位が反転されてから
インバータINV3,INV4によりｎチャネルMOSトランジスタ
Tn3,Tn4の電位が反転させられて、リード側のビット線
電位が反転するまでにかなりの時間がかかり、結果とし
て、書き込み直後にデータの読み出しを行なうと、書き
込み前、すなわち、ｎチャネルMOSトランジスタTn3,Tn4
の電位を反転させる前のデータが読み出されてしまうこ
とがある。
したがって、書き込み直後の読み出しには一定の時間
間隔をあける必要があり、アクセスタイムが非常に悪化
するという問題点があった。
そこで本発明は、消費電力を抑えるとともに、いかな
る場合でも高速に処理する半導体記憶装置を提供するこ
とを目的としている。
〔課題を解決するための手段〕
本発明による半導体記憶装置は上記目的達成のため、
その原理説明図を第１図に示すように、２つのインバー
タINV1,INV2の入出力端をそれぞれ交差接続してなるフ
リップフロップFFと、ゲートがライトワード線（書き込
み専用ワード線）WWLに接続されるとともに、前記フリ
ップフロップFFと２本のライトビット線（書き込み専用
ビット線）WBL,▲▼とを接続する２つのスイッチ
ングトランジスタTn1,Tn2と、前記フリップフロップFF
の出力を反転して出力する２つのインバータINV3,INV4
と、ゲートがリードワード線（読み出し専用ワード線）
RWLに接続されるとともに、前記フリップフロップFFの
出力を反転して出力する２つのインバータINV3,INV4と
２本のリードビット線（読み出し専用ビット線）RBL,▲
▼とを接続する２つのスイッチングトランジスタ
Tn3,Tn4と、カラムセレクト信号によって同時に導通す
る書き込み用カラムスイッチングトランジスタTW1,TW2
と読み込み用カラムスイッチングトランジスタTr1,Tr2
と、を備えた半導体記憶装置であって、前記ライトビッ
ト線（書き込み専用ビット線）WBL,▲▼から前記
フリップフロップFFにデータを書き込むときに、前記２
本のリードビット線（読み出し専用ビット線）RBL,▲
▼をショートさせて等電位にするショート回路を有
するように構成している。なお、前記ショート回路は、
第１図において、ライトイネーブル信号によってゲート
が制御されるトランジスタTSから構成されている。
なお、図中、１はセンスアンプ回路、２はライトアン
プ回路である。
〔作用〕
本発明では、書き込み専用ビット線からフリップフロ
ップにデータが書き込まれる場合、２本の読み出し専用
ビット線がそれぞれショートされ、２本の読み出し専用
ビット線が等電位となる。
すなわち、書き込み動作直後の読み出し動作を行なう
場合でも、読み出し専用ビット線の電位をそれぞれ電源
電位、およびグランド電位から反転させる必要がなくな
るため、書き込み動作終了後に読み出し専用ビット線の
ショートを解除することにより速やかにデータの読み出
しが行なえる。
〔実施例〕 以下、本発明を図面に基づいて説明する。
第２図は本発明に係る半導体記憶装置の一実施例を示
す図であり、その全体構成を示すブロック図である。
まず、構成を説明する。
本実施例の半導体記憶装置は、大別して、センスアン
プ１、ライトアンプ２、コラムセレクタ３、メモリセル
アレイ４、アドレスバッファ５、コラムデコーダ６、内
部パルス発生回路（以下、ATDという）７、ロウデコー
ダ８、イネーブルバッファ９、プリチャージャ10から構
成されている。
なお、REはRAMイネーブル信号、WEはライトイネーブ
ル信号を示す。
センスアンプ１は読み出し時にメモリセルからの信号
を検出して増幅し、ライトアンプ２は書き込み信号をメ
モリセルに与えるものである。
コラムセレクタ３は、書き込み，読み出し信号の信号
路を決定するものである。
メモリセルアレイ４は情報を記憶するメモリセルがマ
トリクス状に配置されたものであり、アドレスバッファ
５は書き込み，読み出しをする番地情報をラッチし、こ
の情報をイネーブルバッファ９からのイネーブル信号と
共に、それぞれコラムデコーダ６、ATD7、ロウデコーダ
８に出力するものである。
ここで、ATD7はアドレスの変化を検出して所定のパル
スを発生するものであり、発生させたパルスはプリチャ
ージャ10を介してメモリセルアレイ４に出力する。
具体的な回路構成を示す図は、第１図に示す原理説明
図と同様であり、第１図、および第3,4図の読み出し
時、および書き込み時のタイミングチャートに基づいて
作用を説明する。
なお、第3,4図中、tRCはリードサイクル時間、tAAは
アドレスアクセス時間、tOHはアドレス変化に対するデ
ータホールド時間、tWCはライトサイクル時間、tAWはラ
イトイネーブル信号WEに対するアドレス確定時間、tAS
はアドレスセットアップ時間、tWPはライトパルス幅、t
WRはライトリカバリー時間、tDWはデータセットアップ
時間、tDHはデータホールド時間、VALIDはデータの有効
な期間を示す。
まず、読み出し時の場合、第３図に示すように、アド
レスが変化すると一定時間（アドレスアクセス時間
tAA）後にデータが出力され、ライトイネーブル信号WE
が“H"となる。
次に、書き込み時の場合、第４図に示すように、アド
レスの確定後に、ライトイネーブル信号WEが“L"にされ
ると、ショート回路を構成するｎチャネルMOSトランジ
スタTSがオフされ、書き込み状態となる。ここで、ライ
トパルス幅tWPはミニマム値を示し、ライトイネーブル
信号WE＝“L"の幅がライトパルス幅tWP以下の場合は書
き込みが保証されない。また、入力データのセットアッ
プ時間tDW,ホールド時間tDHはライトイネーブル信号WE
の立ち上がりエッジに対して決定される。
すなわち、書き込み動作直後の読み出し動作が行なわ
れる場合、書き込み動作終了後に読み出し専用ビット線
のショートが解除されることにより速やかにデータの読
み出しが行なわれる。
したがって、低消費電力でも書き込み動作終了後の同
一アドレスの読み出しが高速化され、RAMの特性が向上
する。
このように本実施例では、書き込み動作直後の読み出
し動作を行なう場合において、読み出し専用ビット線の
電位をそれぞれ電源電位、およびグランド電位から反転
する必要がなくなるため、書き込み動作終了後に読み出
し専用ビット線のショートを解除することにより速やか
にデータの読み出しができ、消費電力を抑えつつ、高速
な処理ができる。
〔発明の効果〕
本発明では、書き込み動作直後の読み出し動作を行な
う場合、読み出し専用ビット線の電位をそれぞれ電源電
位、およびグランド電位から反転する必要がなくなるた
め、書き込み動作終了後に読み出し専用ビット線のショ
ートを解除することにより速やかにデータの読み出しが
できる。
したがって、消費電力を抑えつつ、いかなる場合でも
高速な処理ができる。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２〜４図は本発明に係る半導体記憶装置の一実施例を
示し、 第２図はその全体構成を示すブロック図、 第３図はその読み出し時のタイミングチャート、 第４図はその書き込み時のタイミングチャート、 第５図は従来の半導体記憶装置の構成を示す回路図、 第６図は他の従来の半導体記憶装置の構成を示す回路
図、 第７図は従来例の動作例を説明するためのタイミングチ
ャートである。 １……センスアンプ、 ２……ライトアンプ、 ３……コラムセレクタ、 ４……メモリセルアレイ、 ５……アドレスバッファ、 ６……コラムデコータ、 ７……ATD、 ８……ロウデコーダ、 ９……イネーブルバッファ、 10……プリチャージャ。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】２つのインバータの入出力端をそれぞれ交
    差接続してなるフリップフロップと、ゲートが書き込み
    専用ワード線に接続されるとともに、前記フリップフロ
    ップと２本の書き込み専用ビット線とを接続する２つの
    スイッチングトランジスタと、前記フリップフロップの
    出力を反転して出力する２つのインバータと、ゲートが
    読み出し専用ワード線に接続されるとともに、前記フリ
    ップフロップの出力を反転して出力する２つのインバー
    タと２本の読み出し専用ビット線とを接続する２つのス
    イッチングトランジスタと、カラムセレクト信号によっ
    て同時に導通する書き込み用カラムスイッチングトラン
    ジスタと読み込み用カラムスイッチングトランジスタ
    と、を備えた半導体記憶装置であって、前記書き込み専
    用ビット線から前記フリップフロップにデータを書き込
    むときに、前記２本の読み出し専用ビット線をショート
    させて等電位にするショート回路を有することを特徴と
    する半導体記憶装置。
  2. 【請求項２】前記ショート回路は、ライトイネーブル信
    号によって制御されることを特徴とする請求項１に記載
    の半導体記憶装置。
  3. 【請求項３】前記ショート回路は、前記ライトイネーブ
    ル信号によってゲートが制御されるトランジスタから構
    成されることを特徴とする請求項２に記載の半導体記憶
    装置。
  4. 【請求項４】書き込み動作が終了した後に、前記読み出
    し専用ビット線のショートが解除されることを特徴とす
    る請求項１、請求項２又は請求項３に記載の半導体記憶
    装置。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144273A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体集積回路装置
JP3214132B2 (ja) * 1993-03-01 2001-10-02 三菱電機株式会社 メモリセルアレイ半導体集積回路装置
US5526322A (en) * 1994-09-23 1996-06-11 Xilinx, Inc. Low-power memory device with accelerated sense amplifiers
US5561638A (en) * 1995-11-30 1996-10-01 Northern Telecom Limited Multi-port SRAM core array
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6317365B1 (en) * 1998-06-24 2001-11-13 Yamaha Corporation Semiconductor memory cell
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6677805B2 (en) 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6975536B2 (en) 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US6914820B1 (en) 2002-05-06 2005-07-05 Multi Level Memory Technology Erasing storage nodes in a bi-directional nonvolatile memory cell
US7221591B1 (en) * 2002-05-06 2007-05-22 Samsung Electronics Co., Ltd. Fabricating bi-directional nonvolatile memory cells
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6967896B2 (en) 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) * 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US6954393B2 (en) * 2003-09-16 2005-10-11 Saifun Semiconductors Ltd. Reading array cell with matched reference cell
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838323A (zh) 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US7440312B2 (en) * 2006-10-02 2008-10-21 Analog Devices, Inc. Memory write timing system
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
JP5601372B2 (ja) * 2010-08-25 2014-10-08 富士通株式会社 半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4712194A (en) * 1984-06-08 1987-12-08 Matsushita Electric Industrial Co., Ltd. Static random access memory
JPS6254891A (ja) * 1985-09-03 1987-03-10 Sony Corp ライトリカバリ回路
JPH087998B2 (ja) * 1985-11-21 1996-01-29 ソニー株式会社 メモリ−回路
JPS62134890A (ja) * 1985-12-05 1987-06-17 Matsushita Electric Ind Co Ltd 半導体記憶装置
DE3675925D1 (de) * 1986-02-21 1991-01-10 Ibm Deutschland Statische speicherzelle ohne taktgeber.
JPS63104290A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JPS63259896A (ja) * 1986-11-18 1988-10-26 Nec Corp メモリセルおよびメモリ回路
US4802122A (en) * 1987-04-28 1989-01-31 Advanced Micro Devices, Inc. Fast flush for a first-in first-out memory
US4996671A (en) * 1989-02-18 1991-02-26 Sony Corporation Semiconductor memory device

Also Published As

Publication number Publication date
KR920704302A (ko) 1992-12-19
KR0164199B1 (ko) 1999-10-01
EP0511401A4 (en) 1993-04-21
US5345425A (en) 1994-09-06
WO1992009085A1 (en) 1992-05-29
EP0511401A1 (en) 1992-11-04
JPH04184789A (ja) 1992-07-01

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