TWM645477U

TWM645477U - 負位元線驅動電路

Info

Publication number: TWM645477U
Application number: TW111212860U
Authority: TW
Inventors: 蕭明椿; 吳秉宸
Original assignee: 修平學校財團法人修平科技大學
Priority date: 2022-11-23
Filing date: 2022-11-23
Publication date: 2023-09-01

Abstract

本創作提出一種新穎架構之負位元線驅動電路，其係由一第一PMOS電晶體(P71)、一第一NMOS電晶體(M71)、一第二NMOS電晶體(M72)、一第三NMOS電晶體(M73)、一NMOS電容器(Mcap)、一金屬電容器(cap)、一第一反相器(INV71)、一第二反相器(INV72)、一輸入資料(Din)、一行解碼器輸出信號(Y)、一第一延遲電路(Delay 1)、一第二延遲電路(Delay 2)以及一第一高電源供應電壓(VDDH1)所組成，其中，該NMOS電容器(Mcap)之源極與汲極係連接在一起以形成一MOS電容器，且在該負位元線驅動電路為非致能狀態時，該NMOS電容器(Mcap)呈導通(ON)狀態，藉此以提高該MOS電容器之電容值。該負位元線驅動電路於寫入邏輯0之第一階段係設計成低於接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯0之第二階段則拉回至接地電壓之電壓位準，以減緩半選定晶胞之寫入干擾；再者，該負位元線驅動電路於寫入邏輯1時係設計成高於記憶體晶胞之電源供應電壓，以提高記憶體晶胞之儲存節點的寫入初始瞬間電壓，從而提高寫入邏輯1之速度。

Description

負位元線驅動電路

本創作係有關一種負位元線驅動電路(negative bit-line driving circuit)，尤指一種可用於單埠(single port)或雙埠(dual port)靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)且兼具高速寫入邏輯1、高速寫入邏輯0及低寫入干擾之負位元線驅動電路。

單埠或雙埠靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包含有複數個記憶體晶胞，每一記憶體晶胞具有一儲存節點供儲存資料，每一列記憶體晶胞由對應之字元線控制其操作，每一行記憶體晶胞則連接對應之位元線。習知之單埠靜態隨機存取記憶體(SRAM)晶胞如第1圖所示，其中，PMOS電晶體(P1)和(P2)稱為負載電晶體(load transistor)，NMOS電晶體(M1)和(M2)稱為驅動電晶體(driving transistor)，NMOS電晶體(M3)和(M4)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該單埠SRAM晶胞需要6個電晶體，且於讀取邏輯0時，為了避免讀取操作初始瞬間(initial instant) 另一驅動電晶體導通，儲存節點A之讀取初始瞬間電壓(V_AR)必須滿足方程式(1)：

V_AR=V_DD×(R_M1)/(R_M1+R_M3)<V_TM2 (1)以防止讀取時之半選定晶胞干擾(half-selected cell disturbance)，其中，V_AR表示儲存節點A之讀取初始瞬間電壓，R_M1與R_M3分別表示該NMOS電晶體(M1)與該NMOS電晶體(M3)之導通電阻，而V_DD與V_TM2分別表示電源供應電壓與該NMOS電晶體(M2)之臨界電壓，此導致驅動電晶體與存取電晶體之間的電流驅動能力比(即單元比率，cell ratio)通常設定在2.2至3.5之間。

接下來討論靜態隨機存取記憶體(SRAM)之單埠及雙埠架構，第1圖之6T靜態隨機存取記憶體(SRAM)晶胞係屬單埠靜態隨機存取記憶體(SRAM)晶胞之一例，其係使用兩條位元線BL及BLB做讀寫的動作，也就是讀與寫均是經由同樣的一對位元線來達成，是以在同一時間內只能進行讀取或寫入的動作，因此，當欲設計具有同時讀取與寫入能力之雙埠靜態隨機存取記憶體晶胞時，便需要多加入兩顆存取電晶體以及另一對位元線(請參考第2圖所示電路，其中WBL及WBLB為寫入用位元線對、RBL及RBLB為讀取用位元線對、WWL為寫入用字元線、RWL為讀取用字元線)。

靜態隨機存取記憶體中，為了有效率地驅動位元線(BL)及互補位元線(BLB)，必須設置負位元線驅動電路(negative bit-line driving circuit)。迄今，有許多具高效能之負位元線驅動電路的技術被提出，例如專利文獻1所提出之「Low active power write driver with reduced-power boost circuit」(US10199090B2，108年2月5日授予Apple Incorporation)，其指定代表圖如第3圖(相同於US10199090B2第3圖)所示，而對應之操作時序圖第4圖(相同於US10199090B2第5圖)所示；再如專利文獻2所提出之「Mcapacitive lines and multi-voltage negative bitline write assist driver」(US10332570B1，108年6月25日授予ADVANCED MICRO DEVICES Incorporation)，其指定代表圖如第5圖(相同於US10332570B1第2圖)所示，而對應之操作時序圖第6圖(相同於US10332570B1第3圖)所示；由第4圖(相同於US10199090B2第5圖)及第6圖(相同於US10332570B1第3圖)可知，該等專利文獻為了提高寫入邏輯0之速度，將寫入邏輯0期間之後段的位元線電壓位準設計成低於接地電壓，惟寫入邏輯之速度主要決定於寫入期間之前段，且該等專利文獻缺乏提高寫入邏輯1之速度的機制，因此仍有改進空間。

有鑑於此，本創作之主要目的係提出一種新穎架構之負位元線驅動電路，其於寫入邏輯0之第一階段係設計成低於接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯0之第二階段拉回至接地電壓之電壓位準，以減緩半選定晶胞之寫入干擾。

本創作之次要目的係提出一種新穎架構之負位元線驅動電路，其於寫入邏輯1時係設計成高於SRAM晶胞之電源供應電壓，以提高SRAM晶胞之儲存節點的寫入初始瞬間電壓，從而提高寫入邏輯1之速度。

本創作之又一目的係提出一種新穎架構之負位元線驅動電路，該負位元線驅動電路於非致能狀態時，將該負位元線驅動電路內之NMOS電容器設計成導通(ON)狀態，藉此以提高該MOS電容器之電容值，從而提高電容耦合效應。

P71:第一PMOS電晶體

M71:第一NMOS電晶體

M72:第二NMOS電晶體

M73:第三NMOS電晶體

Mcap:NMOS電容器

INV71:第一反相器

INV72:第二反相器

Din:輸入資料

Delay 1:第一延遲電路

Delay 2:第二延遲電路

Y:行解碼器輸出信號

VDDH1:第一高電源供應電壓

GND:接地電壓

C_BL:寄生電容

BL:位元線

BLB:互補位元線

M1…M4:NMOS電晶體

P1…P2:PMOS電晶體

WBL、WBLB:寫入用位元線對

RBL、RBLB:讀取用位元線對

WWL:寫入用字元線

RWL:讀取用字元線

VDD:電源供應電壓

cap:金屬電容器

第1圖係顯示習知6T單埠靜態隨機存取記憶體晶胞之電路示意圖；

第2圖係顯示習知8T雙埠靜態隨機存取記憶體晶胞之電路示意圖；

第3圖係顯示US10199090B2第3圖之電路示意圖；

第4圖係顯示US10199090B2第5圖之操作時序圖；

第5圖係顯示US10332570B1第2圖之電路示意圖；

第6圖係顯示US10332570B1第3圖之操作時序圖；

第7圖係顯示本創作較佳實施例之負位元線驅動電路；

第8圖係顯示本創作負位元線驅動電路於寫入邏輯0之第一階段之電路示意圖；

第9圖係顯示本創作負位元線驅動電路於寫入邏輯0之第二階段之電路示意圖；

第10圖係顯示本創作負位元線驅動電路於寫入邏輯1之電路示意圖。

根據上述之目的，本創作提出一種新穎架構之負位元線驅動電路，如第7圖所示，其係由一第一PMOS電晶體(P71)、一第一NMOS電晶體(M71)、一第二NMOS電晶體(M72)、一第三NMOS電晶體(M73)、一NMOS電容器(Mcap)、一金屬電容器(cap)、一第一反相器(INV71)、一第二反相器(INV72)、一輸入資料(Din)、一行解碼器輸出信號(Y)、一第一延遲電路(Delay 1)、一第二延遲電路(Delay 2)以及一第一高電源供應電壓(VDDH1)所組成，其中，該NMOS電容器(Mcap)之源極與汲極係連接在一起以形成一MOS電容器，且在該負位元線驅動電路為非致能狀態時，該NMOS電容器(Mcap)呈導通(ON)狀態，藉此以提高該MOS電容器之電容值，從而提高電容耦合效應。

該第一PMOS電晶體(P71)之源極、閘極與汲極係分別連接至該第一高電源供應電壓(VDDH1)、該第一反相器(INV71)之輸出與該第一NMOS電晶體(M71)之汲極，該第一NMOS電晶體(M71)之源極、閘極與汲極係分別連接至該第三NMOS電晶體(M73)之汲極、該第一反相器(INV71)之輸出與該第一PMOS電晶體(P71)之汲極，該第二NMOS電晶體(M72)之源極、閘極與汲極係分別連接至接地電壓、該第一延遲電路(Delay 1)之輸出與該第一PMOS電晶體(P71)之汲極，該第三NMOS電晶體(M73)之源極、閘極與汲極係分別連接至該接地電壓、該第二反相器(INV72)之輸出與該第一NMOS電晶體(M71)之源極，該第一反相器(INV71)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第一PMOS電晶體(P71)之閘極、該第一NMOS電晶體(M71)之閘極以及該第一延遲電路(Delay 1)之輸入，該第二反相器(INV72)之輸入係供接收該行解碼器輸出信號(Y)，而輸出則連接至該第二延遲電路(Delay 2)之輸入以及該第三NMOS電晶體(M73)之閘極，該NMOS電容器(Mcap)之源極與汲極係連接在一起以形成一MOS電容器，且在該負位元線驅動電路為非致能狀態時，該NMOS電容器(Mcap)呈導通(ON)狀態，藉此以提高該MOS電容器之電容值，該MOS電容器之一端係連接至該第二延遲電路(Delay 2)之輸出，而該MOS電容器之另一端則連接至該第一NMOS電晶體(M71)之源極以及該第三NMOS電晶體(M73)之汲極。

請再參考第7圖，該金屬電容器(cap)之一端係連接至該第二延遲電路(Delay 2)之輸出與由該NMOS電容器(Mcap)所組成之該MOS電容器之一端，而該金屬電容器(cap)之另一端則連接至該MOS電容器之另一端、該第一NMOS電晶體(M71)之源極以及該第三NMOS電晶體(M73)之汲極。本創作所屬技術領域者皆知，單獨使用金屬電容器(cap)作為負位元線(NBL)電壓位準產生電路之耦合電容時存在大面積需求之問題，而單獨使用MOS電容器作為作為負位元線(NBL)電壓位準產生電路之耦合電容時，雖可有效減少面積需求，惟於記憶體陣列增大時存在負位元線電壓位準產生電路所產生之負位元線電壓位準隨著記憶體陣列之位元線與負位元線電壓位準產生電路間之距離差異明顯變動，故本創作使用並聯之MOS電容器(由該NMOS電容器(Mcap)所組成)以及該金屬電容器(cap)作為負位元線(NBL)電壓位準產生電路之耦合電容，一方面可降低面積需求，另一方面可有效減緩負位元線電壓位準隨著記憶體陣列之位元線與負位元線電壓位準產生電路間之距離差異明顯變動之問題。此外，該第一PMOS電晶體(P71)之汲極、該第一NMOS電晶體(M71)之汲極與該第二NMOS電晶體(M72)之汲極係共同連接至對應之位元線(BL)，該對應之位元線(BL)於寫入邏輯0之第一階段係設計成低於該接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯1時則設計成高於記憶體晶胞之電源供應電壓(VDD)之該第一高電源供應電壓(VDDH1)的電壓位準，以加速寫入邏輯1之速度。

該負位元線驅動電路致能與否係由該行解碼器輸出信號(Y)之邏輯位準決定，當該行解碼器輸出信號(Y)為邏輯低位準時，該負位元線驅動電路為非致能狀態，而當該行解碼器輸出信號(Y)為邏輯高位準時，該負位元線驅動電路處於致能狀態。當該行解碼器輸出信號(Y)為非致能狀態之邏輯低位準時，該第二反相器(INV72)之輸出為邏輯高位準，一方面導通該第三NMOS電晶體(M73)，另一方面經過該第二延遲電路(Delay 2)所提供之延遲時間後對該MOS電容器之一端充電，由於導通的該第三NMOS電晶體(M73)，使得該MOS電容器之另一端為該接地電壓，而該MOS電容器之一端則會因該MOS電容器的充電而保持該電源供應電壓(VDD)之電壓位準。

該負位元線驅動電路於寫入邏輯0之致能狀態時係採用二階段操作，於該負位元線驅動電路致能的第一階段，邏輯高位準之該行解碼器輸出信號(Y)，使得該第二反相器(INV72)之輸出為邏輯低位準，一方面使該第三NMOS電晶體(M73)為截止(OFF)狀態，另一方面經過該第二延遲電路(Delay 2)所提供之該延遲時間後對該MOS電容器之一端快速放電至該接地電壓，由於此時該輸入資料(Din)為邏輯低位準，使得該第一延遲電路(Delay 1)之輸出為邏輯高位準，於是導通該第一NMOS電晶體(M71)，並使該第一PMOS電晶體(P71)為截止(OFF)狀態，因此該對應之位元線(BL)之電壓位準於該負位元線驅動電路寫入邏輯0之第一階段係滿足方程式(2)：V_BL1=-VDD×(Mcap+cap)/(Mcap+cap+C_BL) (2)

其中，V_BL1表示該對應之位元線(BL)於寫入邏輯0之第一階段的電壓位準，V_BL1的絕對值設計為小於記憶體晶胞之存取電晶體的臨界電壓，例如可設計為-100mV、-150mV或-200mV，VDD為該記憶體晶胞之該電源供應電壓(VDD)之電壓位準，而Mcap、cap與C_BL分別表示該MOS電容器(由該NMOS電容器(Mcap)所組成)之電容值、該金屬電容器(cap)之電容值與該對應之位元線(BL)之寄生電容值。

在此值得注意的是，該負位元線驅動電路致能的第一階段，該第二NMOS電晶體(M72)為截止(OFF)狀態，第8圖所示為該負位元線驅動電路致能的第一階段之電路示意圖；其中，該第一延遲電路(Delay 1)所提供之該延遲時間係設計成大於該第二延遲電路(Delay 2)所提供之該延遲時間，該第二延遲電路(Delay 2)係用以確保該對應之位元線(BL)於寫入邏輯0之第一階段的電壓位準(V_BL1)可有效提供至該對應之位元線 (BL)，且亦可視需求，省略該第二延遲電路(Delay 2)。

當邏輯低位準之該輸入資料(Din)經過該第一反相器(INV71)以及該第一延遲電路(Delay 1)所提供之該延遲時間後，該負位元線驅動電路進入致能的第二階段，此時由於該第二NMOS電晶體(M72)為導通狀態，使得該對應之位元線(BL)之電壓位準於該負位元線驅動電路寫入邏輯0之第二階段時滿足方程式(3)：

V_BL2=0 (3)

其中，V_BL2表示該對應之位元線(BL)於寫入邏輯0之第二階段的電壓位準；第9圖所示為該負位元線驅動電路於寫入邏輯0之第二階段之電路示意圖。寫入邏輯0之第一階段與第二階段之時間總合為對應之字元線為致能狀態之時間。在此值得注意的是，該第二NMOS電晶體(M72)係用以確保該對應之位元線(BL)於寫入邏輯0之第二階段的電壓位準(V_BL2)可有效充電至該接地電壓。

該負位元線驅動電路於寫入邏輯1時係設計成高於記憶體晶胞之該電源供應電壓(VDD)，以提高記憶體晶胞之儲存節點的寫入初始瞬間電壓，從而提高寫入邏輯1之速度。當該負位元線驅動電路於寫入邏輯1時，邏輯高位準之該輸入資料(Din)使得該第一反相器(INV71)之輸出為邏輯低位準，於是一方面導通該第一PMOS電晶體(P71)以及另一方面使該第一NMOS電晶體(M71)為截止(OFF)狀態，因此該對應之位元線(BL)之電壓位準於該負位元線驅動電路寫入邏輯1時滿足方程式(4)：

V_BL=VDDH1 (4)

其中，V_BL表示該對應之位元線(BL)於寫入邏輯1之電壓位準，VDDH1為該第一高電源供應電壓(VDDH1)之電壓位準，其中，該第一高電源供應電壓(VDDH1)之電壓位準係設計成高於記憶體晶胞之該電源供應電壓(VDD)之電壓位準，例如可設計為高於記憶體晶胞之該電源供應電壓(VDD)100mV、150mV或200mV；第10圖所示為該負位元線驅動電路於寫入邏輯1之電路示意圖。寫入邏輯1之時間為該對應之字元線為致能狀態之時間。在此值得注意的是，該第一PMOS電晶體(P71)係用以確保在該對應之位元線(BL)於寫入邏輯1之電壓位準(V_BL)期間可提供高於該記憶體晶胞之該電源供應電壓(VDD)之電壓位準的該第一高電源供應電壓(VDDH1)至該對應之位元線(BL)。

【創作功效】

本創作所提出之負位元線驅動電路，具有如下功效：

(1)提高寫入邏輯0之速度：該負位元線驅動電路於寫入邏輯0之第一階段係設計成低於接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯0之第二階段則拉回至接地電壓之電壓位準，以減緩半選定晶胞之寫入干擾；

(2)提高寫入邏輯1之速度：該負位元線驅動電路於寫入邏輯1時係設計成高於記憶體晶胞之電源供應電壓，以提高記憶體晶胞之儲存節點的寫入初始瞬間電壓，從而提高寫入邏輯1之速度；

(3)本創作使用並聯之MOS電容器(由該NMOS電容器(Mcap)所組成)以及該金屬電容器(cap)作為負位元線(NBL)電壓位準產生電路之耦合電容，一方面可降低面積需求，另一方面可有效減緩負位元線電壓位準隨著記憶體陣列之位元線與負位元線電壓位準產生電路間之距離差異明顯變動之問題。