CN102956262B - 静态ram - Google Patents

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Abstract

本发明涉及静态RAM。一种静态RAM包括：多条字线；多对局部位线；与所述多对局部位线和所述多条字线的交叉点相对应地排列的多个存储单元；针对所述多对局部位线中的每个布置的电容共享电路；连接多个电容共享电路的公共连接线；和连接到所述多对局部位线的一对全局位线，其中所述电容共享电路包括连接在彼此相对应的局部位线对与所述公共连接线之间的两个N沟道晶体管。

Description

静态RAM
技术领域
本文所讨论的实施例涉及静态RAM(随机存取存储器)。
背景技术
静态RAM(SRAM)不需要如同DRAM(动态随机存取存储器)一样进行刷新，且因此以高速运作并用作高速存储器。
另一方面，近年来，存在减少存储器的功耗的需求。为了实现具有较低功耗的存储器，优选减小工作电压。在DRAM中，如果减小了工作电压，就减小了存储单元中提供的电容器的充电电压，且因此，优选频繁执行刷新操作，因此，存在难以降低功耗的问题。结果，功耗是通过减小SRAM的工作电压来减少的。
常规SRAM具有：多条字线和排列成彼此垂直的多对位线；多个静态存储单元，其与多条字线和多对位线的交叉点相对应地排列；多个列电路，其与每对位线相对应地排列；行译码器、列译码器、字线驱动器；和多个列开关。每个列电路具有感测放大器、预充电电路、均衡器、保持器电路、位线对分离开关等。
图1为示出与一对位线相对应的一部分(即，普通SRAM的一列)的配置的图。此电路以位线对的组数来排列。
如图1所示，SRAM具有沿横向平行延伸的多(n+1)条字线WL0至WLn、沿垂直方向平行延伸的一对位线BL和BLX、与所述多条字线和该对位线的交叉点相对应排列的多(n+1)个静态存储单元C0......Cn、与该对位线BL和BLX相对应提供的一对延伸的位线RD和RDX、形成该对位线BL和BLX与该对延伸的位线RD和RDX的连接电路的晶体管Tr和TrX、连接在该对位线BL与BLX之间的预充电电路PC和保持电路KP以及连接在该对延伸的位线RD与RDX之间的感测放大器SA和均衡器EQ。
每个存储器为已知静态存储单元，其具有其中两个反相器的输入端与输出端彼此连接的触发器和在触发器的两个连接节点与该对位线BL和BLX之间提供的两个晶体管。两个晶体管的栅极连接到相应字线WL，且当将行选择信号施加到该字线时，使晶体管进入导电(导通)状态，且引起存储单元连接至该对位线BL和BLX的状态。
该对位线BL和BLX非常长，且连接有若干(n+1)个存储单元C0......Cn。当预充电信号PRE转变为“低(L)”时，预充电电路PC工作且将该对位线BL和BLX预充电至“高(H)”电平，而当PRE处于H(关闭状态)时，预充电电路PC不工作。保持电路KP将该对位线BL和BLX的H侧上的位线保持在H。当列信号COL处于L时，使晶体管Tr和TrX进入导电状态，而当列信号COL处于H时，使晶体管Tr和TrX进入截止状态。当感测放大器启动信号SAE处于H时，感测放大器SA进入工作状态，并将该对位线BL和BLX中处于高电压侧上的一条位线放大至H且将处于低电压侧上的另一条位线放大至L，而当SAE处于L(关闭状态)时，感测放大器SA不工作。均衡器EQ具有与预充电电路PC相同的配置，且当均衡信号EQD处于L时，通过使该对位线BL和BLX短路而使其进入H状态，而当均衡信号EQD处于H(关闭状态)时，均衡器EQ不工作。
图2为示出图1中所示的SRAM的读取操作的时序图。在此，分别地，WL0表示将施加到第零行中的字线WL0的行选择信号，BL/BLX表示该对位线BL和BLX的电压，且RD/RDX表示该对延伸的位线RD/RDX的电压。
如上所述，多(n+1)个存储单元连接到该对位线BL和BLX，且行选择信号(在H时有效)被施加到一个存储单元的字线WL(在第零行中)，因此，使两个晶体管进入导电状态。响应于此，该对位线BL和BLX中一条位线的电压根据存储单元所存储的数据而下降。此时，列信号COL处于L，晶体管Tr和TrX处于导电状态，且因此，该对延伸的位线RD和RDX也以与该对位线BL和BLX相同的方式改变。
另一方面，预充电信号PRE和均衡信号EQD处于H，且预充电电路PC和均衡器EQ进入关闭状态。感测放大器启动信号SAE处于L，且感测放大器SA处于关闭状态。
当该对位线BL和BLX以及该对延伸的位线RD和RDX中一条位线的电压下降时，感测放大器启动信号SAE变为H。此时，行选择信号、预充电信号PRE和列信号COL变为H，且均衡信号EQD被保持在H。
响应于此，该对位线BL和BLX以及该对延伸的位线RD和RDX被断开，且该对位线BL和BLX的电压通过预充电电路PC而变为H。因为行选择信号变为L，所以存储单元C0从该对位线BL和BLX断开并维持与所存储的数据相对应的状态。
感测放大器SA进行放大，从而使得该对延伸的位线RD和RDX中处于低电压侧上的一条位线变为L或者保持在L，而处于高电压侧上的另一条位线变为H或保持在H。该对延伸的位线RD和RDX的改变后状态通过列开关被通知给输出电路。当完成该对延伸的位线RD和RDX的状态到外部的输出时，感测放大器启动信号SAE变为L且感测放大器SA进入关闭状态，而均衡信号EQD变为L且均衡器EQ将该对延伸的位线RD和RDX变为H。
以上述方式，该对位线BL和BLX以及该对延伸的位线RD和RDX二者都变成H，且引起在其中执行下一读取的状态。
以上为普通SRAM的读取工作。
形成存储单元的晶体管的特性因制造工艺而变化。由于两个反相器的N沟道晶体管的特性变化，该对位线BL和BLX中变为L的那侧上的振幅量大为不同。换句话说，该对位线BL和BLX中的一条位线变为L的速度不同。
在图2的BL/BLX中，分别地，a示出当N沟道晶体管具有良好特性时的改变，b示出当N沟道晶体管具有平均特性时的改变，且c示出当N沟道晶体管具有不良特性时的改变。另外，在图2的RD/RDX中，分别地，d示出当N沟道晶体管具有良好特性时的改变，e示出当N沟道晶体管具有平均特性时的改变，且f示出当N沟道晶体管具有不良特性时的改变。
为了使感测放大器SA将该对延伸的位线RD和RDX中一条位线的电压已下降的那侧上的电压正确地放大到L，该对延伸的位线RD和RDX之间的电压差优选地为预定量或更大。换句话说，该对延伸的位线RD和RDX中另一条位线的电压处于H，且因此，较低电压优选地为预定值或更小。当N沟道晶体管的特性良好时不会出现问题，然而当N沟道晶体管的特性不良时，感测放大器启动信号SAE直到该对延伸的位线RD和RDX中一条位线的电压下降到预定值或更小时才会变为H。结果，该对延伸的位线RD和RDX中一条位线的电压下降到预定值或更小的时间决定了读取速度。
如上所述，为了减少功耗，要减小工作电压，且因此，读取速度由于工作电压的减小而呈现出更为显著的降低。因为这样，使得难以在保持预定操作速度的同时充分减小工作电压。
另外，在SRAM中，优选地，正确地读取存储在所有存储单元中的数据，并且优选地，根据存储单元将读取速度设置为工作中的最低速度。如果设定了这样的读取速度，那么当从带有具有平均特性或良好特性的晶体管的存储单元读取数据时，存储单元的晶体管因此大幅地改变该对位线BL和BLX中一条位线的电压，结果，即，换句话说，振幅量变大且增加了功耗。
相关文件
【专利文件1】日本特许公开专利文件No.2003-151280
【专利文件2】日本特许公开专利文件No.H01-241093
发明内容
将一对位线配置为分级结构以减少功耗是已知的，然而，放大被执行从而使得具有大容量的整个该对位线具有大的振幅改变，因此，功耗没有得到充分降低。
根据实施例，实现了在保持操作速度和可靠性的同时降低了其功耗的SRAM。
根据实施例的一个方面，一种静态RAM包括：多条字线；多对局部位线；与所述多对局部位线和所述多条字线的交叉点相对应地排列的多个存储单元；针对所述多对局部位线中的每个布置的电容共享电路；连接多个电容共享电路的公共连接线；和连接到所述多对局部位线的一对全局位线，其中所述电容共享电路包括连接在彼此相对应的局部位线对与所述公共连接线之间的两个N沟道晶体管。
在根据实施例的SRAM中，在多对局部位线中的位线(每条位线包括相当低的容量)的电压被改变之后，具有低电压的所述对的局部位线被彼此相连接，且全局位线进一步被连接以便由于电荷共享而改变全局位线的电压。
附图说明
图1为示出与一对位线(即，普通SRAM的一列)相对应的部分的配置的图；
图2为示出图1所示的SRAM的读取操作的时序图；
图3为示出基本SRAM的普通配置的图；
图4为示出基本SRAM的第一行中的子区块、该对全局位线、列电路和该对延伸的全局位线的细节的图；
图5为示出基本SRAM的操作的时序图；
图6为图5中的时序图的一部分的放大视图；
图7A示出图1中所示的普通SRAM的情况；
图7B示出基本SRAM的情况；
图8为示出第一实施例的SRAM的存储单元矩阵的配置的图；
图9为详细示出关于图8所示的两侧上的列<0>和列<3>的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图10为示出第一实施例的SRAM的操作的时序图；
图11为详细示出关于第二实施例的SRAM的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图12为详细示出关于第三实施例的SRAM的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图13为示出第三实施例的SRAM的操作的时序图；
图14为示出第四实施例的SRAM的存储单元矩阵的配置的图；
图15为详细示出关于图14所示的两侧上的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路和全局连接电路的图；
图16为详细示出关于第五实施例的SRAM中的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路和全局连接电路的图；
图17为示出第六实施例的SRAM的存储单元矩阵的配置的图；
图18为详细示出关于图17所示的两侧上的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图19为示出第六实施例的SRAM的操作的时序图；
图20为详细示出子关于第七实施例的SRAM中的列<0>和列<3>的区块内的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图21为详细示出关于第八实施例的SRAM中的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路、写入驱动器和全局连接电路的图；
图22为示出第八实施例的SRAM的操作的时序图；
图23为示出第九实施例的SRAM的存储单元矩阵的配置的图；
图24为详细示出关于图23所示的两侧上的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路和全局连接电路的图；
图25为详细示出关于第十实施例的SRAM的两侧上的列<0>和列<3>的子区块内的一个存储单元、预充电电路、BL电容共享电路和全局连接电路的图。
具体实施方式
首先，说明基本SRAM。
图3为示出基本SRAM的一般配置的图。
基本SRAM具有控制电路1、行译码器2、字线驱动器3、区块信号电路4、列译码器5、多个列开关CS0到CSp、数据I/O电路6、多((k+1)×(m+1))条字线WL、多(p+1)对全局位线GBL0和GBLX0到GBLp和GBLXp、多(p+1)对延伸的全局位线EGBL0和EGBLX0到EGBLp和EGBLXp、与所述多条字线相对应而排列的多((k+1)×(p+1))个子区块(SUBBLK)B00到Bkp、和与每对位线相对应而提供的多个列电路CL0到CLp。如上所述，该实施例的SRAM具有分级结构，其中多对短局部位线被连接到该对长全局位线。
控制电路1基于从外部供应的时钟CLK和控制信号CTL产生供应给SRAM内的每个部分的操作控制信号。控制信号CTL包括(例如)读取信号RE、写入信号WE等。操作控制信号包括写入使能信号WEN、感测放大器启动信号SAE、全局预充电信号GRPE、内部时钟等。操作控制信号也被供应给行译码器2、列译码器5、区块信号电路4等。行译码器2接收与时钟CLK同步的地址信号的行地址部分，并将字线选择信号供应给字线驱动器3。行译码器2进一步将通过译码地址信号的行地址部分而获得的信号供应给区块信号电路4。字线驱动器3将行选择信号(在H有效)施加到对应于字线选择信号的字线。区块信号电路4将局部预充电信号LPRE和全局连接信号GWL输出到与施加有行选择信号的字线相连接的子区块。列译码器5接收与时钟CLK同步的地址信号的列地址部分，并将列选择信号供应给列开关CS0到CSp。数据I/O电路6接收将从外部写入的输入数据，并将读取的输出数据输出到外部。由列选择信号选择的列开关在写入时将来自数据I/O电路6的输入数据供应给列电路，并且在读取时将从列电路读取的数据供应给数据I/O电路。基本SRAM在写入时执行与常规写入操作相同的操作，且因此，以下仅说明读取操作。
图4为示出基本SRAM的第一行中的子区块B00到Bk0、该对全局位线GBL0和GBLX0、列电路CL0和该对延伸的全局位线EGBL0和EGBLX0的细节的图。图4所示的电路是针对每列提供的，即，针对每对全局位线提供的。
多(k+1)个子区块(SUBBLK)B00到Bk0被连接到该对全局位线GBL0与GBLX0之间。每个子区块具有相同的配置。
子区块B00具有平行提供的一对局部位线LBL和LBLX、连接在该对局部位线之间的多(m+1)个存储单元C0到Cm、连接在该对局部位线之间的局部预充电电路LPC和保持电路KP以及形成该对局部位线LBL和LBLX与该对全局位线GBL0和GBLX0的连接电路的全局连接晶体管GTx和GTrX。
每个存储单元是公知的静态存储单元，其具有其中两个反相器的输入端与输出端彼此相连的触发器和在触发器的两个连接节点与该对局部位线LBL和LBLX之间提供的两个晶体管。两个晶体管的栅极被连接到相应字线WL，并且当将行选择信号施加到该字线时，使所述晶体管的栅极进入导电(导通)状态，且引起存储单元被连接至该对位线LBL和LBLX的状态。
当局部预充电信号LPRE转变为L时，局部预充电电路LPC工作且将该对局部位线LBL和LBLX预充电至H，而当LPRE处于H(关闭状态)时，局部预充电电路LPC不工作。保持电路KP将该对位线BL和BLX的H侧上的位线保持在H。当从区块信号电路4输出的全局选择信号GWL处于H时，使全局连接晶体管GTr和GTrX进入导电状态，而当全局选择信号GWL处于L时，全局连接晶体管GTr和GTrX进入截止状态。
列电路CL0具有全局预充电电路GPC、写入电路WC、延伸的连接晶体管ETr和ETrX、均衡器EQ和感测放大器SA。
全局预充电电路GPC连接在该对全局位线GBL0与GBLX0之间，并且在全局预充电信号GPRE转变为L时工作，并将该对全局位线GBL0和GBLX0预充电至H，而当GPRE处于H时，全局预充电电路GPC不工作。
当从控制电路1输出的写入使能信号WEN处于H时，写入电路WC工作，并根据写入数据将WD和WDX设置为H和L或设置为L和H，并使该对全局位线GBL0和GBLX0进入依据写入数据的状态。该对局部位线LBL和LBLX通过全局连接晶体管GTr和GTrX变为与该对全局位线GBL0和GBLX0的状态相对应的状态。随后，写入目标存储单元被连接到该对局部位线LBL和LBLX，并进入依据写入数据的状态。本实施例的写入操作与其中该对位线被形成为分级结构的普通SRAM的写入操作相同，且因此省略了进一步说明。
延伸的连接晶体管ETr和ETrX形成了该对全局位线GBL0和GBLX0和与该对全局位线GBL0和GBLX0相对应地提供的一对延伸的位线RD0和RDX0的连接电路。当从控制电路1输出的感测放大器启动信号SAE处于L时，使延伸的连接晶体管ETr和ETrX进入导电(导通)状态，而当感测放大器启动信号SAE处于H时，处于断电(截止)状态。
当从控制电路1输出的感测放大器启动信号SAE处于H时，感测放大器SA进入工作状态，并将该对延伸的位线RD0和RDX0的高压侧放大至H且将低压侧放大至L，而当SAE处于L(关闭状态)时，感测放大器SA不工作。当全局预充电信号GPRE处于L时，均衡器EQ短路并且使该对位线BL和BLX进入H状态，而当均衡信号EQD处于H(关闭状态)时，均衡器EQ不工作。
图5为示出基本SRAM的操作的时序图。该操作与时钟CLK同步地执行。首先，说明读取操作，且在读取操作期间，写入电路WC处于关闭状态，因此，不说明写入电路WC的操作。将说明存取存储单元C0并读取所存储的数据的情况，然而，相反的情况亦然。假定存储单元C0处于如下状态：其连接到局部位线LBL的节点处于L(VSS)且连接到LBLX的节点处于H(VDD)。
在CLK上升之前，将LBL、LBLX、GBL0、GBLX0、RD0和RDX0重置为H。
与CLK的上升同步地，LPRE和GPRE变为H，且同时，将行选择信号施加到字线WL0且WL0变为H。此时，GWL、SAE和WEN处于L。因为LPRE和GPRE转变为H，所以局部预充电电路LPC、全局预充电电路GPC和均衡器EQ进入关闭状态。因为GWL处于L，所以GTr和GTrX处于截止状态。另外，因为SAE处于L，所以感测放大器SA处于关闭状态，且ETr和ETrX处于导电状态。
因为WL0变为H，所以使存储单元C0的连接晶体管进入导电状态，且处于L状态的节点被连接到LBL而处于H状态的节点被连接到LBLX。因为使连接到LBL的存储单元C0的N沟道晶体管进入导电状态，所以LBL变为L(VSS)。此后，停止施加行选择信号，并与WL0转变为L同步地，GWL变为H。响应于此，处于L状态的局部位线LBL、处于H状态的全局位线GBL0和延伸的全局位线RD0被连接，电荷共享发生，且全局位线GBL0和延伸的全局位线RD0的电压下降了与相对于局部位线的电容比相对应的量。与此同时，局部位线LBL的电压通过电荷共享而增加。局部位线LBLX、全局位线GBLX0和延伸的全局位线RDX0全部处于H，且因此，它们不会改变。
在全局位线GBL0和延伸的全局位线RD0的电压下降之后，感测放大器启动信号SAE变为H。由于这样，使得该对延伸的全局位线RD0和RDX0与该对全局位线GBL0和GBLX0断开。该对局部位线LBL和LBLX以及该对全局位线GBL0和GBLX0维持连接状态。因此，该对局部位线LBL和LBLX以及该对全局位线GBL0和GBLX0维持那个时刻的电压。
因为感测放大器启动信号SAE变为H，所以感测放大器SA工作并将延伸的全局位线RD0的电压变为L。延伸的全局位线RDX0的电压被保持在H。列开关CS0通过总线DB和DBX从数据I/O6输出该对延伸的全局位线RD0和RDX0的状态。
此后，感测放大器启动信号SAE变为L，且与此同时，LPRE和GPRE变为L。响应于此，感测放大器进入关闭状态，且LPC、GPC和EQ将该对局部位线LBL和LBLX、该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0初始化为H。以此方式，使得进入执行读取操作的状态。
在图5中，也示出了写入操作，然而，在写入时的操作与具有常规分级位线结构的SRAM的写入操作相同，且因此，省略其说明。
在基本SRAM中，关于与该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0的读取相伴随的电压的改变量，振幅量是由该对局部位线LBL和LBLX之间的电容比决定的。该对局部位线BL和BLX的电容相当小。因此，即使存储单元的N沟道晶体管的特性有变化，也可以在短暂的时间内将该对局部位线LBL和LBLX变为L，且因此，存储单元的N沟道晶体管的特性变化没有影响。因此，可以抑制位线的振幅量并降低功率。
将进一步详细说明通过基本SRAM获得的效果。首先，说明功率降低效果。
当如在基本SRAM中使用分级位线结构时，通常，该对局部位线LBL和LBLX的预充电/放电功率与该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0的预充电/放电功率之和等于用于读取SRAM的一位的功率。
然而，在基本SRAM中，可以消除该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0的预充电/放电功率。这参照图6中的时序图来说明。
图6为图5的时序图的一部分的放大视图。使该对全局位线GBL0和GBLX0进入与存储在存储单元中的数据相对应的状态的相位是放电相位(Dis-Charge相位)，且使该对全局位线GBL0和GBLX0进入H状态的相位是预充电相位(Pre-Charge相位)。
在基本SRAM中，通过将行选择信号施加到字线以使存储单元的连接晶体管进入导电状态来将局部位线LBL和LBLX中一条位线的电压降到L(VSS)。此后，停止施加行选择信号以使连接晶体管截止，并使局部位线LBL和LBLX中一条位线进入处于L的浮动状态(floatingstate)。此后，GWL转变为H以使GTr和GTrX进入导电状态，且使得在该对局部位线LBL和LBLX、该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0之间发生电荷共享，且该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0的电压被放大。此时的电压改变仅将该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0中剩余的电荷的部分(对应于VGBL)移动到局部位线LBL和LBLX，且因此，不消耗功率。此时，该对局部位线LBL和LBLX的电压上升了对应于VLBL的量。图6示出GBL的电荷已被移动到LBL。
如上所述，在执行了放电相位(Dis-Charge相位)中的操作之后的预充电相位(Pre-Charge相位)中，该对局部位线LBL和LBLX、该对全局位线GBL0和GBLX0以及该对延伸的全局位线RD0和RDX0被预充电到H(VDD)。局部位线LBL此时的电荷量为VDD-VLBL，且全局位线GBL和延伸的全局位线RD0此时的电荷量为VGBL。预充电时的电荷量与当将局部位线LBL从VSS充电到VDD时的电荷量相同。因此，在放电相位(Dis-Charge相位)与预充电相位(Pre-Charge相位)二者期间，全局位线GBL不消耗功率。
接下来，说明具有图1所示的普通电路配置的SRAM和基本SRAM的功率降低效果。
功耗由等式P＝CV2表达。如果将与存储单元中一个单元相对应的该对位线的电容取为CBL，那么该对位线BL的电容为行数×列数×CBL。在读取时，当位线的平均振幅量＝VDD/2，行数＝128，且列数＝4时，与图1中的SRAM的一位相对应的读取时的功耗如下。
图1中的电路的读取时功耗＝4×128×CBL×0.5×VDD2＝256×CBL×VDD2。
接下来，说明与基本SRAM的一位相对应的读取时的功耗。
如前所述，在基本SRAM中，该对全局位线GBL0和GBLX0不消耗功率，且因此，优选地仅考虑该对局部位线LBL和LBLX中的功率。如果图4中k＝8且m＝16，那么当局部位线的行数＝16且列数＝4时的功耗如下。
基本SRAM中读取时的功耗＝4×16×CBL×VDD2＝64×CBL×VDD2。
因此，在基本SRAM中，与图1中的普通SRAM的功耗相比，可以将读取时的功耗降低到1/4。
接下来，参照图7A和图7B说明不良稳定性的改进效果。图7A示出图1所示的普通SRAM的情况，且图7B示出基本SRAM的情况。在图7A中，g和k示出存储单元的晶体管的特性为正常的情况，且h和l示出存储单元的晶体管的特性为不良的情况。在图7B中，m和q示出存储单元的晶体管的特性为正常的情况，且n和r示出存储单元的晶体管的特性为不良的情况。
如图7A所示，在普通SRAM的情况下，位线BL的电容大，换句话说，多个存储单元被连接到BL，且因此，位线BL的电压仅逐渐下降。因此，当从特性不良的存储单元读取数据时，位线BL的电压不会充分下降并且处于接近VDD的状态。应用于制造SRAM的先进工艺等具有大的随机变化，因此，取决于存储单元内的六个晶体管的某种平衡，存在单元的值被反转且产生错误读取的情况。
与此相反，在基本SRAM中，如图7B所示，在存储单元的值被反转之前位线BL的电压下降到VSS，且因此，防止了错误读取。原因在于连接到位线BL的存储单元数目小并且线长度短，因此电容小。由于位线BL在反转之前下降到VSS，因此数据L被写回到存储单元作为结果，且因此，抑制了不良稳定性并提高了可靠性。
在以上给出的说明中，假定与多对全局位线相对应地提供的列电路同时工作，然而，也可以对将要被存取的存储单元所属的列中的列电路进行操作。
如上面所说明的，当通过利用局部位线与全局位线之间的电荷共享来执行读取操作时，仅累积在该全局位线与该局部位线之间的电荷的一部分被移动，因此，不消耗功率。另外，在放电相位(Dis-Charge相位)与预充电相位(Pre-Charge相位)二者的时段期间，全局位线不会消耗功率。
因此，为了进一步降低功耗，希望缩短该对局部位线并延长全局位线。然而，全局位线的振幅量是由局部位线与全局位线之间的电容比决定的，且因此，当缩短了局部位线时，还需要缩短全局位线。原因在于，优选的是要确保位线之间的最小电位差以操作感测放大器。当缩短了全局位线时，优选的是提供大量电路，如感测放大器和写入电路(写入驱动器)，从而增加了宏观尺寸，并因此使功耗的降低效果减弱。另外，难以设计出大容量SRAM。
以下说明的实施例的SRAM解决了这个问题。
第一实施例的SRAM具有与图3所示的基本SRAM类似的普通配置。
图8为示出第一实施例的SRAM的存储单元矩阵的配置的图。图8示出与图4所示的一列相对应的电路的四列。实际上，提供了多个这样的列。
每个列具有多对的全局位线GBL<0>/GBLX<0>到GBL<3>/GBLX<3>和多对的延伸的位线RD<0>/RDX<0>到RD<3>/RDX<3>。彼此对应的成对全局位线和成对延伸的位线分别通过延伸的连接晶体管连接。
多(k+1)个子区块(SUBBLK)B03至Bk3被连接到该对全局位线GBL<3>与GBLX<3>之间，且在其它列中，多个子区块类似地被连接。另外，与每个子区块相对应地，提供了包括全局连接晶体管的全局连接电路GC。虽然在图4中将全局连接晶体管示意性图示为被提供在子区块内，但是在此处，将其示意性图示为被提供在子区块外部，然而，不存在实质的差异。
另外，一个全局写入电路GWC被连接在该对全局位线GBL<3>与GBLX<3>之间，且在其它列中，一个全局写入电路GWC类似地被连接。此外，一个全局感测放大器GSA被连接在该对延伸的位线RD<3>与RDX<3>之间，且在其它列中，一个全局感测放大器GSA类似地被连接。
例如，子区块Bk3具有平行提供的一对局部位线LBL<3>和LBLX<3>、连接在该对局部位线之间的多(m+1)个存储单元C0到Cm、连接在该对局部位线之间的局部预充电电路、位线(BL)电容共享电路BC以及写入电路(写入驱动器)WC。如图4中，还可提供保持电路。其它子区块也具有相同配置。
BL电容共享电路BC具有两个N沟道晶体管，且这两个N沟道晶体管的漏极连接到局部位线LBL<3>或LBLX<3>，且其源极连接到公共(common)连接线CLN。公共连接线CLN以共享方式连接到与四个列相对应的子区块的BL电容共享电路BC的N沟道晶体管的源极。然而，公共连接线CLN可以连接到四个以外的数目的列的BL电容共享电路BC的N沟道晶体管的源极。
图9为详细示出关于图8所示的两侧上的列<0>和列<3>的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
存储单元C0具有与图1所示的存储单元相同的电路配置，且为由六个MOS晶体管形成的常规静态存储单元。预充电电路和写入驱动器WC具有与图4所示的示例中的配置稍有不同的配置，然而，具有类似的功能且是广为人知的电路，因此省略说明。
全局连接电路GC具有连接在该对局部位线与该对全局位线之间的传输门(transfergate)。传输门由连接信号控制。例如，传输门被提供在该对局部位线LBL<3>和LBLX<3>与该对全局位线GBL<3>和GBLX<3>之间，且连接状态由连接信号GC<3>控制。其它列的全局连接电路GC的传输门相同，且每列的连接信号是独立的，并且可以彼此独立地控制每列的传输门。在图8和图9中，使用具有N沟道晶体管和P沟道晶体管的传输门，然而，也可以仅使用N沟道晶体管或P沟道晶体管来取代传输门。
BL电容共享电路BC具有与图1和图4所示的感测放大器相同的配置，并且两个N沟道晶体管的源极连接到公共连接线CLN且工作状态由局部感测放大器启动信号LSAE控制。
如以上说明的，第一实施例的SRAM的基础配置类似于基本SRAM。然而，第一实施例的SRAM与基本SRAM的不同之处在于，提供了公共连接线CLN并且在每个子区块的BL电容共享电路BC内提供的感测放大器SA的N沟道晶体管的源极被连接到公共连接线CLN。
图10为示出第一实施例的SRAM的操作的时序图。在图10中，说明以下情况作为示例，其中选择图9中的左侧的列<3>并执行写入操作和读取操作。所述操作与时钟CLK同步地执行。
当读取操作开始时，LSAE、GC<3>、COL<3>、GSAE<3>和GWE<3>处于L(低)。在读取操作期间，无论哪列都将LWE和GWE维持在L。在读取操作期间，将其它列的GC、COL和GSAE维持在L。由于这样，该对局部位线LBL<3>/LBLX<3>、该对全局位线GBL<3>/GBLX<3>和该对延伸的全局位线RD<3>/RDX<3>分别处于已充电到VDD(H：高)的状态。GBL<3>/GBLX<3>处于连接到RD<3>/RDX<3>的状态。
与CLK的上升同步地，局部预充电信号LPRE变为VDD且行选择信号WL变为H，且写入数据WD/WDX被设置。当LPRE转变为L时，PC关闭且LBL<3>和LBLX<3>进入分离状态(separatedstate)。当子区块内的任何WL转变为H时，每列的WL已被转变为H的存储单元的状态由该对局部位线读取，且每列的该对局部位线的电位改变，且进一步地，LSAE变为H并且放大那时的电位差并将其中一个转变为H而将另一个转变为VSS(L：低)。
此时，在本实施例中，感测放大器SA的N沟道晶体管中的、被连接到电位已下降并接近VSS的局部位线的一个N沟道晶体管导通，且引起将电位已下降的局部位线连接到公共连接线CLN的状态。此状态不限于所选定的列，且在其它列中同样如此。图9示出以下状态，其中LBL<3>已转变为H且LBLX<3>已转变为L，并且LBLX<3>被连接到CLN，LBL<0>已转变为L且LBLX<0>已转变为H，并且LBLX<0>被连接到CLN，且被连接的局部位线以虚线表示。图8示出以下状态，其中LBL<3>已转变为H且LBLX<3>已转变为L，LBL<0>到LBL<2>已转变为L，且LBLX<0>到LBLX<2>已转变为H。因此，进入处于L的四条局部位线被连接的状态，且因此，引起了处于L的局部位线的电容增大到四倍的状态。换句话说，LBLX<3>具有长度为四倍的局部位线的电容，因为其它三列的LBL<0>到LBL<2>被连接。此后，LSAE和WL变为L。即使在LSAE变为L时，也维持LBL<0>到LBL<2>连接至LBLX<3>的状态。
当WL变为L时，读取被执行的行的存储单元被从该对局部位线断开，并维持那时的状态。
另一方面，在LSAE变为L之后，写入目标的选定列的GC<3>和COL<3>变为H，且LBL<3>/LBLX<3>进入连接到GBL<3>/GBLX<3>的状态。因为这样，在LBL<3>/LBLX<3>与GBL<3>/GBLX<3>之间以及LBL<3>/LBLX<3>与RD<3>/RDX<3>之间发生电荷共享，且GBL<3>/GBLX<3>和RD<3>/RDX<3>中的一个的电位下降了对应于电容比的量。例如，当LBLX<3>处于L时，LBLX<3>和RDX<3>的电位下降，且GBL<3>和RD<3>的电位维持在H。此操作与基本SRAM的情况相同，然而，在本实施例中，LBLX<3>被连接至LBLX<0>到LBLX<2>，且电容增加四倍，且因此，可以增加GBLX<3>和RDX<3>的电位下降的量。另外，如果电位下降量相同，那么可以增加该对局部位线的长度。即使LBL<3>和GBL<3>以及LBL<3>和RD<3>被连接，二者的电位也为VDD，且因此，电位几乎不改变。
当电荷共享发生且GBL<3>/GBLX<3>和RD<3>/RDX<3>中的一个的电位下降了对应于电容比的量时，GC<3>和COL<3>被变为L，此外，该对延伸的全局位线被从该对全局位线断开。然后，GSAE<3>变为H，且GSA将GBLX<3>和RDX<3>中的一个的电位降到L。LBL<3>/LBLX<3>和GBX<3>/GBLX<3>维持电位已稍微下降的状态。
另一方面，所选定列之外的列的LBL<0>/LBLX<0>到LBL<2>/LBLX<2>进入处于L的那侧的电位已通过电荷共享而稍有上升的状态，然而，WL处于L，且因此，存储单元的状态不受影响。
当GC<3>、COL<3>和GSAE<3>变为L时，LBL<0>/LBLX<0>到LBL<3>/LBLX<3>、GBL<0>/GBLX<0>到GBL<3>/GBLX<3>和RD<0>/RDX<3>被分别充电到VDD。
当写入操作开始时，LSAE、LWE、GC<3>、COL<3>、GSAE<3>和GWE<3>处于L(低)。在写入操作期间，无论哪列都将GSAE维持在L。在写入操作期间，将其它列的GC、COL、GSAE和GWE维持在L。由于这样，使得该对局部位线LBL<3>/LBLX<3>、该对全局位线GBL<3>/GBLX<3>和该对延伸的全局位线RD<3>/RDX<3>分别处于已充电到VDD的状态。GBL<3>/GBLX<3>处于连接到RD<3>/RDX<3>的状态。
与CLK的上升同步地，局部预充电信号LPRE变为H(高)且行选择信号WL变为H，且写入数据WD/WDX被设定。当LPRE转变为H时，PC关闭且LBL<3>和LBLX<3>进入分离状态。当子区块内的任何WL转变为H时，每列的WL已被转变为H的存储单元的状态被读取，且每列的该对局部位线的电位改变，且进一步地，LSAE变为H并且放大那时的电位差，并将其中一个转变为VDD而将另一个转变为VSS。此时，LBLX<3>如同读取时一样进入连接至LBLX<0>到LBLX<2>的状态。
此后，LSAE变为L。另一方面，在LSAE变为L之后，写入目标的选定列的COL<3>和GWE<3>变为H，且GBL<3>/GBLX<3>变为与数据WD/WDX相对应的状态。与此并行地，GC<3>变为H，且LBL<3>/LBLX<3>进入连接到GBL<3>/GBLX<3>的状态和与WD/WDX相对应的状态。此时，当SA的N沟道晶体管由于LBLX<3>(公共连接线CLN)的电位上升而截止时，连接至LBLX<3>的LBLX<0>到LBLX<2>被从CLN断开。当可以通过写入驱动器WC将LBL<3>/LBLX<3>设定为GBL<3>/GBLX<3>的状态时，也可将GC<3>维持在L。
另外，其中选定列的WL已转变为H的存储单元变为与LBL<3>/LBLX<3>相对应的状态，且可以将数据WD/WDX写入到写入目标的存储单元。另一方面，除选定列之外的列中的LBL<0>/LBLX<0>到LBL<2>/LBLX<2>进入与WL已转变为H的存储单元的存储数据相对应的状态，并且被从GBL<0>/GBLX<0>到GBL<2>/GBLX<2>断开，且因此维持该状态。当WL变为L时，WL处于H的存储单元存储那时的状态。由于这样，选定列的存储单元进入与数据WD/WDX相对应的状态，而其它列中的存储单元维持所存储的状态。
在WL变为L的同时，LPRE、LWE、GC<3>、COL<3>和GWE<3>变为L，且LBL<0>/LBLX<0>到LBL<3>/LBLX<3>、GBL<0>/GBLX<0>到GBL<3>/GBLX<3>和RD<0>/RDX<3>被分别充电到H。
在上述第一实施例中，BL电容共享电路BC由感测放大器来实现，然而，也可以由另外的电路实现。下文中，将说明BL电容共享电路BC由另一电路实现的实施例的SRAM。
第二实施例的SRAM具有与第一实施例的SRAM的配置类似的普通配置，且仅BL电容共享电路BC的配置不同。
图11为详细示出关于第二实施例的SRAM的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
如示意性所示，BL电容共享电路BC具有感测放大器SA和共享连接电路BCA。感测放大器SA为图1所示的感测放大器，且与第一实例的感测放大器的不同之处在于未连接到公共连接线CLN，其它的相同，因此省略说明。
共享连接电路BCA具有两个N沟道晶体管和串联连接在电源VDD与GND之间的两列的两个P沟道晶体管与一个传输门。这两个N沟道晶体管连接在该对局部位线与公共连接线CLN之间，且栅极连接到P沟道晶体管与传输门的连接节点。第一级中的P沟道晶体管的栅极分别连接到该对局部位线。第二级中的P沟道晶体管和传输门的栅极输入端中的一个输入端连接到相对输出侧上的写入驱动器WC的输出控制信号端子。作为经反转局部预充电信号LPRE的信号被施加到传输门的另一栅极。
在共享连接电路BCA中，当LPRE处于H、LWE处于L或者WC写入与前一数据不同的数据并且局部位线转变为L时，两个N沟道晶体管导通。
第二实施例的SRAM根据图10所示的时序图来操作。将说明LSAE变为H的情况。如图10所示，在读取操作时且当LSAE变为H时，LPRE和WL处于H且LWE处于L。当LSAE变为H时，该对局部位线中的一条位线变为L，且在共享连接电路BCA中，这两个N沟道晶体管中连接到处于L的局部位线的晶体管导通。由于这样，引起了四条局部位线被连接的状态。在写入操作时，在前一半执行与读取操作相同的操作，且在共享连接电路BCA中，这两个N沟道晶体管中的一个晶体管导通且引起四条局部位线被连接的状态。其它操作与第一实施例中的操作相同，因此省略说明。
在第二实施例中，BL电容共享电路BC具有感测放大器SA和共享连接电路BCA，然而，在不提供感测放大器SA的情况下也执行相同的操作。当在子区块中不提供感测放大器时，操作与图4所说明的基本SRAM的操作相同。在该情况下，与基本SRAM的差别在于共享连接电路BCA的两个N沟道晶体管中的一个晶体管根据局部位线的电位导通，并且引起四条局部位线被连接的状态。
图12为详细示出关于第三实施例的SRAM的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
如示意性所示，BL电容共享电路BC具有感测放大器SA和共享连接电路BCA。感测放大器SA为图1所示的感测放大器，且与第一实例的感测放大器的不同之处在于未连接到公共连接线CLN，其它相同，因此省略说明。
共享连接电路BCA具有两个N沟道晶体管和串联连接在电源VDD与GND之间的两列的一个P沟道晶体管和N沟道晶体管。这两个N沟道晶体管连接在该对局部位线与公共连接线CLN之间，且栅极连接到对应列中的P沟道晶体管与N沟道晶体管的连接节点。第一级中的P沟道晶体管的栅极分别连接到该对局部位线。作为经反转局部预充电信号LPRE的信号被施加到形成所述列的晶体管的栅极。
在该共享连接电路BCA中，当LPRE处于H且局部位线转变为L时，两个N沟道晶体管导通。
图13为示出第三实施例的SRAM的操作的时序图。
读取操作时的操作与图10的时序图的操作相同，因此省略说明。
当写入操作开始时，WL、LSAE、GC<3>和GSA<3>处于L(低)。在写入操作期间，无论哪列都将GSAE维持在L。在写入操作期间，将其它列中的GC、COL、GSAE和GWE维持在L。由于这样，使得该对全局位线GBL<3>/GBLX<3>和该对延伸的全局位线RD<3>/RDX<3>分别处于已充电到H的状态。GBL<3>/GBLX<3>处于连接到RD<3>/RDX<3>的状态。该对局部位线LBL<3>/LBLX<3>维持其中一个处于H而另一个处于L的前一状态。
与CLK的上升同步地，LPRE、LWE、COL<3>和GWE<3>变为H(高)且写入数据WD/WDX被设定。当LPRE转变为H时，PC关闭且LBL<3>和LBLX<3>进入分离状态。另外，写入目标的选定列的COL<3>和GWE<3>变为H并且GBL<3>/GBLX<3>变为与数据WD/WDX相对应的状态。与此并行地，GC<3>变为H且LBL<3>/LBLX<3>进入连接到GBL<3>/GBLX<3>的状态和与WD/WDX相对应的状态。
接下来，当WL转变为H时，在选定列中，引起存储单元连接到LBL<3>/LBLX<3>的状态。另一方面，在未被选定的列中，WL已转变为H的存储单元的状态由该对局部位线读取，且每列的该对局部位线的电位改变。在该状态下，当LSAE变为H时，在选定列中，引起WL处于H的存储器连接到LBL<3>/LBLX<3>的状态，即，与WD/WDX相对应的状态。另一方面，在未被选定的列中，与存储单元的读取状态相对应的电位差被扩大，且该对局部位线中的一条位线转变为H而另一条转变为L。此时，LBLX<3>进入连接至LBLX<0>到LBLX<2>的状态。
此后，WL变为L且存储单元保持那时的状态。与此并行地，LPRE、LSAE、LWE、GC<3>、COL<3>和GWE<3>变为L，且LBL<0>/LBLX<0>到LBL<3>/LBLX<3>、GBL<0>/GBLX<0>到GBL<3>/GBLX<3>和RD<0>/RDX<3>分别被充电到VDD。
图14为示出第四实施例的SRAM的存储单元矩阵的配置的图。第四实施例的SRAM与第一实施例的SRAM的不同之处在于：从子区块B00到Bk0......B03到Bk3中去除了写入驱动器WC，并且全局连接电路GC具有N沟道晶体管来取代传输门。
图15为详细示出关于图14所示的两侧上的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC和全局连接电路GC的图。BL电容共享电路BC如第一实施例中一样包括感测放大器，并且通过公共连接线CLN被连接到另一列的感测放大器。
第四实施例的SRAM根据图10的时序图来操作。
图16为详细示出关于第五实施例的SRAM中的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC和全局连接电路GC的图。
第五实施例的SRAM与第三实施例的SRAM的不同之处在于，从子区块B00到Bk0......B03到Bk3中去除了写入驱动器WC。
第五实施例的SRAM根据图13的时序图来操作。
图17为示出第六实施例的SRAM的存储单元矩阵的配置的图。
第六实施例的SRAM与第一实施例的SRAM的不同之处在于，四列的四对全局位线GBL<0>/GBLX<0>到GBL<3>/GBLX<3>在端部被整合成一对全局位线GBL/GBLX。在第六实施例的SRAM中，根据这些对全局位线的整合，延伸的全局位线对RD<0>/RDX<0>到RD<3>/RDX<3>被整合为一对延伸的全局位线RD/RDX。另外，在第六实施例的SRAM中，激活每列的写入驱动器WC的LWE被分离为LWE<0>到LWE<3>，且因此，可以独立地控制每个写入驱动器WC的操作状态。另外，第六实施例的SRAM控制全局写入电路GWC的操作状态，全局预充电GPRE被整合到该全局写入电路GWC以取代COL<0>到COL<3>。
图18为详细示出关于图17所示的两侧上的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
图19为示出第六实施例的SRAM的操作的时序图。如图19所示，在第六实施例中，在写入操作时，LWE<3>和GPRE变为H，且在与GC<3>和GWE的定时相同的定时处返回到L。该操作的说明与第一实施例的说明相同，且因此被省略。
第七实施例的SRAM具有与图17所示的第六实施例的SRAM类似的配置，且BL电容共享电路BC具有与第二实施例的BL电容共享电路BC相同的配置。
图20是详细示出关于第七实施例的SRAM中的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
第七实施例的SRAM具有类似于第六实施例的SRAM的普通配置，且BL电容共享电路BC类似于第二实施例中所说明的BL电容共享电路BC，且因此省略说明。
第七实施例的SRAM根据图19中的时序图操作。
第八实施例的SRAM具有类似于第六实施例的SRAM的配置，且BL电容共享电路BC具有与第三实施例的BL电容共享电路BC相同的配置。
图21为详细示出关于第八实施例的SRAM中的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC、写入驱动器WC和全局连接电路GC的图。
图22为示出第八实施例的SRAM的操作的时序图。如图22所示，在第八实施例中，在写入操作时，LWE<3>和GPRE变为H，且在与GC<3>和GWE的定时相同的定时处返回到L。该操作的说明与第三实施例的说明相同，且因此被省略。
图23为示出第九实施例的SRAM的存储单元矩阵的配置的图。
第九实施例的SRAM与第四实施例的SRAM的不同之处在于，四列的四对全局位线GBL<0>/GBLX<0>到GBL<3>/GBLX<3>在端部被整合为一对全局位线GBL/GBLX。如第六实施例中那样来执行该对全局位线、该对延伸的全局位线、全局写入电路和全局感测放大器的整合。
图24为详细示出关于图23所示的两侧上的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC和全局连接电路GC的图。
第九实施例的SRAM具有类似于第四实施例的SRAM的普通配置，且对于全局位线对等的整合类似于第六实施例的整合，且因此省略说明。
第九实施例的SRAM根据图10的时序图来操作。
图25为详细示出关于第十实施例的SRAM的两侧上的列<0>和列<3>的子区块内的一个存储单元C0、预充电电路、BL电容共享电路BC和全局连接电路GC的图。
第十实施例的SRAM具有类似于第五实施例的SRAM的配置的普通配置，且对于全局位线对等的整合类似于第六实施例的整合，且因此省略说明。
第十实施例的SRAM根据图13的时序图来操作。
对于本领域技术人员来说可以容易地理解，即使在上文说明的每个单元的配置的组合被改变并被使用时，其它配置也可以是有效的。例如，可以任意地设置由公共连接线CLN连接的列的数目。
将位线对配置为分级结构以减少功耗是已知的，然而，要执行放大以使得所述位线具有足够大的容量来处理大的振幅改变，因此，功耗没有得到充分降低。
根据本发明的实施例，实现了在保持操作速度和可靠性的同时降低了功耗的SRAM。
在根据实施例的SRAM中，在改变了一对局部位线(其中每对位线包括相当低的容量)的电压之后，具有低电压的所述对的局部位线被彼此连接，且全局位线进一步被连接以便由于电荷共享而改变全局位线的电压。

Claims (5)

1.一种静态RAM，包括：
多条字线；
多对局部位线；
与所述多对局部位线和所述多条字线的交叉点相对应地排列的多个存储单元；
多个电容共享电路，每个电容共享电路针对所述多对局部位线中的每对进行布置；
连接多个电容共享电路的公共连接线；和
连接到所述多对局部位线的全局位线对，其中
每个电容共享电路包括连接在彼此相对应的局部位线对与所述公共连接线之间的两个N沟道晶体管，
所述两个N沟道晶体管之一的漏极被连接到该局部位线对中的一个，
所述两个N沟道晶体管中的另一个N沟道晶体管的漏极被连接到该局部位线对中的另一个，并且
所述两个N沟道晶体管的源级被连接到所述公共连接线。
2.根据权利要求1所述的静态RAM，其中
所述多个存储单元根据施加到对应字线的行选择信号而被连接到对应的局部位线对，
当通过将所述行选择信号施加到与将被选择的存储单元相对应的字线而使所述多对局部位线进入依据存储在每对局部位线的存储单元中的内容的状态时，所述电容共享电路根据所述对应的局部位线对的电位使所述两个N沟道晶体管中的一个N沟道晶体管进入导电状态并且使另一个N沟道晶体管进入截止状态，并且
使得所述两个N沟道晶体管中将连接到低电位侧上的局部位线的N沟道晶体管进入所述导电状态，且所述多对局部位线中低电位侧上的局部位线经由所述公共连接线彼此相连。
3.根据权利要求2所述的静态RAM，其中
在所述多对局部位线中的低电位侧上的局部位线彼此相连接的状态下，所述行选择信号的施加被停止，
通过将所述全局位线对中的一条全局位线连接到选定列的局部位线对的高电位侧上的局部位线并且将另一条全局位线连接到所述多对局部位线的低电位侧上的局部位线，来改变所述全局位线对的状态，所述多对局部位线是经由所述选定列的低电位侧上的局部位线和所述公共连接线连接的，并且
对全局感测放大器进行操作。
4.根据权利要求3所述的静态RAM，其中
所述电容共享电路包括局部感测放大器，所述局部感测放大器是针对所述多对局部位线中的每对提供的并且通过公共局部感测放大器启动信号被启动。
5.根据权利要求4所述的静态RAM，其中
所述局部感测放大器包括所述两个N沟道晶体管，并且
当使所述多对局部位线进入依据存储在每对局部位线的所述存储单元中的内容的状态时，通过施加所述局部感测放大器启动信号来启动每个局部感测放大器。
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