CN104217752A - 多端口存储器系统和用于多端口存储器的写电路和读电路 - Google Patents
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Abstract
本发明公开了用于多端口存储器的写电路和读电路，以及一种多端口存储器系统。该写电路包括数据总线反转电路和用于写的静态I/O电路。数据总线反转电路配置为对输入数据进行编码并输出至用于写的静态I/O电路，并且输出至少一个编码标志位至多端口存储器的编码标志位存储单元；用于写的静态I/O电路包括多个I/O位片电路，其配置为根据从数据总线反转电路所接收的经编码的数据的待写位写对应的存储单元，其中对于对应的存储单元，仅在两个连续的写周期内待写位不同的情况中，位线上的电位才改变。上述写电路可以减小对位线进行充电的频率，进而减小多端口存储器中位线所消耗的功率。
Description
技术领域
本发明总体上涉及数据存储领域，具体地涉及多端口存储器。
背景技术
存储器的功耗主要由三个部分组成。一是动态功耗，即电容充放电所消耗的功耗。二是短路功耗，即N/P型晶体管同时导通时所消耗的功耗。三是MOS管泄漏电流所引起的静态功耗。在三种功耗中动态功耗所占比重最大。另外，因为存储器中位线连接许多存储单元，所以位线的电容负载很大。因此，位线充放电所引起的动态功耗相应很大。
例如，对于静态随机存取存储器，读操作使得每对位线中的一条位线部分放电，而写操作使得每对位线中的一条位线完全放电。典型地存储器中的写操作比读操作消耗更多的功耗。通常字线的功耗对于读操作和写操作是固定的。位线充电/放电消耗了存储器的很大一部分功耗。
静态随机存取存储器的常规动态写操作包括三个步骤：1）将列中的一条位线完全放电到低电位，诸如“地”；2）写数据到目标单元中；3）再次将经放电的位线预充电到高电位，诸如“Vdd”。这三个步骤不依赖于正在写的数据，并且每个写周期都消耗功率来对位线进行预充电。
由于存储器的上述特点，在存储器的写操作期间消耗了大量的功率。因此，需要提供一种可以降低存储器的功耗的写电路和读电路、以及低功耗存储器以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决上述问题，本发明公开了一种用于多端口存储器的写电路，包括数据总线反转（DBI）电路和用于写的静态输入输出（I/O）电路。DBI电路配置为对输入数据进行编码，输出经编码的数据至用于写的静态I/O电路，并且输出至少一个编码标志位经由附加的I/O电路至多端口存储器的编码标志位存储单元，用于指示输入数据的编码状态。用于写的静态I/O电路包括多个I/O位片电路，其中每个I/O位片电路连接到多端口存储器的对应的存储单元的一对位线，并配置为根据从DBI电路所接收的经编码的数据的待写位写对应的存储单元，其中对于对应的存储单元，仅在两个连续的写周期内待写位不同的情况中，位线上的电位才改变。
在本发明的一个可选实施方式中，每个I/O位片电路包括连接在一对位线的第一位线和DBI电路之间的偶数个串联的反相器，以及连接在一对位线的第二位线和DBI电路之间的奇数个串联的反相器。
可选地，偶数个串联的反相器中的一个包括第一使能端，以及奇数个串联的反相器中的一个包括第二使能端，其中当第一使能端和第二使能端的输入信号为低电平时，对应的位线由待写位驱动。
在本发明的一个可选实施方式中，DBI电路包括判决电路、写多路复用器和数据缓存电路。判决电路配置为将当前写周期的输入数据和先前写周期的经编码的数据进行比较，以设置并输出编码标志位至写多路复用器和编码标志位存储单元。写多路复用器配置为接收当前写周期的输入数据，并且根据编码标志位来反转当前写周期的输入数据并输出经处理的数据，或直接输出当前写周期的输入数据作为经处理的数据。数据缓存电路配置为接收并缓存经处理的数据，并输出经缓存的数据作为经编码的数据至判决电路和用于写的静态I/O电路。
在本发明的一个可选实施方式中，判决电路进一步包括逻辑电路、计数器和比较器。逻辑电路包括与输入数据的位数相同数目的异或门，用于对当前写周期的输入数据和先前写周期的经编码的数据进行异或。计数器配置为根据异或结果来对当前写周期的输入数据和先前写周期的经编码的数据中具有不同数据值的位数进行计数。比较器配置为通过将所计数的数目与输入数据的位数的1/2进行比较来设置并输出编码标志位至写多路复用器和编码标志位存储单元。
可选地，附加的I/O电路与用于写的静态I/O电路结构不同。
可选地，每个编码标志位指示输入数据中的256位、128位或64位的编码状态。
可选地，DBI电路设置为独立的组件或者集成到多端口存储器中。
根据本发明另一方面，还提供了一种用于多端口存储器的读电路，包括用于读的I/O电路和读多路复用器。用于读的I/O电路配置为从多端口存储器的存储单元读取数据和用于指示读取数据的编码状态的编码标志位，并将所读取的数据和所读取的编码标志位传送至读多路复用器。读多路复用器配置为接收所传送的数据，并根据所传送的编码标志位来反转所传送的数据并输出经解码的数据，或直接输出所传送的数据作为经解码的数据。
可选地，用于读的静态I/O电路进一步包括读缓存电路，其包括由时钟控制的锁存器。
可选地，读多路复用器设置为独立的组件或者集成到多端口存储器中。
根据本发明另一方面，还提供了一种多端口存储器系统，包括多端口存储器、DBI电路和读多路复用器。
多端口存储器包括：存储阵列，其包括多个存储单元、用于写的静态I/O电路以及用于读的I/O电路。
DBI电路配置为对输入数据进行编码，输出经编码的数据至用于写的静态I/O电路，并且输出至少一个编码标志位经由附加的I/O电路至多端口存储器的编码标志位存储单元用于指示输入数据的编码状态。用于写的静态I/O电路包括多个I/O位片电路，其中每个I/O位片电路连接到多端口存储器的对应的存储单元的一对位线，并配置为根据从DBI电路所接收的经编码的数据的待写位写对应的存储单元，其中对于对应的存储单元仅在两个连续的写周期内待写位不同的情况中，位线上的电位才改变。
用于读的I/O电路配置为从多端口存储器的多个存储单元读取数据和用于指示读取数据的编码状态的编码标志位，并将所读取的数据和所读取的编码标志位传送至读多路复用器。读多路复用器配置为接收所传送的数据，并根据所传送的编码标志位来反转所传送的数据并输出经解码的数据，或直接输出所传送的数据作为经解码的数据。
在本发明的一个可选实施方式中，每个I/O位片电路包括连接在一对位线的第一位线和DBI电路之间的偶数个串联的反相器，以及连接在一对位线的第二位线和DBI电路之间的奇数个串联的反相器。
可选地，偶数个串联的反相器中的一个包括第一使能端，以及奇数个串联的反相器中的一个包括第二使能端，其中当第一使能端和第二使能端的输入信号为低电平时，对应的位线由待写位驱动。
在本发明的一个可选实施方式中，DBI电路包括判决电路、写多路复用器和数据缓存电路。判决电路配置为将当前写周期的输入数据和先前写周期的经编码的数据进行比较，以设置并输出编码标志位至写多路复用器和编码标志位存储单元。写多路复用器配置为接收当前写周期的输入数据，并且根据编码标志位来反转当前写周期的输入数据并输出经处理的数据，或直接输出当前写周期的输入数据作为经处理的数据。数据缓存电路配置为接收并缓存经处理的数据，并输出经缓存的数据作为经编码的数据至判决电路和用于写的静态I/O电路。
在本发明的一个可选实施方式中，判决电路进一步包括逻辑电路、计数器和比较器。逻辑电路包括与输入数据的位数相同数目的异或门，用于对当前写周期的输入数据和先前写周期的经编码的数据进行异或。计数器配置为根据异或结果来对当前写周期的输入数据和先前写周期的经编码的数据中具有不同数据值的位数进行计数。比较器配置为通过将所计数的数目与输入数据的位数的1/2进行比较来设置并输出编码标志位至写多路复用器和编码标志位存储单元。
可选地，附加的I/O电路与用于写的静态I/O电路结构不同。
可选地，每个编码标志位指示输入数据中的256位、128位或64位的编码状态。
可选地，用于读的静态I/O电路进一步包括读缓存电路，其包括由时钟控制的锁存器。
可选地，DBI电路和读多路复用器分别设置为独立的组件或者集成到多端口存储器中。
本发明的用于多端口存储器的写电路和读电路，可以减小写操作期间对位线进行充电的频率，进而减小多端口存储器中位线所消耗的功率。
以下结合附图，详细描述本发明的优点和特征。
附图说明
为了使本发明的优点更容易理解，将通过参考在附图中示出的具体实施例更详细地描述上文简要描述的本发明。可以理解这些附图只描绘了本发明的典型实施例，因此不应认为是对其保护范围的限制，通过附图以附加的特性和细节描述和解释本发明。
图1示出了根据本发明的一个优选实施例的用于多端口存储器的写电路的示意图；
图2示出了根据本发明的一个优选实施例的用于多端口存储器的读电路的示意图；以及
图3示出了根据本发明一个优选实施例的多端口存储器系统的示意图。
具体实施方式
现在，将更为详细地描述本发明的优选实施方式，其示例在附图中示出。本领域普通技术人员应认识到，下面的描述仅仅是示例性的而并非意图进行任何方式的限定。
为了彻底了解本发明，将在下列的描述中提出详细的结构。显然，本发明的施行并不限定于本领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了根据本发明的一个优选实施例的用于多端口存储器的写电路100的示意图，其包括DBI电路110和用于写的静态I/O电路120。
DBI电路110可以配置为对输入数据WD0–WDn-1进行编码，输出经编码的数据WD0〞–WDn-1〞至用于写的静态I/O电路120，并且可以输出至少一个编码标志位B_flag′经由附加的I/O电路至多端口存储器的编码标志位存储单元，用于指示输入数据WD0–WDn-1的编码状态。
通常，编码被提出作为降低功率消耗的通用方法。DBI电路通过对输入数据进行编码使跨数据总线的带宽同时转换的位数最小化。这将输入数据的切换动作减少一半。DBI电路将并行数据的当前写周期的状态与先前写周期的状态相比较，并选择在写至存储阵列之前反转或不反转当前输入数据。在写操作期间，编码标志位和输入数据并行写入。在读取操作期间，编码标志位与输入数据并行地读出并用作读多路复用器的输入信号以选择反转或不反转所读取的数据作为最后的输出数据。
用于写的静态I/O电路120可以包括多个I/O位片电路1210-121n-1。I/O位片电路1210-121n-1中的每个可以连接到多端口存储器的对应的存储单元的一对位线（WBL/WBLB），并可以配置为根据从DBI电路110所接收的经编码的数据WD0〞–WDn-1〞的待写位写对应的存储单元。对于对应的存储单元，仅在两个连续的写周期内待写位不同的情况中，位线上的电位才改变。例如，I/O位片电路1210可以从DBI电路110接收经编码的数据的待写位WD0〞，并且写B0至对应的存储单元。如果在先前写周期期间B0为“0”，并且在当前写周期期间B0仍然为“0”，那么在这两个连续的写周期期间对应的存储单元的位线WBL0上的电位始终保持在低电位，并且对应的存储单元的另一位线WBLB0上的电位始终保持在高电位。如果在先前写周期期间B0为“0”，并且在当前写周期期间B0为“1”，那么在当前写周期期间对应的存储单元的位线WBL0上的电位从低电位充电到高电位，并且对应的存储单元的另一位线WBLB0上的电位从高电位放电到低电位。在连续的两个写周期，如果写数据B0相同那么位线WBL0和WBLB0不消耗功率。
在图1所示的实施例中，采用静态写I/O电路。如果在当前写周期的待写位与先前写周期的待写位相同，那么位线不被充电/放电。只有在连续的两个写操作期间写数据切换，才将位线WBL或WBLB充电。换言之，对于任何连续的两个写周期，如果写数据不进行切换那么位线不消耗功率。因此，可以通过减小输入数据切换活动来优化位线所消耗的功率。
如上所述，在使用用于写的静态I/O电路120的多端口存储器中，只有在写至多端口存储器的存储单元的位线的待写位不同时才对该存储单元的位线进行充电。本发明通过使用DBI电路110可以使写至位线的数据的每个待写位的切换的频率减小。因此，通过将DBI电路110和用于写的静态I/O电路120两者结合在写电路中，可以减小对位线进行频繁充电所消耗的功率。通过优化位线功耗，可以显著降低整个存储器的功耗。
在本发明的一个可选实施方式中，I/O位片电路1210-121n-1中的每个可以包括连接在一对位线的第一位线WBL和DBI电路110之间的偶数个串联的反相器，以及连接在一对位线的第二位线WBLB和DBI电路110之间的奇数个串联的反相器。在图1所示的实施方式中，I/O位片电路1210-121n-1中的每个可以包括连接在一对位线的第一位线WBL0和DBI电路110之间的两个串联的反相器，以及连接在一对位线的第二位线WBLB0和DBI电路110之间的一个反相器。例如，在先前写周期期间WD0〞为“0”时，WD0〞通过两个反相器驱动第一位线WBL0为低电位，并且通过一个反相器驱动第二位线WBLB0为高电位。如果在当前写周期期间WD0〞仍然为“0”，那么通过两个反相器将第一位线WBL0保持低电位，并且通过一个反相器将第二位线WBLB0保持高电位。第二周期期间不会消耗功率来对位线WBL0或WBLB0充电。
可选地，连接在一对位线的第一位线WBL和DBI电路110之间的偶数个串联的反相器中的一个可以包括第一使能端，以及连接在一对位线的第二位线WBLB和DBI电路110之间的奇数个串联的反相器中的一个可以包括第二使能端。当第一使能端和第二使能端的输入信号为低电平时，对应的位线由待写位驱动。当第一使能端和第二使能端的输入信号为高电平时，对应的位线设置为高阻状态。当某一存储单元的位线设置为高阻状态时，可以减少该存储单元的晶体管的静态功耗。
在本发明的一个可选实施方式中，DBI电路110可以包括判决电路111、写多路复用器112和数据缓存电路113。
判决电路111可以配置为将当前写周期的输入数据WD0–WDn-1和先前写周期的经编码的数据WD0〞–WDn-1〞进行比较，以设置并输出编码标志位B_flag′至写多路复用器112和编码标志位存储单元。
在本发明的一个可选实施方式中，判决电路111可以包括逻辑电路、计数器和比较器。
逻辑电路可以包括与输入数据WD0–WDn-1的位数n相同数目的异或门，用于对当前写周期的输入数据WD0–WDn-1和先前写周期的经编码的数据WD0〞–WDn-1〞进行异或。先前写周期的经编码的数据WD0〞–WDn-1〞可以分别输入至逻辑电路中的对应异或门的第一输入端。当前写周期的输入数据WD0–WDn-1可以分别输入至逻辑电路中的对应异或门的第二输入端。每个异或门对所输入的数据进行异或运算以产生输出。例如，当WD0〞和WD0相同时，接收WD0〞和WD0的异或门的输出为0。
计数器可以配置为根据异或结果来对当前写周期的输入数据WD0–WDn-1和先前写周期的经编码的数据WD0〞–WDn-1〞中具有不同数据值的位数进行计数。计数器可以接收逻辑电路的所输出的异或结果，例如m个“1”和n-m个“0”。计数器可以根据该异或结果来将当前写周期的输入数据WD0–WDn-1和先前写周期的经编码的数据WD0〞–WDn-1〞中具有不同数据值的位数计数为m。
比较器可以配置为通过将所计数的数目与输入数据WD0–WDn-1的位数n的1/2进行比较来设置并输出编码标志位B_flag′至写多路复用器112和编码标志位存储单元。例如，比较器通过将所计数的数目m与输入数据的位数n的1/2进行比较来设置并输出编码标志位B_flag′至写多路复用器112和编码标志位存储单元。
本领域普通技术人员可以理解，在如图1所示的判决电路111的实施方案中，计数器和比较器可以采用一般常规的设计来实现。例如，本发明的计数器可以采用同步二进制计数器来实现。本发明的比较器可以采用常规的数值比较器来实现，因此省略了详细描述。
写多路复用器112可以配置为接收当前写周期的输入数据WD0–WDn-1，并且根据编码标志位B_flag′来反转当前写周期的输入数据WD0–WDn-1并输出经处理的数据WD0′–WDn-1′，或直接输出当前写周期的输入数据WD0–WDn-1作为经处理的数据WD0′–WDn-1′。写多路复用器112可以包括与输入数据WD0–WDn-1的位数n相同数目的异或门。编码标志位B_flag′输入至每个异或门的第一输入端，当前写周期的输入数据WD0–WDn-1的每一位分别输入至对应异或门的第二输入端。每个异或门将编码标志位B_flag′与当前写周期的输入数据WD0–WDn-1中的一位进行异或运算以产生输出。当编码标志位B_flag′为“1”时，写多路复用器112通过异或运算输出经反转的数据WD0′–WDn-1′。当编码标志位B_flag′为“0”时，写多路复用器112通过异或运算输出未经反转的数据WD0′–WDn-1′。
数据缓存电路113可以配置为接收并缓存经处理的数据WD0′–WDn-1′，并输出经缓存的数据WD0〞–WDn-1〞作为经编码的数据至判决电路111和用于写的静态I/O电路120。数据缓存电路113可以包括多个由时钟控制的锁存器或寄存器。数据缓存电路113可根据时钟脉冲信号将经编码的数据WD0〞–WDn-1〞输出至判决电路111和用于写的静态I/O电路120。
在一个示例中，根据判决电路111的实现方式，当计数器所计数的数目m大于等于输入数据的位数n的1/2时将编码标志位B_flag′设置为“1”，反之将编码标志位B_flag′设置为“0”。根据写多路复用器112的实现方式，当编码标志位B_flag′为“1”时，写多路复用器112反转当前写周期的输入数据WD0–WDn-1并输出经处理的数据WD0′–WDn-1′。当编码标志位B_flag′为“0”时，写多路复用器112直接输出当前写周期的输入数据WD0–WDn-1作为经处理的数据WD0′–WDn-1′。例如，先前写周期的经编码的数据WD0〞–WDn-1〞为11100101。当前写周期的输入数据WD0–WDn-1为00011101。判决电路111接收当前写周期的输入数据00011101并从数据缓存电路113接收先前写周期的经编码的数据11100101。判决电路111中的逻辑电路将当前写周期的输入数据00011101和经编码的数据11100101进行位对位异或运算并输出11111000。计数器根据逻辑电路的输出来计数1的数目为5。也就是说，当前写周期的输入数据00011101与先前写周期的经编码的数据11100101相比较，有5个位具有不同数据值。比较器将所计数的数目5与输入数据的位数8的1/2进行比较。由于5大于输入数据的位数8的1/2，因此比较器将编码标志位B_flag′设置为“1”。判决电路111将编码标志位B_flag′“1”输出至写多路复用器112。同时，写多路复用器112接收当前写周期的输入数据00011101。由于写多路复用器所接收的对应的编码标志位B_flag′为“1”，因此当前写周期的输入数据00011101被反转并输出经处理的数据11100010。数据缓存电路113接收并缓存经处理的数据11100010，并且输出经缓存的数据11100010作为经编码的数据至判决电路111用于下一个写周期的决策。同时，数据缓存电路113将经编码的数据11100010输出至用于写的静态I/O电路120。用于写的静态I/O电路120根据从DBI电路110所接收的经编码的数据11100010写B0-Bn-111100010至存储单元。通过使用DBI电路110，当前写周期的经编码的数据11100010与先前写周期的经编码的数据11100101相比较，仅有3个位具有不同数据值。也就是说，在当前写周期只有3个存储单元的位线上的电位会发生改变。然而如果根据当前写周期的未经编码的输入数据00011101来写存储单元，则有5个存储单元的位线上的电位会发生改变。显然，使用DBI电路110可以使位线充电的频率减小。也就是说，将跨至存储器存储阵列的数据总线的带宽（在该示例中数据总线的带宽为8位）同时转换的数据位最小化。
可选地，附加的I/O电路可以与用于写的静态I/O电路结构相同。在写电路中采用相同的I/O电路可简化I/O电路的实现工艺。
优选地，附加的I/O电路可以与用于写的静态I/O电路不同。本领域普通技术人员可以理解，附加的I/O电路可以是常规的设计，从而消除不必要的成本。
可选地，每个编码标志位B_flag′可以指示输入数据中的256位、128位或64位的编码状态。对于256位的存储器，可以采用1个、2个或4个编码标志位B_flag′。根据用于多端口存储器的芯片的面积和功耗可以使用合适数目的编码标志位B_flag′。
优选地，DBI电路110可以设置为独立的组件。通过设置为独立的组件，DBI电路110可以方便维护或更换。DBI电路110还可以集成到多端口存储器中，以减小所占用的芯片面积。
图2示出了根据本发明的一个优选实施例的用于多端口存储器的读电路的示意图，其包括用于读的I/O电路210和读多路复用器220。
用于读的I/O电路210可以配置为从多端口存储器的存储单元读取数据B0-Bn-1和用于指示读取数据的编码状态的编码标志位B_flag，并将所读取的数据B0-Bn-1和所读取的编码标志位B_flag传送至读多路复用器220。
读多路复用器220可以配置为接收所传送的数据WD0′–WDn-1′，并根据所传送的编码标志位B_flag′来反转所传送的数据WD0′–WDn-1′并输出经解码的数据WD0–WDn-1，或直接输出所传送的数据WD0′–WDn-1′作为经解码的数据WD0–WDn-1。
根据本发明的一个实施例，读多路复用器220可以包括与所传送的数据WD0′–WDn-1′的位数n相同数目的异或门。所传送的编码标志位B_flag′输入至对应异或门的第一输入端，所传送的数据WD0′–WDn-1′的每一位分别输入至对应异或门的第二输入端。每个异或门将所传送的编码标志位B_flag′与所传送的数据WD0′–WDn-1′的一位进行异或运算以产生输出。当所传送的编码标志位B_flag′为“1”时，读多路复用器220通过异或运算输出经反转的数据WD0–WDn-1。当所传送的编码标志位B_flag′为“0”时，读多路复用器220通过异或运算输出未经反转的数据WD0–WDn-1。
在一个示例中，写电路100的输入数据WD0–WDn-1为00111110。在写操作期间该输入数据00111110由DBI电路110反转为WD0〞–WDn-1〞11000001并通过用于写的静态I/O电路120写B0-Bn-111000001至存储单元。DBI电路110经由附加的I/O电路输出至多端口存储器的编码标志位存储单元的编码标志位B_flag为“1”。因此，在读操作期间，经由用于读的I/O电路210传送至读多路复用器220的所传送的数据WD0′–WDn-1′为11000001以及所传送的编码标志位B_flag′为“1”。读多路复用器220根据所传送的编码标志位B_flag′“1”将数据WD0′–WDn-1′11000001反转并且输出经反转的数据WD0–WDn-100110001。
在另一个示例中，写电路100的输入数据WD0–WDn-1为00111110。在写操作周期该输入数据00111110未被DBI电路110所反转。通过用于写的静态I/O电路120将未经反转的数据B0-Bn-100111110写至存储单元中。DBI电路110经由附加的I/O电路输出至多端口存储器的编码标志位存储单元的对应编码标志位B_flag为“0”。因此，在读操作期间经由用于读的I/O电路210传送至读多路复用器220的所传送的数据WD0′–WDn-1′为00111110以及所传送的编码标志位B_flag′为“0”。根据所传送的编码标志位B_flag′“0”，读多路复用器220不反转数据WD0′–WDn-1′00111110，并输出未反转的数据WD0–WDn-100111110。通过使用读电路200使得在读操作期间所读出的数据与在写操作期间所写的数据一致。
可选地，用于读的静态I/O电路210可以进一步包括读缓存电路，其包括由时钟控制的锁存器。用于读的静态I/O电路210可以在时钟脉冲的控制下输出数据至读多路复用器220。
可选地，读多路复用器220可以设置为独立的组件。通过设置为独立的组件，读多路复用器220可以方便维护。读多路复用器220还可以集成到多端口存储器中，以减小所占用的芯片面积。
图3示出了根据本发明一个优选实施例的多端口存储器系统300的示意图，其包括多端口存储器310、DBI电路320和读多路复用器330。
多端口存储器310包括存储阵列311，其包括多个存储单元。多端口存储器310还包括用于写的静态I/O电路312、以及用于读的I/O电路313。
DBI电路320可以配置为对输入数据WD0–WDn-1进行编码，输出经编码的数据WD0〞–WDn-1〞至用于写的静态I/O电路312，并且输出至少一个编码标志位B_flag′经由附加的I/O电路至多端口存储器的编码标志位存储单元用于指示输入数据的编码状态。
用于写的静态I/O电路312可以包括多个I/O位片电路。每个I/O位片电路连接到多端口存储器的对应的存储单元的一对位线，并可以配置为根据从DBI电路320所接收的经编码的数据WD0〞–WDn-1〞的待写位写对应的存储单元。对于对应的存储单元仅在两个连续的写周期内待写位不同的情况中，位线上的电位才改变。
用于读的I/O电路313可以配置为从多端口存储器的多个存储单元读取数据B0-Bn-1和用于指示读取数据的编码状态的编码标志位B_flag，并将所读取的数据B0-Bn-1和所读取的编码标志位B_flag传送至读多路复用器330。
读多路复用器330可以配置为接收所传送的数据WD0′–WDn-1′，并根据所传送的编码标志位B_flag′来反转所传送的数据WD0′–WDn-1′并输出经解码的数据WD0–WDn-1，或直接输出所传送的数据WD0′–WDn-1′作为经解码的数据WD0–WDn-1。
本领域普通技术人员可以理解，多端口存储器系统300中的DBI电路320、读多路复用器330、用于写的静态I/O电路312、以及用于读的I/O电路313可以是上述参考图1以及图2描述的电路。为了简洁，在此不再赘述。本领域普通技术人员参考图1和图2以及以上相关描述，可以理解其具体结构和功能。
本发明可应用于具有分开的读/写位线的存储器，例如双端口存储器。更具体地，例如双端口静态随机存取存储器。
本发明优化了写功率消耗，并因此提高了存储器中的功率网络的完整性。对于采用接电源端的（header-style）功率门控的存储器，本发明可通过极大降低写操作期间的切换电流来减小接电源端的晶体管的尺寸。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (20)
1.一种用于多端口存储器的写电路，包括数据总线反转电路和用于写的静态I/O电路，其中：
所述数据总线反转电路配置为对输入数据进行编码，输出经编码的数据至所述用于写的静态I/O电路，并且输出至少一个编码标志位经由附加的I/O电路至所述多端口存储器的编码标志位存储单元，用于指示所述输入数据的编码状态；
所述用于写的静态I/O电路包括多个I/O位片电路，其中每个I/O位片电路连接到所述多端口存储器的对应的存储单元的一对位线，并配置为根据从所述数据总线反转电路所接收的所述经编码的数据的待写位写所述对应的存储单元，其中对于所述对应的存储单元，仅在两个连续的写周期内所述待写位不同的情况中，所述位线上的电位才改变。
2.根据权利要求1所述的写电路，其特征在于，所述每个I/O位片电路包括连接在所述一对位线的第一位线和所述数据总线反转电路之间的偶数个串联的反相器，以及连接在所述一对位线的第二位线和所述数据总线反转电路之间的奇数个串联的反相器。
3.根据权利要求2所述的写电路，其特征在于，所述偶数个串联的反相器中的一个包括第一使能端，以及所述奇数个串联的反相器中的一个包括第二使能端，其中当所述第一使能端和所述第二使能端的输入信号为低电平时，对应的位线由所述待写位驱动。
4.根据权利要求1所述的写电路，其特征在于，所述数据总线反转电路包括判决电路、写多路复用器和数据缓存电路，其中：
所述判决电路配置为将当前写周期的输入数据和先前写周期的经编码的数据进行比较，以设置并输出所述编码标志位至所述写多路复用器和所述编码标志位存储单元；
所述写多路复用器配置为接收所述当前写周期的输入数据，并且根据所述编码标志位来反转所述当前写周期的输入数据并输出经处理的数据，或直接输出所述当前写周期的输入数据作为经处理的数据；以及
所述数据缓存电路配置为接收并缓存所述经处理的数据，并输出经缓存的数据作为所述经编码的数据至所述判决电路和所述用于写的静态I/O电路。
5.根据权利要求4所述的写电路，其特征在于，所述判决电路进一步包括逻辑电路、计数器和比较器，其中：
所述逻辑电路包括与所述输入数据的位数相同数目的异或门，用于对所述当前写周期的输入数据和所述先前写周期的经编码的数据进行异或；
所述计数器配置为根据异或结果来对所述当前写周期的输入数据和所述先前写周期的经编码的数据中具有不同数据值的位数进行计数；以及
所述比较器配置为通过将所计数的数目与所述输入数据的位数的1/2进行比较来设置并输出所述编码标志位至所述写多路复用器和所述编码标志位存储单元。
6.根据权利要求1所述的写电路，其特征在于，所述附加的I/O电路与所述用于写的静态I/O电路结构不同。
7.根据权利要求1所述的写电路，其特征在于，每个所述编码标志位指示所述输入数据中的256位、128位或64位的编码状态。
8.根据权利要求1所述的写电路，其特征在于，所述数据总线反转电路设置为独立的组件或者集成到所述多端口存储器中。
9.一种用于多端口存储器的读电路，包括用于读的I/O电路和读多路复用器，其中：
所述用于读的I/O电路配置为从所述多端口存储器的存储单元读取数据和用于指示读取数据的编码状态的编码标志位，并将所读取的数据和所读取的编码标志位传送至所述读多路复用器；以及
所述读多路复用器配置为接收所传送的数据，并根据所传送的编码标志位来反转所述所传送的数据并输出经解码的数据，或直接输出所述所传送的数据作为所述经解码的数据。
10.根据权利要求9所述的读电路，其特征在于，所述用于读的静态I/O电路进一步包括读缓存电路，其包括由时钟控制的锁存器。
11.根据权利要求9所述的读电路，其特征在于，所述读多路复用器设置为独立的组件或者集成到所述多端口存储器中。
12.一种多端口存储器系统，包括多端口存储器、数据总线反转电路和读多路复用器，
其中所述多端口存储器包括：
存储阵列，其包括多个存储单元；
用于写的静态I/O电路；以及
所述用于读的I/O电路；
其中，所述数据总线反转电路配置为对输入数据进行编码，输出经编码的数据至所述用于写的静态I/O电路，并且输出至少一个编码标志位经由附加的I/O电路至所述多端口存储器的编码标志位存储单元用于指示所述输入数据的编码状态；
所述用于写的静态I/O电路包括多个I/O位片电路，其中每个I/O位片电路连接到所述多端口存储器的对应的存储单元的一对位线，并配置为根据从所述数据总线反转电路所接收的所述经编码的数据的待写位写所述对应的存储单元，其中对于所述对应的存储单元仅在两个连续的写周期内所述待写位不同的情况中，所述位线上的电位才改变；
所述用于读的I/O电路配置为从所述多端口存储器的所述多个存储单元读取数据和用于指示读取数据的编码状态的编码标志位，并将所读取的数据和所读取的编码标志位传送至所述读多路复用器；
所述读多路复用器配置为接收所传送的数据，并根据所传送的编码标志位来反转所述所传送的数据并输出经解码的数据，或直接输出所述所传送的数据作为所述经解码的数据。
13.根据权利要求12所述的多端口存储器系统，其特征在于，所述每个I/O位片电路包括连接在所述一对位线的第一位线和所述数据总线反转电路之间的偶数个串联的反相器，以及连接在所述一对位线的第二位线和所述数据总线反转电路之间的奇数个串联的反相器。
14.根据权利要求13所述的多端口存储器系统，其特征在于，所述偶数个串联的反相器中的一个包括第一使能端，以及所述奇数个串联的反相器中的一个包括第二使能端，其中当所述第一使能端和所述第二使能端的输入信号为低电平时，对应的位线由所述待写位驱动。
15.根据权利要求12所述的多端口存储器系统，其特征在于，所述数据总线反转电路包括判决电路、写多路复用器和数据缓存电路，其中：
所述判决电路配置为将当前写周期的输入数据和先前写周期的经编码的数据进行比较，以设置并输出所述编码标志位至所述写多路复用器和所述编码标志位存储单元；
所述写多路复用器配置为接收所述当前写周期的输入数据，并且根据所述编码标志位来反转所述当前写周期的输入数据并输出经处理的数据，或直接输出所述当前写周期的输入数据作为所述经处理的数据；以及
所述数据缓存电路配置为接收并缓存所述经处理的数据，并输出经缓存的数据作为所述经编码的数据至所述判决电路和所述用于写的静态I/O电路。
16.根据权利要求15所述的多端口存储器系统，其特征在于，所述判决电路进一步包括逻辑电路、计数器和比较器，其中：
所述逻辑电路包括与所述输入数据的位数相同数目的异或门，用于对所述当前写周期的输入数据和所述先前写周期的经编码的数据进行异或；
所述计数器配置为根据异或结果来对所述当前写周期的输入数据和所述先前写周期的经编码的数据中具有不同数据值的位数进行计数；以及
所述比较器配置为通过将所计数的数目与所述输入数据的位数的1/2进行比较来设置并输出所述编码标志位至所述写多路复用器和所述编码标志位存储单元。
17.根据权利要求12所述的多端口存储器系统，其特征在于，所述附加的I/O电路与所述用于写的静态I/O电路结构不同。
18.根据权利要求12所述的多端口存储器系统，其特征在于，每个所述编码标志位指示所述输入数据中的256位、128位或64位的编码状态。
19.根据权利要求12所述的多端口存储器系统，其特征在于，所述用于读的静态I/O电路进一步包括读缓存电路，其包括由时钟控制的锁存器。
20.根据权利要求12所述的多端口存储器系统，其特征在于，所述数据总线反转电路和所述读多路复用器分别设置为独立的组件或者集成到所述多端口存储器中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310217910.0A CN104217752A (zh) | 2013-06-03 | 2013-06-03 | 多端口存储器系统和用于多端口存储器的写电路和读电路 |
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| CN104217752A true CN104217752A (zh) | 2014-12-17 |
Family
ID=52099152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310217910.0A Pending CN104217752A (zh) | 2013-06-03 | 2013-06-03 | 多端口存储器系统和用于多端口存储器的写电路和读电路 |
Country Status (1)
| Country | Link |
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| CN (1) | CN104217752A (zh) |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
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