CN107808683A - 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 - Google Patents

用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 Download PDF

Info

Publication number
CN107808683A
CN107808683A CN201610815185.0A CN201610815185A CN107808683A CN 107808683 A CN107808683 A CN 107808683A CN 201610815185 A CN201610815185 A CN 201610815185A CN 107808683 A CN107808683 A CN 107808683A
Authority
CN
China
Prior art keywords
circuit
bit line
array
coupled
flash cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610815185.0A
Other languages
English (en)
Other versions
CN107808683B (zh
Inventor
盛斌
S.周
T.王
R.钱
L.郭
D.白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to CN202110158850.4A priority Critical patent/CN112863581A/zh
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Priority to CN201610815185.0A priority patent/CN107808683B/zh
Priority to KR1020197008607A priority patent/KR102113961B1/ko
Priority to JP2019510834A priority patent/JP6612484B2/ja
Priority to PCT/US2017/049228 priority patent/WO2018048682A1/en
Priority to EP17849334.2A priority patent/EP3485494B1/en
Priority to US15/690,159 priority patent/US10181354B2/en
Priority to TW106130873A priority patent/TWI651725B/zh
Publication of CN107808683A publication Critical patent/CN107808683A/zh
Application granted granted Critical
Publication of CN107808683B publication Critical patent/CN107808683B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

本发明涉及用于读取阵列中的闪存单元的值的改进读出放大器。在一个实施例中，读出放大器包括改进的预充电电路，以用于在预充电周期期间对位线进行预充电，从而提高读操作的速度。在另一个实施例中，读出放大器包括简化的地址解码电路，以提高读操作的速度。

Description

用于读取阵列中的闪存单元的带位线预充电电路的改进读出 放大器
技术领域
本发明涉及用于读取阵列中的闪存单元的值的改进读出放大器。在一个实施例中，读出放大器包括改进的预充电电路，以用于在预充电周期期间对位线进行预充电，从而提高读操作的速度。在另一个实施例中，读出放大器包括简化的地址解码电路，以提高读操作的速度。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在所述表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅28上施加高电压而使其他端子等于零伏特来擦除存储器单元10。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。
通过源极侧热电子编程机制，借助在耦合栅26上施加高电压、在源极线14上施加高电压、在擦除栅28上施加中等电压以及在位线20上施加编程电流，来对存储器单元10编程。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
按如下方式以电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地，并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。
或者，可按如下方式以电压感测模式读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地>0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。
现有技术还包括解码电路，以用于在存储器阵列内选择地址并且在该阵列内选择位线。图5示出了现有技术存储器系统500。存储器系统500包括阵列530和阵列540，这些阵列通常为浮栅存储器单元的相同存储器阵列。地址线580携带对其施加读或写操作的存储器位置的地址信号。地址解码器510和地址解码器520对地址线580上携带的地址解码，并激活阵列530或阵列540中的适当字线和位线，以便从正确的位置读取数据字，或将数据字写入正确位置。作为这种操作的一部分，地址解码器510控制位线多路复用器550，并且地址解码器520控制位线多路复用器560。
例如，在阵列530中的特定地址的读操作期间，阵列530中适当的字线X和位线Y将被激活，并且位线多路复用器550将来自阵列530中的该位置的字95输出，作为至比较器570的输入。同时，阵列540的所有字线都切断，因为读操作不涉及阵列540。在阵列540中与阵列530中所激活的相同的位线Y被激活，并且位线多路复用器560将来自位线Y的字96输出，作为至比较器570的输入。因为阵列540的字线未被激活，所以字96将不构成存储在阵列540中的数据，却代表存储在位线多路复用器560内的预充电电压。这种电压被比较器570用作参考电压。比较器570将比较字95和字96。本领域的普通技术人员将理解，字95包含一位或多位，并且字96包含一位或多位。比较器570包括用于字95内以及字96内的每一位的比较器电路。也就是说，如果字95和字96每个都为8位，则比较器570将包括8个比较器电路，其中每个比较器电路将比较来自字95的一位与处于字96内的相同位置的一位。输出线590包含每个位对的比较结果。
如果字95内的位高于字96内的相应位，则将其解释为“1”，并且输出线590将在该位置包含“1”。如果字95内的位等于或低于字96内的相应位，则将其解释为“0”，并且输出线590将在该位置包含“0”。
本领域的普通技术人员将会认识到，图5的现有技术系统包括多路复用器的两级–地址解码器510和520以及位线多路复用器550和560。对位线进行预充电的能力直接受到参与读操作的多路复用器的级数的影响。
图6A更详细示出了图5的设计。读出放大器600包括耦合到所选存储器单元640(其可以是阵列530中的单元)的第一电路，以及耦合到虚拟单元650(其可以是阵列540中的单元)的第二电路。第一电路包括地址MUX层级630的部分(其为地址解码器510的一部分)，而第二电路包括地址MUX层级630的部分(其为地址解码器520的一部分)。第一电路还包括位线MUX层级620的部分(其为位线多路复用器550的一部分)，而第二电路包括虚拟位线MUX层级620的部分(其为位线多路复用器560的一部分)。第一电路还包括PMOS晶体管601、602和607，而第二电路还包括PMOS晶体管608、609和614。
节点IOR和DUMIOR耦合到比较器615的输入。比较器615的输出耦合到反相器616。反相器616的输出耦合到缓冲器617，该缓冲器输出信号DOUT，该信号指示存储在所选单元640中的值。在该现有技术设计中，PMOS晶体管601和608不对称。
图6B示出了读出放大器600的某些操作特征。时序图660示出了PCHENB、DUMIOR、IOR、Pre_BL和BL在预充电操作期间的行为，该行为通常发生在预充电周期期间并且先于读操作。可以看出的是，延时T1是不可取的，并且代表预充电时间的不必要增加。
示意图670示出了所选单元640存储“1”的情形。一旦读操作开始，IOR就被拉向接地，低于DUMIOR的预充电值。示意图680示出了所选单元640存储“0”的情形。一旦读操作开始，IOR就被拉向VDD，高于DUMIOR的预充电值。
由于闪存系统在各种各样的计算和电子装置中日渐普及，愈发重要的是建立这样的设计，其能实现更快的读取和操作，并且能够尽可能快地对位线进行预充电。
发明内容
本发明减少了预充电操作所需的时间量，从而建立了用于读操作的更快系统。一个实施例包括改进的预充电电路，以用于在预充电周期期间对所选闪存单元和虚拟闪存单元的位线进行预充电，从而导致更快的读操作。另一个实施例消除在读操作期间使用的多路复用器的一个层级，这也减少了预充电操作所需的时间量，从而也获得了更快的读操作。
附图说明
图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图2示出了预充电电路的一个实施例。
图3示出了与图2的预充电电路一起使用的读出放大器。
图4示出了图2-3的实施例在预充电和读操作期间的特征。
图5示出了现有技术存储器系统。
图6A示出了现有技术读出放大器。
图6B示出了图6A的现有技术读出放大器在预充电操作期间的特征。
图7A示出了改进的读出放大器的一个实施例。
图7B示出了图7A的读出放大器的特征。
图7C示出了图7A的读出放大器的特征。
具体实施方式
在图2和图3中示出了一个实施例。在图2中，电路200包括耦合到所选存储器单元220的第一子电路，以及耦合到虚拟存储器单元230的第二子电路。所选存储器单元220和虚拟存储器单元230每一者均可为图1中所示的类型。其他类型也是现有技术中已知的。
第一子电路包括按如图所示配置的PMOS晶体管202、203和204以及NMOS晶体管205。第二子电路包括按如图所示配置的PMOS晶体管206、207和208以及NMOS晶体管209。第一子电路和第二子电路每一者均耦合到基准电流发生器201并耦合到PMOS晶体管210。
在预充电周期期间，ATD_B(地址转换检测)被拉低，从而打开PMOS晶体管202、206和210。SENB被拉低，从而打开耦合到VDD12的PMOS晶体管203和207。这导致节点IOR和DUMIOR处于相同电压，该电压将大约为VDD12，其在该例中为1.2伏特。YENB_B(列启用)被拉高，从而打开NMOS晶体管205和209并且关闭PMOS晶体管204和208，这导致节点BL(位线)和DUMBL(虚拟位线)被拉至接地。
在读操作期间，ATD_B被拉高，从而关闭PMOS晶体管202、206和210。在读操作开始的时刻，节点IOR和DUMIOR仍然处于电压VDD12。在读操作期间，YENB_B被拉低，从而打开PMOS晶体管204和208并且关闭NMOS晶体管205和209。位线BL耦合到所选单元220，并且虚拟位线DUMBL耦合到虚拟存储器单元230。所选单元220还耦合到字线WL_TOP，并且虚拟存储器单元230耦合到字线WL_BOT。位线BL和虚拟位线DUMBL上的电压将受到所选存储器单元220和虚拟存储器单元230汲取的电流的影响。在读取模式期间，BL和DUMBL将保持分别与IO和DUMIOR相同的电位。
参考图3，示出了比较器和信号发生电路300。第一电路301接收输入ATD_B(地址转换检测器，其将在接收到读地址时生效)和SAL(读出地址线)，并且生成输出SAPCH(读出放大器预充电信号)，该输出被设计成确保在下一个读取循环前读出数据不会改变。
节点IOR和DUMIOR连接到与图2中那些标签的相同节点。IOR耦合到PMOS晶体管302和304、反相器303以及比较器308，如图所示。DUMIOR耦合到PMOS晶体管305和307、反相器306以及比较器308，如图所示。比较器308还耦合到NMOS晶体管309。
在预充电周期期间，SAPCH被拉低，从而造成节点VDO和VDO_N向上拉至VDD12，并且SAL被拉高，从而将比较器308中的节点向下拉至接地。
在读操作期间，SAL被拉低并且SAPCH被拉高，导致PMOS晶体管304和307打开，而PMOS晶体管302和305关闭。IOR和DUMIOR将进入“竞态”条件，在该条件下每一者将分别从节点VDO_N和VDO汲取电流。当节点VDO_N和VDO之一降至特定阈值以下时，比较器308将使另一节点被拉至VDD12，这也导致该节点被拉至接地。例如，如果VDO_N首先降至阈值以下，VDO将通过PMOS晶体管被向上拉至VDD12。VDO继而将使VDO_N通过NMOS晶体管被拉至接地。最终结果是，VDO_N和VDO将处于相反值。一种状态将反映“1”存储在所选存储器单元220中，而另一种状态将反映“0”存储在所选存储器单元220中。
图4示出了从预充电周期到读取模式的示例性序列的时序图400，显示了图3中所示的信号，即，YENB_B、WL_TOP、ATD_B、SAL、SAPCH、BL/DMBL、IOR/DUMIOR、VDO_N/VDO和SENB_B。
图7A示出了改进的读出放大器的一个实施例，该读出放大器缩短了图6A的现有技术读出放大器600中存在的延迟时间。
读出放大器700包括与读出放大器600类似的部件，并且为了效率起见，共同部件不再描述。读出放大器包括PMOS晶体管701、702、703和704。PMOS晶体管701和703完全对称。节点IOR_T和IOR_B被输入到比较器705。比较器的输出被馈送到反相器706以及反相器707中。反相器706的输出被输入到多路复用器709中。反相器707的输出被输入到反相器708中。反相器708的输出被输入到多路复用器709中。多路复用器709受到信号SELTOP的控制。多路复用器709的输出被馈送到缓冲器710中，该缓冲器输出DOUT，该DOUT代表存储在所选顶部单元711或所选底部单元712中的值。
值得注意的是，在该实施例中，不需要位线/虚拟位线多路复用器层级。通过消除多路复用的层级，该实施例能够减少预充电操作的延时量。另外，该实施例中没有“虚拟单元”。单元711和712两者均可用于存储数据。在这些单元之一的读操作期间，另一单元断开，并且存储在所断开的单元的位线上的电荷用作相对于仍然连接的所选存储器单元的比较点。
图7B示出了读出放大器700的一些特征。当希望在所选顶部单元711中读取值时，使WL_TOP生效并使WL_BOT无效。TOP_SENB为低电平，并且BOT_SENDB为高电平。因此，节点IOR_B最初处于通过预充电操作建立的电压电平。如果所选顶部单元711存储“1”，则IOR_T将被向下拉到IOR_B的值以下。如果所选顶部单元711存储“0”，则IOR_T将被向上拉到IOR_B的值以上。
当希望在所选底部单元712中读取值时，使WL_TOP生效并使WL_BOT无效。TOP_SENB为高电平，并且BOT_SENDB为低电平。因此，节点IOR_T最初处于通过预充电操作建立的电压电平。如果所选底部单元712存储“1”，则IOR_B将被向下拉到IOR_T的值以下。如果所选顶部单元712存储“0”，则IOR_B将被向上拉到IOR_T的值以上。
图7C示出了读出放大器700的额外性能特征。时序图760示出了Pre-BL和BL在预充电操作期间的行为。读者将会回想到，在图6B中，在位线BL上开始预充电之前存在T1延时。而这里没有这种延时，预充电操作的发生快了时间T1。这是对图6A和图6B的设计的实质性改进。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (6)

1.一种用于读取闪存单元的第一阵列中或闪存单元的第二阵列中的所选闪存单元的读出电路，包括：
耦合到所述第一阵列中的第一位线的第一电路；
耦合到所述第二阵列中的第二位线的第二电路；
比较器，所述比较器包括耦合到所述第一电路中的第一节点的第一输入，以及耦合到所述第二电路中的第二节点的第二输入，所述比较器的输出耦合到第一组反相器，并且耦合到与所述第一组反相器并联的第二组反相器，所述第一组反相器包括奇数个反相器，并且所述第二组反相器包括偶数个反相器；
多路复用器，所述多路复用器包括用于接收所述第一组反相器的输出的第一输入，以及用于接收所述第二组反相器的输出的第二输入，所述多路复用器受到选择信号的控制，以输出指示存储在所述所选闪存单元中的数据的信号；
其中所述选择信号被设定为第一状态或第二状态，所述第一状态指示所述第一位线耦合到所述所选闪存单元并且所述第二位线为参考位线，而所述第二状态指示所述第一位线为参考位线并且所述第二位线耦合到所述所选闪存单元。
2.根据权利要求1所述的读出电路，还包括：
预充电电路，所述预充电电路耦合到所述第一节点和所述第二节点，以在读操作之前将所述第一节点和所述第二节点充电到预定电压。
3.根据权利要求1所述的读出电路，其中所述第一电路包括第一PMOS晶体管，并且所述第二电路包括第二PMOS晶体管，其中所述第一PMOS晶体管和所述第二PMOS晶体管是对称的。
4.根据权利要求3所述的读出电路，其中所述第一PMOS晶体管和所述第二PMOS晶体管在读操作期间被激活。
5.一种用于读取闪存单元的第一阵列中的所选闪存单元的读出电路，包括：
耦合到所述第一阵列中的第一位线的第一电路；
耦合到闪存单元的第二阵列中的第二位线的第二电路；以及
比较器，所述比较器包括耦合到所述第一电路中的第一节点的第一输入，以及耦合到所述第二电路中的第二节点的第二输入，所述比较器的输出指示存储在所述所选闪存单元中的值；
其中所述第一电路包括用于在预充电周期期间将所述第一位线拉至接地并将所述第一节点预充电到预定电压的电路，而所述第二电路包括用于在所述预充电周期期间将所述第二位线拉至接地并将所述第二节点预充电到所述预定电压的电路。
6.根据权利要求5所述的读出电路，其中所述第一电路还包括用于在读取主动模式期间将所述第一位线和所述第一节点预充电到所述预定电压的电路，而所述第二电路包括用于在所述读取主动模式期间将所述第二位线和所述第二节点预充电到所述预定电压的电路。
CN201610815185.0A 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 Active CN107808683B (zh)

Priority Applications (8)

Application Number Priority Date Filing Date Title
CN201610815185.0A CN107808683B (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
CN202110158850.4A CN112863581A (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
JP2019510834A JP6612484B2 (ja) 2016-09-09 2017-08-29 アレイ内のフラッシュメモリセルを読み出すためのビット線プリチャージ回路を有する改良された感知増幅器
PCT/US2017/049228 WO2018048682A1 (en) 2016-09-09 2017-08-29 Improved sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
KR1020197008607A KR102113961B1 (ko) 2016-09-09 2017-08-29 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기
EP17849334.2A EP3485494B1 (en) 2016-09-09 2017-08-29 Improved sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
US15/690,159 US10181354B2 (en) 2016-09-09 2017-08-29 Sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
TW106130873A TWI651725B (zh) 2016-09-09 2017-09-08 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610815185.0A CN107808683B (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110158850.4A Division CN112863581A (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器

Publications (2)

Publication Number Publication Date
CN107808683A true CN107808683A (zh) 2018-03-16
CN107808683B CN107808683B (zh) 2021-02-19

Family

ID=61560297

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110158850.4A Pending CN112863581A (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
CN201610815185.0A Active CN107808683B (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110158850.4A Pending CN112863581A (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器

Country Status (7)

Country Link
US (1) US10181354B2 (zh)
EP (1) EP3485494B1 (zh)
JP (1) JP6612484B2 (zh)
KR (1) KR102113961B1 (zh)
CN (2) CN112863581A (zh)
TW (1) TWI651725B (zh)
WO (1) WO2018048682A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108492840B (zh) * 2018-03-12 2020-11-13 武汉新芯集成电路制造有限公司 灵敏放大器
US10468082B1 (en) * 2018-09-24 2019-11-05 Globalfoundries Inc. MRAM sense amplifier having a pre-amplifier with improved output offset cancellation
US11475926B1 (en) 2021-06-10 2022-10-18 Globalfoundries U.S. Inc. Sense amplifier circuit for current sensing

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030053348A1 (en) * 2001-08-29 2003-03-20 Marotta Giulio Giuseppe Flash memory array architecture
CN1450564A (zh) * 2003-04-25 2003-10-22 芯成半导体（上海）有限公司 一种用于非挥发性存储器的平衡对称式读出放大电路
US20040057285A1 (en) * 2002-09-24 2004-03-25 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US20070263438A1 (en) * 2006-05-12 2007-11-15 Elite Semiconductor Memory Technology Inc. Method for reading NAND memory device and memory cell array thereof
US7426127B2 (en) * 2006-12-21 2008-09-16 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
TW201318106A (zh) * 2011-10-23 2013-05-01 Tpk Touch Solutions Xiamen Inc 觸控感測裝置及其製造方法
KR20130102397A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 플래시 메모리 및 플래시 메모리에서의 리드 방법
EP2662862A1 (en) * 2012-05-10 2013-11-13 Nxp B.V. Pulse-based flash memory read-out
TWI417890B (zh) * 2008-12-31 2013-12-01 Sandisk Technologies Inc 非揮發記憶體及具有連續掃描時域感測之方法
CN104217752A (zh) * 2013-06-03 2014-12-17 辉达公司 多端口存储器系统和用于多端口存储器的写电路和读电路
KR20150127184A (ko) * 2013-03-15 2015-11-16 실리콘 스토리지 테크놀로지 인크 고속 및 저전력 감지 증폭기
US20160098059A1 (en) * 2014-10-01 2016-04-07 Xilinx, Inc. Circuits for and methods of processing data in an integrated circuit device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879682A (en) * 1988-09-15 1989-11-07 Motorola, Inc. Sense amplifier precharge control
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
KR100481826B1 (ko) 1997-05-09 2005-07-18 삼성전자주식회사 반도체메모리장치의비트라인디스챠아지회로
KR20000002337A (ko) * 1998-06-18 2000-01-15 윤종용 반도체 메모리 장치의 감지 증폭기
DE19844479C1 (de) 1998-09-28 2000-04-13 Siemens Ag Integrierter Speicher mit einem differentiellen Leseverstärker
US6456540B1 (en) * 2001-01-30 2002-09-24 Intel Corporation Method and apparatus for gating a global column select line with address transition detection
US6714458B2 (en) * 2002-02-11 2004-03-30 Micron Technology, Inc. High voltage positive and negative two-phase discharge system and method for channel erase in flash memory devices
US6665214B1 (en) * 2002-07-22 2003-12-16 Advanced Micro Devices, Inc. On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode
FR2856186A1 (fr) * 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash comprenant des moyens de controle et de rafraichissement de cellules memoire dans l'etat efface
KR100618840B1 (ko) * 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
JP2007193854A (ja) 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
US7733724B2 (en) * 2007-11-30 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling global bit line pre-charge time for high speed eDRAM
JP2009266339A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体記憶装置とその半導体記憶装置を用いた電子機器
CN102280128B (zh) * 2010-06-09 2014-11-19 上海华虹宏力半导体制造有限公司 存储器
US8717800B2 (en) 2010-12-30 2014-05-06 Texas Instruments Incorporated Method and apparatus pertaining to a ferroelectric random access memory
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
JP2014175033A (ja) * 2013-03-12 2014-09-22 Toshiba Corp 半導体記憶装置
FR3016466B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030053348A1 (en) * 2001-08-29 2003-03-20 Marotta Giulio Giuseppe Flash memory array architecture
US20040057285A1 (en) * 2002-09-24 2004-03-25 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
CN1450564A (zh) * 2003-04-25 2003-10-22 芯成半导体（上海）有限公司 一种用于非挥发性存储器的平衡对称式读出放大电路
US20070263438A1 (en) * 2006-05-12 2007-11-15 Elite Semiconductor Memory Technology Inc. Method for reading NAND memory device and memory cell array thereof
US7426127B2 (en) * 2006-12-21 2008-09-16 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
TWI417890B (zh) * 2008-12-31 2013-12-01 Sandisk Technologies Inc 非揮發記憶體及具有連續掃描時域感測之方法
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
TW201318106A (zh) * 2011-10-23 2013-05-01 Tpk Touch Solutions Xiamen Inc 觸控感測裝置及其製造方法
KR20130102397A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 플래시 메모리 및 플래시 메모리에서의 리드 방법
EP2662862A1 (en) * 2012-05-10 2013-11-13 Nxp B.V. Pulse-based flash memory read-out
KR20150127184A (ko) * 2013-03-15 2015-11-16 실리콘 스토리지 테크놀로지 인크 고속 및 저전력 감지 증폭기
CN104217752A (zh) * 2013-06-03 2014-12-17 辉达公司 多端口存储器系统和用于多端口存储器的写电路和读电路
US20160098059A1 (en) * 2014-10-01 2016-04-07 Xilinx, Inc. Circuits for and methods of processing data in an integrated circuit device

Also Published As

Publication number Publication date
US20180075914A1 (en) 2018-03-15
JP6612484B2 (ja) 2019-11-27
WO2018048682A1 (en) 2018-03-15
JP2019526880A (ja) 2019-09-19
CN107808683B (zh) 2021-02-19
US10181354B2 (en) 2019-01-15
KR20190037348A (ko) 2019-04-05
CN112863581A (zh) 2021-05-28
KR102113961B1 (ko) 2020-05-21
EP3485494B1 (en) 2021-10-27
TWI651725B (zh) 2019-02-21
TW201822209A (zh) 2018-06-16
EP3485494A4 (en) 2020-07-22
EP3485494A1 (en) 2019-05-22

Similar Documents

Publication Publication Date Title
CN1866544B (zh) 非易失性半导体存储装置
TWI343056B (en) Charge packet metering for coarse/fine programming of non-volatile memory
KR102258023B1 (ko) 개선된 플래시 메모리 셀 및 연관된 디코더들
CN101361136B (zh) Nand架构存储器装置及操作
CN101105976B (zh) 从非易失性存储器读取数据的方法及装置
CN107210056A (zh) 使用互补电压电源的分裂栅闪存系统
KR19980019017A (ko) 저 전원 전압에서의 동작에 적합한 메모리 및 이 메모리용의 감지 증폭기(Memory suitable for operation at low power supply voltages and sense amplifier therefor)
CN106062877B (zh) 用在低功率纳米闪存装置中的改进的感测电路
JP5365028B2 (ja) 半導体記憶装置
CN204991153U (zh) 存储器单元和非易失性存储器
TW201225108A (en) Non-volatile memory and method with even/odd combined block decoding
TWI673717B (zh) 用於讀取快閃記憶體單元中的資料的經改善感測放大器電路
CN103222007A (zh) 用于在nand闪存中字线的快速稳定的技术
CN103137196B (zh) 闪速存储器器件和系统
CN101461009A (zh) 用于编程闪速或ee阵列的阵列源极线（avss）控制的高电压调整
CN108172250A (zh) 高速和低功率读出放大器
CN110431634A (zh) 闪存存储器系统中的地址故障检测
CN104937666B (zh) 用于闪存存储器装置的混合电荷泵以及调节手段和方法
JP5022681B2 (ja) 半導体記憶装置
CN107808683A (zh) 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
CN100552825C (zh) 闪存阵列的读取操作方法
JP2004503898A (ja) ワード線及び選択線における電圧を正確に制御するためにフラッシュメモリｘデコーダの容量性負荷を減少させる方法
JP2010015643A (ja) 半導体記憶装置及び半導体記憶装置のデータ読み出し方法
JP3169457B2 (ja) 半導体メモリ装置
Cho et al. Design of a 256-KBit EEPROM IP for touch-screen controllers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant