KR102113961B1 - 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기 - Google Patents

어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기 Download PDF

Info

Publication number
KR102113961B1
KR102113961B1 KR1020197008607A KR20197008607A KR102113961B1 KR 102113961 B1 KR102113961 B1 KR 102113961B1 KR 1020197008607 A KR1020197008607 A KR 1020197008607A KR 20197008607 A KR20197008607 A KR 20197008607A KR 102113961 B1 KR102113961 B1 KR 102113961B1
Authority
KR
South Korea
Prior art keywords
circuit
bit line
flash memory
memory cell
array
Prior art date
Application number
KR1020197008607A
Other languages
English (en)
Other versions
KR20190037348A (ko
Inventor
빈 성
야오 조우
타오 왕
샤오조우 치안
루 궈
닝 바이
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20190037348A publication Critical patent/KR20190037348A/ko
Application granted granted Critical
Publication of KR102113961B1 publication Critical patent/KR102113961B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

본 발명은 어레이의 플래시 메모리 셀들에서의 값들을 판독하기 위한 개선된 감지 증폭기에 관한 것이다. 일 실시예에서, 감지 증폭기는 판독 동작들의 속도를 증가시키기 위해 사전 충전 기간 동안 비트 라인을 사전 충전하기 위한 개선된 사전 충전 회로를 포함한다. 다른 실시예에서, 감지 증폭기는 판독 동작들의 속도를 증가시키기 위해 단순화된 어드레스 디코딩 회로부를 포함한다.

Description

어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기
관련 출원
본 출원은 2016년 9월 9일자로 출원되고 본 명세서에 참고로 포함된 중국 특허 출원 제201610815185.0호의 이익을 주장한다.
기술분야
본 발명은 어레이의 플래시 메모리 셀들에서의 값들을 판독하기 위한 개선된 감지 증폭기에 관한 것이다. 일 실시예에서, 감지 증폭기는 판독 동작들의 속도를 증가시키기 위해 사전 충전 기간 동안 비트 라인을 사전 충전하기 위한 개선된 사전 충전 회로를 포함한다. 다른 실시예에서, 감지 증폭기는 판독 동작들의 속도를 증가시키기 위해 단순화된 어드레스 디코딩 회로부를 포함한다.
비휘발성 메모리 셀들은 본 기술 분야에 잘 알려져 있다. 5개의 단자들을 포함하는 종래 기술의 하나의 비휘발성 분리형 게이트 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 타입과 같은 제2 전도성 타입의 제1 영역(14)(소스 라인(source line, SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한, N 타입의 제2 영역(16)(드레인 라인(drain line)으로도 알려져 있음)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(bit line, BL)(20)이 제2 영역(16)에 접속된다. 워드 라인(word line, WL)(22)이 채널 영역(18)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 플로팅 게이트(24)는 제1 영역(14)과 중첩되어 제1 영역(14)으로부터 플로팅 게이트(24) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(26)(제어 게이트로도 알려져 있음)가 플로팅 게이트(24) 위에 있으면서 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)가 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(24)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(28)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(28)는 또한 제1 영역(14)으로부터 절연된다. 메모리 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 설명되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 메모리 셀(10)은, 다른 단자들이 0 볼트인 상태에서 소거 게이트(28) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다.
메모리 셀(10)은, 커플링 게이트(26) 상에 고전압을, 소스 라인(14) 상에 고전압을, 소거 게이트(28) 상에 중간 전압을, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러서 흐르는 전자들 중 일부는 플로팅 게이트(24) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(10)은 하기와 같은 전류 감지 모드(Current Sensing Mode)에서 판독된다: 바이어스 전압이 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 또는 0 전압이 소거 게이트(28) 상에 인가되고, 접지가 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로 흐르는 셀 전류가 존재하고, 프로그래밍 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로의 현저하지 않은 또는 0의 셀 전류 흐름이 있다. 대안으로, 메모리 셀(10)은 역 전류 감지 모드(Reverse Current Sensing Mode)에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 접지되고 바이어스 전압이 소스 라인(24) 상에 인가된다. 이러한 모드에서, 전류는 소스 라인(14)으로부터 비트 라인(20)으로 방향을 반전시킨다.
메모리 셀(10)은, 대안으로, 하기와 같은 전압 감지 모드(Voltage Sensing Mode)에서 판독될 수 있다: (접지로의) 바이어스 전류가 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 전압이 소거 게이트(28) 상에 인가되고, 바이어스 전압이 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20) 상에 셀 출력 전압(현저하게 > 0 V)이 존재하고, 프로그래밍 상태의 경우에 비트 라인(20) 상에 현저하지 않은 또는 0에 가까운 출력 전압이 있다. 대안으로, 메모리 셀(10)은 역 전압 감지 모드(Reverse Voltage Sensing Mode)에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 바이어스 전압에서 바이어싱되고 (접지로의) 바이어스 전류가 소스 라인(14) 상에 인가된다. 이러한 모드에서, 메모리 셀(10)의 출력 전압은 비트 라인(20) 상에 있는 것이 아니라 소스 라인(14) 상에 있다.
종래 기술은, 또한, 메모리 어레이 내의 어드레스를 선택하고 어레이 내의 비트 라인을 선택하기 위한 디코딩 회로부를 포함한다. 도 5는 종래 기술의 메모리 시스템(500)을 도시한다. 메모리 시스템(500)은 어레이(530) 및 어레이(540)를 포함하는데, 이들은 전형적으로 플로팅 게이트 메모리 셀들의 동일한 메모리 어레이들이다. 어드레스 라인들(580)은 판독 또는 기록 동작이 적용되는 메모리 위치의 어드레스 신호들을 전달한다. 어드레스 디코더(510) 및 어드레스 디코더(520)는 어드레스 라인들(580) 상에서 전달되는 어드레스를 디코딩하고, 어레이(530) 또는 어레이(540)의 적절한 워드 라인 및 비트 라인을 활성화하여 1 워드의 데이터가 정확한 위치로부터 판독되거나 1 워드의 데이터가 정확한 위치에 기록되게 한다. 이러한 동작의 일부로서, 어드레스 디코더(510)는 비트 라인 멀티플렉서(550)를 제어하고, 어드레스 디코더(520)는 비트 라인 멀티플렉서(560)를 제어한다.
일례로서, 어레이(530)의 특정 어드레스의 판독 동작 동안, 적절한 워드 라인 X 및 비트 라인 Y가 어레이(530)에서 활성화될 것이고, 비트 라인 멀티플렉서(550)는 어레이(530)의 그 위치로부터의 워드(95)를 비교기(570)로의 입력으로서 출력할 것이다. 동시에, 어레이(540)에 대한 모든 워드 라인들은 오프(off)인데, 그 이유는 판독 동작이 어레이(540)를 수반하지 않기 때문이다. 어레이(530)에서 활성화되었던 동일한 비트 라인 Y가 어레이(540)에서 활성화되고, 비트 라인 멀티플렉서(560)는 비트 라인 Y로부터의 워드(96)를 비교기(570)로의 입력으로서 출력한다. 어레이(540)에 대해 어떤 워드 라인도 활성화되지 않았기 때문에, 워드(96)는 어레이(540)에 저장된 데이터를 구성하는 것이 아니라, 오히려, 비트 라인 멀티플렉서(560) 내에 저장된 사전 충전 전압을 표현한다. 이러한 전압은 비교기(570)에 의해 기준 전압으로서 사용된다. 비교기(570)는 워드(95)와 워드(96)를 비교할 것이다. 당업자는 워드(95)가 하나 이상의 비트들을 포함하고, 워드(96)가 하나 이상의 비트들을 포함한다는 것을 이해할 것이다. 비교기(570)는 워드(95) 내의 그리고 워드(96) 내의 각각의 비트에 대한 비교기 회로를 포함한다. 즉, 워드(95) 및 워드(96)가 각각 8 비트이면, 비교기(570)는 8개의 비교기 회로들을 포함할 것인데, 여기서 각각의 비교기 회로는 워드(95)로부터의 하나의 비트를 워드(96) 내의 동일한 위치에서의 하나의 비트와 비교할 것이다. 출력 라인(590)은 각각의 비트 쌍의 비교의 결과를 포함한다.
워드(95) 내의 비트가 워드(96) 내의 대응하는 비트보다 더 높은 경우, 그것은 "1"로 해석되고, 윤곽 라인(590)은 그 위치에 "1"을 포함할 것이다. 워드(95) 내의 비트가 워드(96) 내의 대응하는 비트와 같거나 그보다 더 낮은 경우, 그것은 "0"으로 해석되고, 출력 라인(590)은 그 위치에 "0"을 포함할 것이다.
통상의 기술자는 도 5의 종래 기술의 시스템이 멀티플렉서들의 2개의 스테이지들 - 어드레스 디코더들(510, 520) 및 비트 라인 멀티플렉서들(550, 560) - 을 포함한다는 것을 이해할 것이다. 비트 라인들을 사전 충전하는 능력은 판독 동작에 수반되는 멀티플렉서들의 스테이지들의 수에 의해 직접 영향을 받는다.
도 6a는 도 5의 설계를 더 상세히 도시한다. 감지 증폭기(600)는 선택된 메모리 셀(640)(이는 어레이(530)의 셀일 수 있음)에 커플링되는 제1 회로 및 더미 셀(650)(이는 어레이(540)의 셀일 수 있음)에 커플링되는 제2 회로를 포함한다. 제1 회로는 어드레스 MUX 레벨(630)의 일부분(이는 어드레스 디코더(510)의 일부분임)을 포함하고, 제2 회로는 어드레스 MUX 레벨(630)의 일부분(이는 어드레스 디코더(520)의 일부분임)을 포함한다. 제1 회로는 비트 라인 MUX 레벨(620)의 일부분(이는 비트 라인 멀티플렉서(550)의 일부분임)을 추가로 포함하고, 제2 회로는 더미 비트 라인 MUX 레벨(620)의 일부분(이는 비트 라인 멀티플렉서(560)의 일부분임)을 포함한다. 제1 회로는 PMOS 트랜지스터들(601, 602, 607)을 추가로 포함하고, 제2 회로는 PMOS 트랜지스터들(608, 609, 614)을 추가로 포함한다.
노드들(IOR, DUMIOR)이 비교기(615)의 입력들에 커플링된다. 비교기(615)의 출력은 인버터(616)에 커플링된다. 인버터(616)의 출력은 선택된 셀(640)에 저장된 값을 나타내는 신호(Dout)를 출력하는 버퍼(617)에 커플링된다. 이러한 종래 기술의 설계에서, PMOS 트랜지스터들(601, 608)은 대칭적이지 않다.
도 6b는 감지 증폭기(600)의 소정의 동작 특성들을 도시한다. 타이밍도(660)는, 사전 충전 기간 동안에 전형적으로 발생하고 판독 동작에 선행하는 사전 충전 동작 동안의 PCHENB, DUMIOR, IOR, Pre_BL, 및 BL의 거동을 도시한다. 알 수 있는 바와 같이, 지연(T1)은 바람직하지 않으며 사전 충전 시간의 원하지 않는 증가를 표현한다.
다이어그램(670)은 선택된 셀(640)이 "1"을 저장하는 상황을 도시한다. 일단 판독 동작이 착수되면, IOR은 DUMIOR의 사전 충전 값보다 아래로, 접지를 향해 풀링(pull)될 것이다. 다이어그램(680)은 선택된 셀(640)이 "0"을 저장하는 상황을 도시한다. 일단 판독 동작이 착수되면, IOR은 DUMIOR의 사전 충전 값보다 위로, VDD를 향해 풀링될 것이다.
플래시 메모리 시스템들이 모든 방식의 컴퓨팅 및 전자 디바이스들에서 유비쿼터스화됨에 따라, 더 빠른 판독 및 동작들을 가능하게 하고 비트 라인들을 가능한 한 빨리 사전 충전할 수 있는 설계들을 생성하는 것이 점점 더 중요해지고 있다.
본 발명은 사전 충전 동작에 필요한 시간의 양을 감소시키며, 이에 의해, 판독 동작들을 위한 더 빠른 시스템을 생성한다. 일 실시예는 사전 충전 기간 동안에 선택된 플래시 메모리 셀 및 더미 플래시 메모리 셀에 대한 비트 라인들을 사전 충전하기 위한 개선된 사전 충전 회로를 포함하는데, 이는 더 빠른 판독 동작을 초래한다. 다른 실시예는 판독 동작 동안에 사용되는 멀티플렉서의 하나의 레벨을 제거하는데, 이는 또한 사전 충전 동작에 필요한 시간의 양을 감소시키고, 이는 또한 더 빠른 판독 동작을 초래한다.
도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 사전 충전 회로의 일 실시예를 도시한다.
도 3은 도 2의 사전 충전 회로와 함께 사용하기 위한 감지 증폭기를 도시한다.
도 4는 사전 충전 및 판독 동작들 동안의 도 2 및 도 3의 실시예들의 특성들을 도시한다.
도 5는 종래 기술의 메모리 시스템을 도시한다.
도 6a는 종래 기술의 감지 증폭기를 도시한다.
도 6b는 사전 충전 동작들 동안의 도 6a의 종래 기술의 감지 증폭기의 특성들을 도시한다.
도 7a는 개선된 감지 증폭기의 일 실시예를 도시한다.
도 7b는 도 7a의 감지 증폭기의 특성들을 도시한다.
도 7c는 도 7a의 감지 증폭기의 특성들을 도시한다.
일 실시예가 도 2 및 도 3에 도시되어 있다. 도 2에서, 회로(200)는 선택된 메모리 셀(220)에 커플링된 제1 서브회로 및 더미 메모리 셀(230)에 커플링된 제2 서브회로를 포함한다. 선택된 메모리 셀(220) 및 더미 메모리 셀(230) 각각은 도 1에 도시된 타입의 것일 수 있다. 다른 타입이 종래 기술에서 또한 알려져 있다.
제1 서브회로는 도시된 바와 같이 구성된 PMOS 트랜지스터들(202, 203, 204) 및 NMOS 트랜지스터(205)를 포함한다. 제2 서브회로는 도시된 바와 같이 구성된 PMOS 트랜지스터들(206, 207, 208) 및 NMOS 트랜지스터(209)를 포함한다. 제1 서브회로 및 제2 서브회로는 각각 기준 전류 생성기(201) 및 PMOS 트랜지스터(210)에 커플링된다.
사전 충전 기간 동안, ATD_B(어드레스 전이 검출)가 로우(low)로 풀링되어, PMOS 트랜지스터들(202, 206, 210)을 턴온시킨다. SENB가 로우로 풀링되어, VDD12에 커플링된 PMOS 트랜지스터들(203, 207)을 턴온시킨다. 이는 노드들(IOR, DUMIOR)이 동일한 전압에 있게 하는데, 이 전압은 이 예에서 1.2 볼트인 대략 VDD12일 것이다. YENB_B(열 인에이블)는 하이(high)로 풀링되어, NMOS 트랜지스터들(205, 209)을 턴온시키고 PMOS 트랜지스터들(204, 208)을 턴오프시키는데, 이는 노드들(BL, DUMBL(dummy bit line))이 접지로 풀링되게 한다.
판독 동작 동안, ATD_B는 하이로 풀링되어, PMOS 트랜지스터들(202, 206, 210)을 턴오프시킨다. 판독 동작이 시작되는 순간에, 노드들(IOR, DUMIOR)은 여전히 전압 VDD12에 있다. 판독 동작 동안, YENB_B는 로우로 풀링되어, PMOS 트랜지스터들(204, 208)을 턴온시키고 NMOS 트랜지스터들(205, 209)을 턴오프시킨다. 비트 라인(BL)은 선택된 셀(220)에 커플링되고, 더미 비트 라인(DUMBL)은 더미 메모리 셀(230)에 커플링된다. 선택된 셀(220)은 또한 워드 라인(WL_TOP)에 커플링되고, 더미 메모리 셀(230)은 워드 라인(WL_BOT)에 커플링된다. 비트 라인(BL) 및 더미 비트 라인(DUMBL) 상의 전압들은 선택된 메모리 셀(220) 및 더미 메모리 셀(230)에 의해 인출되는 전류에 의해 영향을 받을 것이다. BL 및 DUMBL은 판독 모드 동안에 각각 IO 및 DUMIOR과 동일한 전위를 유지할 것이다.
도 3을 참조하면, 비교기 및 신호 발생 회로(300)가 도시되어 있다. 제1 회로(301)는, 입력들 ATD_B(판독 어드레스가 수신되었을 때 어써트(assert)될 어드레스 전이 검출기) 및 SAL(감지 어드레스 라인)을 수신하고 출력 SAPCH(감지 증폭기 사전 충전 신호)를 생성하는데, 이는 감지 데이터가 다음 판독 사이클까지 변화되지 않을 것을 보장하도록 설계된다.
노드들(IOR, DUMIOR)은 도 2에서 그 라벨들을 갖는 동일한 노드들에 접속된다. IOR은 도시된 바와 같이 PMOS 트랜지스터들(302, 304), 인버터(303), 및 비교기(308)에 커플링된다. DUMIOR은 도시된 바와 같이 PMOS 트랜지스터들(305, 307), 인버터(306), 및 비교기(308)에 커플링된다. 비교기(308)는 또한 NMOS 트랜지스터(309)에 커플링된다.
사전 충전 기간 동안, SAPCH가 로우로 풀링되는데, 이는 노드들(VDO, VDO_N)이 VDD12로 풀업되게 하고, SAL은 하이로 풀링되어 비교기(308)의 노드를 접지로 풀다운한다.
판독 동작 동안, SAL이 로우로 풀링되고 SAPCH가 하이로 풀링되어, PMOS 트랜지스터들(304, 307)이 턴온되고 PMOS 트랜지스터들(302, 305)이 턴오프되게 한다. IOR 및 DUMIOR은 각각이 노드(VDO_N, VDO)로부터 전류를 인출할 "레이스(race)" 조건에 각각 진입할 것이다. 노드들(VDO_N, VDO) 중 하나가 소정 임계치 아래로 떨어질 때, 비교기(308)는 다른 노드가 VDD12로 풀링되게 할 것인데, 이는 또한 노드가 접지로 풀링되게 한다. 예를 들어, VDO_N이 먼저 임계치 아래로 떨어지면, VDO는 PMOS 트랜지스터를 통해 VDD12로 풀업될 것이다. VDO는, 이어서, VDO_N이 NMOS 트랜지스터를 통해 접지로 풀링되게 할 것이다. 최종 결과는 VDO_N 및 VDO가 반대 값에 있을 것이라는 것이다. 하나의 상태는 선택된 메모리 셀(220)에 "1"이 저장된 것을 반영할 것이고, 다른 상태는 선택된 메모리 셀(220)에 "0"이 저장된 것을 반영할 것이다.
도 4는 도 3에 도시된 신호들, 즉, YENB_B, WL_TOP, ATD_B, SAL, SAPCH, BL/DMBL, IOR/DUMIOR, VDO_N/VDO, 및 SENB_B를 보여주는, 사전 충전 기간으로부터 판독 모드까지의 예시적인 시퀀스에 대한 타이밍도(400)를 도시한다.
도 7a는 도 6a의 종래 기술의 감지 증폭기(600)에서 발견되는 지연 시간을 감소시키는 개선된 감지 증폭기의 일 실시예를 도시한다.
감지 증폭기(700)는 감지 증폭기(600)와 유사한 컴포넌트들을 포함하고, 공통 컴포넌트들은 효율성을 위해 다시 기술되지 않을 것이다. 감지 증폭기는 PMOS 트랜지스터들(701, 702, 703, 704)을 포함한다. PMOS 트랜지스터들(701, 703)은 완전히 대칭적이다. 노드들(IOR_T, IOR_B)은 비교기(705)로 입력된다. 비교기의 출력은 인버터(706)뿐만 아니라 인버터(707) 내로 공급된다. 인버터(706)의 출력은 멀티플렉서(709) 내로 입력된다. 인버터(707)의 출력은 인버터(708) 내로 입력된다. 인버터(708)의 출력은 멀티플렉서(709) 내로 입력된다. 멀티플렉서(709)는 신호(SELTOP)에 의해 제어된다. 멀티플렉서(709)의 출력은, 선택된 상부 셀(711) 또는 선택된 하부 셀(712)에 저장된 값을 표현하는 DOUT를 출력하는 버퍼(710) 내로 공급된다.
특히, 이러한 실시예에서는, 어떤 비트 라인/더미 비트 라인 멀티플렉서 레벨도 필요하지 않다. 멀티플렉싱의 레벨을 제거함으로써, 실시예는 사전 충전 동작에서의 지연량을 감소시킬 수 있다. 또한, 이러한 실시예에서는 어떤 "더미 셀(dummy cell)"도 없다. 셀들(711, 712) 양측 모두는 데이터를 저장하는 데 사용될 수 있다. 이러한 셀들 중 하나의 셀의 판독 동작 동안, 다른 셀은 접속해제되고, 접속해제된 셀의 비트 라인 상에 저장된 전하는 여전히 접속되어 있는 선택된 메모리 셀에 대한 비교점으로서 사용된다.
도 7b는 감지 증폭기(700)의 일부 특성들을 예시한다. 선택된 상부 셀(711)의 값을 판독하는 것이 요구되는 경우, WL_TOP는 어써트되고 WL_BOT는 비-어써트된다. TOP_SENB는 로우이고 BOT_SENDB는 하이이다. 그 결과, 노드(IOR_B)는 초기에 사전 충전 동작에 의해 설정된 전압 레벨에 있다. 선택된 상부 셀(711)이 "1"을 저장하고 있는 경우, IOR_T는 IOR_B의 값 아래로 풀다운될 것이다. 선택된 상부 셀(711)이 "0"을 저장하고 있는 경우, IOR_T는 IOR_B의 값 위로 풀업될 것이다.
선택된 하부 셀(712)의 값을 판독하는 것이 요구되는 경우, WL_TOP는 어써트되고 WL_BOT는 비-어써트된다. TOP_SENB는 하이이고 BOT_SENDB는 로우이다. 그 결과, 노드(IOR_T)는 초기에 사전 충전 동작에 의해 설정된 전압 레벨에 있다. 선택된 하부 셀(712)이 "1"을 저장하고 있는 경우, IOR_B는 IOR_T의 값 아래로 풀다운될 것이다. 선택된 상부 셀(712)이 "0"을 저장하고 있는 경우, IOR_B는 IOR_T의 값 위로 풀업될 것이다.
도 7c는 감지 증폭기(700)의 추가 성능 특성들을 도시한다. 타이밍도(760)는 사전 충전 동작 동안의 Pre-BL 및 BL의 거동을 보여준다. 읽는 이가 기억하는 바와 같이, 도 6b에서는, 사전 충전이 비트 라인(BL) 상에서 착수되기 전에 T1의 지연이 있었다. 여기서는, 그러한 지연이 없고, 사전 충전 동작은 시간 T1만큼 더 빨리 발생한다. 이는 도 6a 및 도 6b의 설계에 비해 상당한 개선이다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (6)

  1. 플래시 메모리 셀들의 제1 어레이의 제1 플래시 메모리 셀 또는 플래시 메모리 셀들의 제2 어레이의 제2 플래시 메모리 셀을 판독하기 위한 감지 회로로서,
    제1 비트 라인을 통해 상기 제1 플래시 메모리 셀에 커플링되는 제1 회로;
    제2 비트 라인을 통해 상기 제2 플래시 메모리 셀에 커플링되는 제2 회로;
    상기 제1 회로에 커플링되는 제1 입력 및 상기 제2 회로에 커플링되는 제2 입력을 포함하는 비교기 - 상기 비교기의 출력은 인버터들의 제1 세트 및 상기 인버터들의 제1 세트와 병렬인 인버터들의 제2 세트에 커플링되고, 상기 인버터들의 제1 세트는 홀수의 인버터들을 포함하고 상기 인버터들의 제2 세트는 짝수의 인버터들을 포함함 -; 및
    상기 인버터들의 제1 세트의 출력을 수신하기 위한 제1 멀티플렉서 입력 및 상기 인버터들의 제2 세트의 출력을 수신하기 위한 제2 멀티플렉서 입력을 포함하는 멀티플렉서 - 상기 멀티플렉서는 상기 제1 플래시 메모리 셀에 저장된 데이터를 나타내기 위한 상기 제1 멀티플렉서 입력을 출력하고 상기 제2 플래시 메모리 셀에 저장된 데이터를 나타내기 위한 상기 제2 멀티플렉서 입력을 출력하도록 선택 신호에 의해 제어됨 - 를 포함하는, 감지 회로.
  2. 청구항 1에 있어서,
    상기 제1 회로 및 상기 제2 회로에 커플링되어, 판독 동작 이전에 상기 제1 회로의 일 노드와 상기 제2 회로의 일 노드를 사전결정된 전압으로 충전하는 사전 충전 회로를 추가로 포함하는, 감지 회로.
  3. 청구항 1에 있어서,
    상기 제1 회로는 제1 PMOS 트랜지스터를 포함하고, 상기 제2 회로는 제2 PMOS 트랜지스터를 포함하며, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 대칭적인, 감지 회로.
  4. 청구항 3에 있어서,
    상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 판독 동작 동안에 활성화되는, 감지 회로.
  5. 삭제
  6. 삭제
KR1020197008607A 2016-09-09 2017-08-29 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기 KR102113961B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201610815185.0 2016-09-09
CN201610815185.0A CN107808683B (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
US15/690,159 2017-08-29
US15/690,159 US10181354B2 (en) 2016-09-09 2017-08-29 Sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
PCT/US2017/049228 WO2018048682A1 (en) 2016-09-09 2017-08-29 Improved sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array

Publications (2)

Publication Number Publication Date
KR20190037348A KR20190037348A (ko) 2019-04-05
KR102113961B1 true KR102113961B1 (ko) 2020-05-21

Family

ID=61560297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197008607A KR102113961B1 (ko) 2016-09-09 2017-08-29 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기

Country Status (7)

Country Link
US (1) US10181354B2 (ko)
EP (1) EP3485494B1 (ko)
JP (1) JP6612484B2 (ko)
KR (1) KR102113961B1 (ko)
CN (2) CN107808683B (ko)
TW (1) TWI651725B (ko)
WO (1) WO2018048682A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108492840B (zh) * 2018-03-12 2020-11-13 武汉新芯集成电路制造有限公司 灵敏放大器
US10468082B1 (en) * 2018-09-24 2019-11-05 Globalfoundries Inc. MRAM sense amplifier having a pre-amplifier with improved output offset cancellation
US11475926B1 (en) 2021-06-10 2022-10-18 Globalfoundries U.S. Inc. Sense amplifier circuit for current sensing
US12205671B2 (en) 2022-07-27 2025-01-21 Globalfoundries U.S. Inc. Circuit structure and related method to compensate for sense amplifier leakage
KR20250001476A (ko) * 2023-06-25 2025-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리, 저장 시스템 및 메모리를 작동시키는 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481826B1 (ko) 1997-05-09 2005-07-18 삼성전자주식회사 반도체메모리장치의비트라인디스챠아지회로

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879682A (en) * 1988-09-15 1989-11-07 Motorola, Inc. Sense amplifier precharge control
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
KR20000002337A (ko) * 1998-06-18 2000-01-15 윤종용 반도체 메모리 장치의 감지 증폭기
DE19844479C1 (de) 1998-09-28 2000-04-13 Siemens Ag Integrierter Speicher mit einem differentiellen Leseverstärker
US6456540B1 (en) * 2001-01-30 2002-09-24 Intel Corporation Method and apparatus for gating a global column select line with address transition detection
ITRM20010516A1 (it) * 2001-08-29 2003-02-28 Micron Technology Inc Architettura a schiera di memorie flash.
US6714458B2 (en) * 2002-02-11 2004-03-30 Micron Technology, Inc. High voltage positive and negative two-phase discharge system and method for channel erase in flash memory devices
US6665214B1 (en) * 2002-07-22 2003-12-16 Advanced Micro Devices, Inc. On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
CN100520981C (zh) * 2003-04-25 2009-07-29 芯成半导体（上海）有限公司 一种用于非易失性存储器的平衡对称式读出放大电路
FR2856186A1 (fr) * 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash comprenant des moyens de controle et de rafraichissement de cellules memoire dans l'etat efface
KR100618840B1 (ko) 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
US8243542B2 (en) 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
JP2007193854A (ja) 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
US7336532B2 (en) * 2006-05-12 2008-02-26 Elite Semiconductor Memory Method for reading NAND memory device and memory cell array thereof
US7426127B2 (en) * 2006-12-21 2008-09-16 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
US7733724B2 (en) * 2007-11-30 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling global bit line pre-charge time for high speed eDRAM
JP2009266339A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体記憶装置とその半導体記憶装置を用いた電子機器
US7944754B2 (en) * 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
CN102280128B (zh) * 2010-06-09 2014-11-19 上海华虹宏力半导体制造有限公司 存储器
US8717800B2 (en) 2010-12-30 2014-05-06 Texas Instruments Incorporated Method and apparatus pertaining to a ferroelectric random access memory
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
KR20130102397A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 플래시 메모리 및 플래시 메모리에서의 리드 방법
CN103064551B (zh) * 2011-10-23 2016-03-02 宸鸿科技(厦门)有限公司 触控感测装置及其制造方法
US8804434B2 (en) * 2012-05-10 2014-08-12 Nxp, B.V. Pulse-based memory read-out
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
JP2014175033A (ja) * 2013-03-12 2014-09-22 Toshiba Corp 半導体記憶装置
JP2016513852A (ja) 2013-03-15 2016-05-16 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 高速・低電力センス増幅器
CN104217752A (zh) * 2013-06-03 2014-12-17 辉达公司 多端口存储器系统和用于多端口存储器的写电路和读电路
FR3016466B1 (fr) 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile
US9606572B2 (en) * 2014-10-01 2017-03-28 Xilinx, Inc. Circuits for and methods of processing data in an integrated circuit device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481826B1 (ko) 1997-05-09 2005-07-18 삼성전자주식회사 반도체메모리장치의비트라인디스챠아지회로

Also Published As

Publication number Publication date
US20180075914A1 (en) 2018-03-15
EP3485494A4 (en) 2020-07-22
JP6612484B2 (ja) 2019-11-27
CN107808683A (zh) 2018-03-16
KR20190037348A (ko) 2019-04-05
WO2018048682A1 (en) 2018-03-15
EP3485494A1 (en) 2019-05-22
EP3485494B1 (en) 2021-10-27
CN107808683B (zh) 2021-02-19
CN112863581A (zh) 2021-05-28
US10181354B2 (en) 2019-01-15
CN112863581B (zh) 2024-12-17
JP2019526880A (ja) 2019-09-19
TWI651725B (zh) 2019-02-21
TW201822209A (zh) 2018-06-16

Similar Documents

Publication Publication Date Title
JP3373632B2 (ja) 不揮発性半導体記憶装置
KR102113961B1 (ko) 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기
KR102050812B1 (ko) 트윈 셀의 기억 데이터를 마스크해서 출력하는 반도체 장치
KR102258023B1 (ko) 개선된 플래시 메모리 셀 및 연관된 디코더들
CN109155138B (zh) 用于闪存存储器装置的非对称感测放大器及相关方法
TWI673717B (zh) 用於讀取快閃記憶體單元中的資料的經改善感測放大器電路
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
US5617350A (en) Flash memory system having reduced disturb and method
KR20190056969A (ko) 반도체 기억장치 및 독출 방법
JP4012144B2 (ja) 半導体記憶装置
JP2006048784A (ja) 不揮発性メモリ
JP3373837B2 (ja) 不揮発性半導体記憶装置
JP2891552B2 (ja) 不揮発性半導体記憶装置
KR101383104B1 (ko) 센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로
JP2007102900A (ja) 半導体装置
JP2006351112A (ja) 半導体装置
JPH04252497A (ja) 不揮発性半導体記憶装置
KR20070114522A (ko) 플래쉬 메모리 소자의 페이지 버퍼
JPH06177359A (ja) 半導体メモリ装置
JP2006048851A (ja) 不揮発性メモリ
KR20120043523A (ko) 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
PA0105 International application

Patent event date: 20190325

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PA0302 Request for accelerated examination

Patent event date: 20190325

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190729

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20191227

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200228

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200515

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200515

End annual number: 3

Start annual number: 1

PG1601 Publication of registration