KR101383104B1 - 센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로 - Google Patents

센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로 Download PDF

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Abstract

센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로는 선택되는 불휘발성 메모리 셀의 데이터를 수신하는 예비 데이터 라인; 메인 데이터 라인; 상기 예비 데이터 라인과 상기 메인 데이터 라인 사이에 형성되는 라인 스위칭부; 및 상기 메인 데이터 라인의 전압 레벨을 감지 증폭하여 센싱 출력을 발생하는 센싱 증폭부를 구비한다. 이때, 상기 라인 스위칭부는 프로그램 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 분리하도록 구동되며, 독출 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 연결하도록 구동된다. 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 선택되는 불휘발성 메모리 셀이 턴온셀인지 턴오프셀인지 여부를 효율적으로 반영하게 되고, 그 결과에 따라, 센싱 효율이 크게 향상된다.

Description

센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로{SENSOR AMPLIFIER CIRCUIT IN NONVOLATILE MEMORY DEVICE HAVING IMPROVED SENSING EFFICIENCY}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히, 불휘발성 반도체 메모리 장치의 센스 앰프 회로에 관한 것이다.
불휘발성 반도체 메모리 장치는 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 포함하며, 불휘발성 메모리 셀들은 플로팅 게이트 트랜지스터들로 구성된다. 이때, 플로팅 게이트 트랜지스터는 제1 도전형, 예컨대 N형의 반도체 기판에 형성된 제2 도전형, 예컨대 P형의 소스 및 드레인 영역들, 얇은 터널 절연막을 사이에 두고 소스 및 드레인 영역들 사이의 채널 영역 상에 형성된 플로팅 게이트, 그리고 다른 절연막을 사이에 두고 플로팅 게이트 상에 형성된 컨트롤 게이트를 갖는다.
불휘발성 메모리 셀은 핫 일렉트론 인젝션 방식에 따라 프로그램되어 오프 상태를 갖는다. 그리고, 프로그램된 불휘발성 메모리 셀은 F-N 터널링 방식에 따라 소거되어 온 상태를 갖는다. 예컨대, 상기 플로팅 게이트로 전자들에 주입됨으로써 문턱 전압이 높아질 때 각각의 불휘발성 메모리 셀에 데이터 '0'이 저장될 수 있고, 상기 플로팅 게이트로부터 전자들이 빠져나감으로써 상기 문턱 전압이 낮아질 때 각각의 불휘발성 메모리 셀에 데이터 '1'이 저장될 수 있다. 문턱 전압이 높아진 상태의 메모리 셀을 프로그램된 셀 혹은 오프셀(OFF-CELL)이라 하며, 이에 비해 문턱 전압이 낮은 상태의 불휘발성 메모리 셀을 소거된 셀 혹은 온셀(ON-CELL)이라 한다.
한편, 불휘발성 반도체 메모리 장치는, 불휘발성 메모리 셀이 온 상태 또는 오프 상태인지를 판별하기 위하여, 센스 앰프 회로를 채용한다. 즉, 로우 어드레스 및 칼럼 어드레스에 의하여 특정되는 불휘발성 메모리 셀의 데이터가 대응하는 비트라인으로 독출되고, 상기 센스 앰프 회로가 독출된 데이터에 따른 비트라인의 레벨을 감지 증폭하여 상기 불휘발성 메모리 셀이 온 상태 또는 오프 상태인지를 판별한다.
이러한 센스 앰프 회로는, 불휘발성 반도체 메모리 장치의 전체적인 동작 속도를 향상시키기 위해서, 불휘발성 메모리 셀의 온 상태 또는 오프 상태를 정확히 그리고, 빠른 동작 속도로 판별하는 것이 요구되며, 이를 위해서는, 높은 센싱 효율을 가지는 것이 요구하다.
본 발명은 상기의 필요성을 감안하여 창출된 것으로, 센싱 효율이 향상되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로를 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치의 센스 앰프 회로에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로는 선택되는 불휘발성 메모리 셀의 데이터를 수신하는 예비 데이터 라인; 메인 데이터 라인; 상기 예비 데이터 라인과 상기 메인 데이터 라인 사이에 형성되는 라인 스위칭부; 및 상기 메인 데이터 라인의 전압 레벨을 감지 증폭하여 센싱 출력을 발생하는 센싱 증폭부를 구비한다. 이때, 상기 라인 스위칭부는 프로그램 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 분리하도록 구동되며, 독출 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 연결하도록 구동된다.
본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 데이터 라인이 메인 데이터 라인과 예비 데이터 라인으로 나누어짐으로써, 센싱에 직접 관련되는 데이터 라인의 부하가 저감된다. 또한, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 센싱 동작 구간이 시작되기 시점에서, 데이터 라인은 디스차아지되어 트랜지스터의 문턱전압 부근의 레벨을 유지하게 된다. 이에 따라, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 선택되는 불휘발성 메모리 셀이 턴온셀인지 턴오프셀인지 여부를 효율적으로 반영하게 되고, 그 결과에 따라, 센싱 효율이 크게 향상된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 센스 앰프 회로가 적용될 수 있는 불휘발성 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 센스 앰프 회로를 나타내는 도면이다.
도 3은 도 2의 센스 앰프 회로의 독출 모드에서의 주요신호의 동작을 나타내는 타이밍도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
도 1은 본 발명의 센스 앰프 회로가 적용될 수 있는 불휘발성 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 상기 불휘발성 반도체 메모리 장치는 메모리셀 어레이(MARR), 로우 디코더(RDEC), 칼럼 디코더(CDEC), 칼럼 게이트(YG), 센스 앰프 회로(BKSA) 및 기입 드라이버(BKWD)를 구비한다.
상기 메모리 셀 어레이(MARR)에는, 플로팅 게이트와 컨트롤 게이트를 갖는 MOS 트랜지스터 구조의 다수의 불휘발성 메모리 셀(MC)들이 배열된다. 본 실시예에서, 상기 불휘발성 메모리 셀(MC)들은 드레인 단자가 비트라인(BL)에 소스 단자가 전원전압(VCC)으로 제어되는 공통 소스 라인에 연결되는 피모스(PMOS) 셀들이다.
이에 따라, 상기 불휘발성 메모리 셀(MC)들이 턴온되면, 턴온된 불휘발성 메모리 셀(MC)에 대응하는 비트라인(BL)은 전원전압(VCC)으로 제어된다.
한편, 상기 로우 디코더(RDEC)는 로우 어드레스(RADD)를 디코딩하여 상기 불휘발성 메모리 셀(MC)의 행을 특정하는 워드라인(WL)을 활성화한다. 그리고, 상기 칼럼 디코더(CDEC)는 칼럼 어드레스(CADD)를 디코딩하여 대응하는 칼럼 게이트(YG)를 게이팅하는 열 선택 신호(YSEL)를 발생한다. 상기 열 선택 신호(YSEL)에 의하여, 상기 불휘발성 메모리 셀(MC)의 열이 특정된다. 이에 따라, 특정되는 상기 불휘발성 메모리 셀(MC)의 프로그램 및 소거에 대한 정보는 비트라인(BL)을 통하여 데이터 라인(DL)에 전송된다.
상기 센스 앰프 회로(BKSA)로는, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로가 적용될 수 있다. 상기 센스 앰프 회로(BKSA)는 독출 모드에서 상기 데이터 라인(DL)의 전압 레벨을 감지 증폭하여, 센싱 출력(SAOUT)를 발생한다. 이때, 상기 센싱 출력(SAOUT)은 상기 불휘발성 메모리 셀(MC)의 프로그램 및 소거에 대한 정보를 가지게 된다.
상기 기입 드라이버(BKWD)는 프로그램 모드에서, 입력 데이터(DIN)를 데이터 라인(DL) 및 비트라인(BL)을 통하여 특정되는 메모리 셀(MC)에 프로그램하도록 구동된다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 센스 앰프 회로를 나타내는 도면으로서, 도 1의 센스 앰프 회로(BKSA)로 적용될 수 있다.
참고로, 도 1에서, 상기 칼럼 게이트(YG)와 상기 센스 앰프 회로(BKSA) 사이의 전송 라인은 일반적으로 상기 '데이터 라인(DL)'으로 불릴 수 있다. 그러나, 본 명세서에서는, 설명의 편의를 위하여, 도 2에 도시되는 라인 스위칭부(100)를 기준으로, 상기 칼럼 게이트(YG) 쪽의 데이터 라인(DL)은 '예비 데이터 라인(PDL)'으로 불릴 수 있으며, 상기 센싱 증폭부(200) 쪽의 데이터 라인(DL)은 '메인 데이터 라인(MDL)'으로 불릴 수 있다.
이와 같이, 본 발명의 센스 앰프 회로에서는, 데이터 라인이 메인 데이터 라인과 예비 데이터 라인으로 나누어짐으로써, 센싱에 직접 관련되는 데이터 라인의 부하가 저감된다.
도 2를 참조하면, 본 발명의 센스 앰프 회로(BKSA)는 예비 데이터 라인(PDL), 메인 데이터 라인(MDL), 라인 스위칭부(100) 및 센싱 증폭부(200)를 구비한다.
상기 예비 데이터 라인(PDL)은 워드라인(WL) 및 열 선택 신호(YSEL)에 의하여 선택되는 불휘발성 메모리 셀(MC)에 전기적으로 연결된다.
상기 라인 스위칭부(100)는 상기 예비 데이터 라인(PDL)과 상기 메인 데이터 라인(MDL) 사이에 형성된다. 바람직하기로는, 상기 라인 스위칭부(100)는 상기 프로그램 모드에서는 턴오프되고, 상기 독출 모드에서는 턴온되는 연결 트랜지스터(110)를 포함하여 구현된다.
본 실시예에서, 상기 연결 트랜지스터(110)는 모드 신호(XMODB)에 의하여 게이팅되는 피모스 트랜지스터로 구현된다. 여기서, 상기 모드 신호(XMODB)는 프로그램 모드에서는 "H"로 비활성화되며, 독출 모드에서는 "L"로 활성화된다.
이에 따라, 상기 프로그램 모드에서는 상기 예비 데이터 라인(PDL)과 상기 메인 데이터 라인(MDL)은 전기적으로 분리된다. 반면에, 독출 모드에서는 상기 예비 데이터 라인(PDL)과 상기 메인 데이터 라인(MDL)은 전기적으로 연결된다.
상기 센싱 증폭부(200)는 상기 독출 모드에서, 상기 메인 데이터 라인(MDL)의 전압 레벨을 감지 증폭하여, 상기 센싱 출력(SAOUT)를 발생한다.
상기 센싱 증폭부(200)는 구체적으로 센싱 노드(NSN), 센싱 풀업 트랜지스터(210), 센싱 풀다운 트랜지스터(230) 및 센싱 인버터(250)를 구비한다.
상기 센싱 풀업 트랜지스터(210)는 전원전압(VCC)과 상기 센싱 노드(NSN) 사이에 형성되며, 풀업 바이어스 신호(REFP)에 의하여 게이팅된다. 이때, 상기 풀업 바이어스 신호(REFP)는 상기 독출 모드에서, 전원전압(VCC)과 접지전압(VSS) 사이의 풀업 바이어스 전압(PBIAS)으로 제어된다. 즉, 상기 센싱 풀업 트랜지스터(210)는 상기 독출 모드에서, 상기 센싱 노드(NSN)에 기준 전류를 제공하도록 구동된다.
상기 센싱 풀다운 트랜지스터(230)는 일접합 단자가 접지 전압(VSS)에 연결되고, 다른 일접합 단자는 상기 센싱 노드(NSN)에 연결되고, 게이트 단자는 상기 메인 데이터 라인(MDL)에 연결되는 앤모스 트랜지스터로 구현된다. 이에 따라, 상기 센싱 풀다운 트랜지스터(230)는 상기 메인 데이터 라인(MDL)의 레벨 상승에 응답하여, 상기 센싱 노드(NSN)를 풀다운하도록 구동된다.
계속 도 2를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치는 메인 디스차아징부(300)를 더 구비한다.
상기 메인 디스차아징부(300)는 상기 독출 모드에서 상기 메인 데이터 라인(MDL)을 디스차아지하도록 동작된다.
상기 메인 디스차아징부(300)는 구체적으로 제1 메인 디스차아지 수단(310) 및 제2 메인 디스차아지 수단(330)을 구비한다. 상기 제1 메인 디스차아지 수단(310)은 상기 메인 데이터 라인(MDL)과 상기 접지 전압(VSS) 사이에 형성된다.
상기 제1 메인 디스차아지 수단(310)는 상기 접지전압(VSS)과 상기 메인 데이터 라인(MDL) 사이에 형성되며, 풀다운 바이어스 신호(REFN)에 의하여 게이팅되는 앤모스 트랜지스터(311)를 포함한다.
이때, 상기 제1 메인 디스차아지 수단(310)은 상기 독출 모드에서 상기 메인 데이터 라인(MDL)을 디스차아지하도록 구동된다.
상기 제2 메인 디스차아지 수단(330)도 상기 메인 데이터 라인(MDL)과 상기 접지 전압(VSS) 사이에 형성된다. 이때, 상기 제2 메인 디스차아지 수단(330)은 상기 독출 모드에서 상기 메인 데이터 라인(MDL)을 디스차아지하도록 구동된 후에, 다시 디스에이블된다.
바람직하기로는, 상기 제2 메인 디스차아지 수단(330)은 전압 조절 트랜지스터(331) 및 스위치 트랜지스터(333)를 구비한다.
상기 전압 조절 트랜지스터(331)는 게이트 단자와 일접합 단자가 상기 메인 데이터 라인(MDL)에 접속되는 앤모스 트랜지스터로 구현된다. 그리고, 상기 스위치 트랜지스터(333)는 메인 디스차아지 신호(XMD)에 의하여 게이팅되며, 상기 전압 조절 트랜지스터(331)의 다른 일접합 단자와 상기 접지 전압(VSS) 사이에 형성되는 앤모스 트랜지스터로 구현된다.
계속 도 2를 참조하면, 본 발명의 불휘발성 반도체 메모리 장치는 예비 디스차아징부(400)를 더 구비한다. 상기 예비 디스차아징부(400)는 상기 독출 모드에서 인에이블되어 상기 예비 데이터 라인(PDL)을 디스차아지하도록 구동된 후에 다시 디스에이블된다.
상기 예비 디스차아징부(400)는 예비 데이터 라인(PDL)과 상기 접지전압(VSS) 사이에 형성되며, 예비 디스차아지 신호(XPD)에 의하여 게이팅되는 피모스 트랜지스터(410)를 구비한다.
도 2에서 상기 풀다운 바이어스 신호(REFN)에 게이팅되는 피모스 트랜지스터(500)는 스탠바이 구간에서 상기 메인 데이터 라인(MDL)을 전원전압(VCC)으로 제어된다. 이에 따라, 상기 센싱 노드(NSN)는 접지전압(VSS)으로 제어되며, 상기 센싱 출력(SAOUT)은 전원전압(VCC)으로 고정된다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로의 동작이 기술된다.
도 3은 도 2의 센스 앰프 회로의 독출 모드에서의 주요신호의 동작을 나타내는 타이밍도이다.
도 3을 도 2와 함께 참조하면, 본 실시에에서, 독출 모드의 동작은 스탠바이 구간(P_ST), 예비 구간(P_PRE), 센싱 구간(P_SEN), 그리고, 다시 스탠바이 구간(P_ST)의 순으로 진행된다.
상기 모드 신호(XMODB)는 독출 모드에서 "L"로 제어된다. 이에 따라, 상기 연결 트랜지스터(110)가 턴온됨으로써, 상기 예비 데이터 라인(PDL)과 상기 메인 데이터 라인(MDL)은 전기적으로 연결된다.
그리고, 상기 예비 구간(P_PRE)이 시작되는 시점 t11에서, 상기 풀업 바이어스 신호(REFP)와 상기 풀다운 바이어스 신호(REFN)는 풀업 바이어스 전압(PBIAS) 및 풀다운 바이어스 전압(NBIAS)으로 제어된다. 이에 따라, 상기 센싱 노드(NSN)에는 기준전류가 공급되며(도 3의 R1, 참조), 상기 메인 데이터 라인(MDL)은 디스차아지된다(도 3의 R2, 참조)
또한, 시점 t11에서, 상기 메인 디스차아지 신호(XMD)는 전원전압(VCC)으로 제어되고, 상기 예비 디스차아지 신호(XPD)는 접지전압(VSS)으로 제어된다. 이에 따라, 상기 제2 메인 디스차아지 수단(330)과 상기 예비 디스차아징부(400)가 인에이블되며, 상기 메인 데이터 라인(MDL)과 상기 예비 데이터 라인(PDL)은 디스차아지된다.
이어서, 상기 예비 구간(P_PRE)에 연속되어 상기 센싱 구간(P_SEN)이 시작되는 시점 t12에서, 상기 예비 디스차아지 신호(XPD)는 전원전압(VCC)으로 제어되고, 상기 메인 디스차아지 신호(XMD)는 접지전압(VSS)으로 제어된다. 이에 상기 제2 메인 디스차아지 수단(330)과 상기 예비 디스차아징부(400)는 다시 디스에이블 상태로 제어된다.
이때, 디스차아지된 상기 메인 데이터 라인(MDL)의 레벨은 상기 전압 조절 트랜지스터(331)에 의하여, 앤모스 트랜지스터의 문턱전압(Vt) 부근으로 제어된다.
즉, 디스차아지된 상기 메인 데이터 라인(MDL)의 레벨은 선택되는 불휘발성 메모리 셀(MC)이 턴온셀인지 턴오프셀인지 여부를 효율적으로 반영하게 되고, 그 결과에 따라, 상기 센싱 증폭부(200)의 센싱 풀다운 트랜지스터(230)의 턴온 여부가 효율적으로 결정되게 된다.
이후 상기 센싱 구간(P_SEN)에서, 선택되는 불휘발성 메모리 셀(MC)이 '온셀'인지 '오프셀'인지 여부에 따라 상기 메인 데이터 라인(MDL), 상기 센싱 노드(NSN)가 디벨로프되고, 그 결과에 따른 센싱 출력(SAOUT)이 발생된다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 데이터 라인이 메인 데이터 라인과 예비 데이터 라인으로 나누어짐으로써, 센싱에 직접 관련되는 데이터 라인의 부하가 저감된다. 또한, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 센싱 동작 구간이 시작되기 시점에서, 데이터 라인은 디스차아지되어 트랜지스터의 문턱전압 부근의 레벨을 유지하게 된다. 이에 따라, 본 발명의 센스 앰프 회로는 선택되는 불휘발성 메모리 셀이 턴온셀인지 턴오프셀인지 여부를 효율적으로 반영하게 되고, 그 결과에 따라, 생성되는 센싱 출력도 선택되는 불휘발성 메모리 셀의 상태를 효율적으로 반영하게 된다.
즉, 본 발명의 불휘발성 반도체 메모리 장치의 센스 앰프 회로에서는, 센싱 효율이 크게 향상된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 불휘발성 반도체 메모리 장치의 센스 앰프 회로에 있어서,
    선택되는 불휘발성 메모리 셀의 데이터를 수신하는 예비 데이터 라인;
    메인 데이터 라인;
    상기 예비 데이터 라인과 상기 메인 데이터 라인 사이에 형성되는 라인 스위칭부; 및
    상기 메인 데이터 라인의 전압 레벨을 감지 증폭하여 센싱 출력을 발생하는 센싱 증폭부를 구비하며,
    상기 라인 스위칭부는
    프로그램 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 분리하도록 구동되며, 독출 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 연결하도록 구동되며,
    상기 센싱 증폭부는
    센싱 노드;
    상기 독출 모드에서, 상기 센싱 노드에 기준 전류를 제공하도록 구동되는 센싱 풀업 트랜지스터;
    상기 메인 데이터 라인의 레벨 상승에 응답하여, 상기 센싱 노드를 풀다운하도록 구동되는 센싱 풀다운 트랜지스터; 및
    상기 센싱 노드의 전압을 감지하여 증폭하는 센싱 인버터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  2. 제1항에 있어서, 상기 스위칭부는
    상기 프로그램 모드에서는 턴오프되고, 상기 독출 모드에서는 턴온되는 연결 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  3. 삭제
  4. 제1항에 있어서, 상기 센싱 풀다운 트랜지스터는
    일접합 단자가 접지 전압에 연결되고, 다른 일접합 단자는 상기 센싱 노드에 연결되며, 게이트 단자는 상기 메인 데이터 라인에 연결되는 앤모스 트랜지스터인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  5. 불휘발성 반도체 메모리 장치의 센스 앰프 회로에 있어서,
    선택되는 불휘발성 메모리 셀의 데이터를 수신하는 예비 데이터 라인;
    메인 데이터 라인;
    상기 예비 데이터 라인과 상기 메인 데이터 라인 사이에 형성되는 라인 스위칭부; 및
    상기 메인 데이터 라인의 전압 레벨을 감지 증폭하여 센싱 출력을 발생하는 센싱 증폭부를 구비하며,
    상기 라인 스위칭부는
    프로그램 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 분리하도록 구동되며, 독출 모드에서는 상기 예비 데이터 라인과 상기 메인 데이터 라인을 전기적으로 연결하도록 구동되며,
    상기 불휘발성 반도체 메모리 장치의 센스 앰프 회로는
    상기 독출 모드에서 상기 메인 데이터 라인을 디스차아지하도록 동작되는 메인 디스차아징부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  6. 제5항에 있어서, 상기 메인 디스차이징부는
    상기 메인 데이터 라인과 접지 전압 사이에 형성되는 제1 메인 디스차아지 수단으로서, 상기 독출 모드에서 상기 메인 데이터 라인을 디스차아지하도록 구동되는 상기 제1 메인 디스차아지 수단; 및
    상기 독출 모드의 예비 동작 구간에서 인에이블되어 상기 메인 데이터 라인을 디스차아지하도록 구동되는 제2 메인 디스차아지 수단으로서, 상기 예비 동작 구간 후에 진행되는 상기 독출 모드의 센싱 동작 구간에서 디스에이블되는 상기 제2 메인 디스차아지 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  7. 제6항에 있어서, 상기 제2 메인 디스차아지 수단은
    게이트 단자와 일접합 단자가 상기 메인 데이터 라인에 접속되는 전압 조절 트랜지스터; 및
    메인 디스차아지 신호에 의하여 게이팅되며, 상기 전압 조절 트랜지스터의 다른 일접합 단자와 상기 접지 전압 사이에 형성되는 스위치 트랜지스터를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
  8. 제6항에 있어서, 상기 불휘발성 반도체 메모리 장치의 센스 앰프 회로는
    상기 독출 모드의 상기 예비 동작 구간에서 인에이블되어 상기 예비 데이터 라인을 디스차아지하도록 구동되는 예비 디스차아징부로서, 상기 독출 모드의 센싱 동작 구간에서 디스에이블되는 상기 예비 디스차아징부를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프 회로.
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