KR930008640B1 - 비휘발성 메모리용 감지 증폭기 - Google Patents

비휘발성 메모리용 감지 증폭기 Download PDF

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Abstract

내용 없음.

Description

비휘발성 메모리용 감지 증폭기
제 1 도는 본 발명의 양호한 실시예에 따르는 메모리의 회로도 및 블록 다이아그램의 조합을 도시한 도면.
제 2 도는 제 1 도의 메모리를 이해하는데 유용한 트랜지스터 특성 그래프.
제 3 도는 제 1 도의 메모리를 이해하는데 유용한 트랜지스터 특성 그래프.
제 4 도는 제 1 도의 메모리를 이해하는데 유용한 트랜지스터 특성 그래프.
제 5 도는 제 1 도의 메모리를 이해하는데 유용한 트랜지스터 특성 그래프.
제 6 도는 특허청구범위 제 1 항의 메모리의 부분에 대한 조합 블록 및 회로도.
* 도면의 주요부분에 대한 부호의 설명
13 : 열 디코더 14 : 행 디코더
17 : 제어 클럭 31 : 데이타 라인
38, 39, 40 : 비트 라인 41, 42 : 워드 라인
78 : 전류 미러
본 발명은 감지 증폭기에 관한 것이며, 특히 비휘발성 메모리의 메모리 셀에 기억된 데이타를 감지하기 위한 기술에 관한 것이다.
비휘발성 메모리는 전원이 꺼졌을 때도 데이타를 보유하는 메모리를 포함한다. 이러한 범주의 전형적인 메모리는 마스크 프로그램 가능 ROM 삭제성 프로그램 가능 ROM(EPROM), 전기적으로 삭제성 판독 전용 메모리(EEPROM)와 같은 다양한 판독 전용 메모리(ROM)가 있다. 이러한 메모리는 전형적으로 높은 전도도 상태(high conductivity state) 또는 낮은 전도도 상태인 메모리 셀을 갖는다. EPROM 및 EEPROM의 경우에 있어서, 메모리 셀은 높고 낮은 전도 상태를 얻기 위해 사용되는 비교적 높은 임계 전압 또는 비교적 낮은 임계 전압을 갖는다. 또 다른 통상적인 특성은 메모리 셀이 비트 라인(bit line)에 연결되는 단일 출력단을 갖는다는 것이다. 결과적으로, ROM을 위한 다수의 감지 증폭기는 싱글 엔디드(single ended)였다. 그러나, 최근에는 차동 증폭 기술이 사용될 수 있도록 기준 셀(cell)(보통, 의사 셀이라 칭함)을 사용한는 것이 보다 일반적으로 되었다.
차동 기술은 다이나믹 RAM(DRAM) 및 스태틱 RAM(SRAM)과 같은 랜덤 억세스 메모리(RAM)에서 오랫동안 사용되었다. 이 기술은 DRAMS의 충전 기억 특성과 SRAMS의 고유 전압 차동 때문에 주로 전압 지향으로 접근되어 왔다. 비휘발성 메모리에서 사용하기 위한 이러한 기술의 발전은 감지 능력을 향상시켰다. 이에 대한 일예는 1985년 IEEE 국제 고체(SOlid-state)회로 위원회, 기술지 요약편 176-177페이지에 있는 사이또 등이 기술한 "프로그램 가능한 80ns CMOS EPROM"의 도면 제 2 도에 도시된다. 이러한 시도는 전압 차동 증폭기에 의해 증폭된 차동 전압이 발생하도록 비휘발성 셀의 고유 전류 운반 특성을 이용한다. 그러나, 이 기술은 아직도 근본적으로 차동 전압 증폭기 기술이다. 한가지 문제점은 공정에 있어서 변수(parameter)의 변화에 대해서 성능이 크게 좌우된다. 차동 전압 증폭기상에 설정된 바이어스 포인트는 P 채널 트랜지스터 및 N 채널 부동(floating) 트랜지스터의 전도율에 의존한다. 비록 동일 형태의 트랜지스터는 공정(process) 변동에 대해 아주 잘 적응되지만, 다른 형태의 트랜지스터는 그렇지 못하다. 통상의 N 및 P 채널 트랜지스터 사이 및 통상의 N 채널 P 채널 부동 게이트(floating gate) 트랜지스터 사이에는 약간의 트래킹(tracking)이 있다. 그리하여 다른 형태의 트랜지스터의 전도율에 의존하는 것보다는 전도율 없는 실행이 더 바람직하다.
본 발명의 목적은 비휘발성 메모리를 위한 개선된 감지(sensing)기술을 제공하는 것이다.
본 발명의 다른 목적은 공정 변동에 무감각한 개선된 비휘발성 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 공정 변동에 무감각한 개선도니 데이타 감지 시스템을 제공하는 것이다.
이러한 여타 목적은 프로그램되거나 프로그램되지 않은 상태에 있는 비휘발성 메모리 셀의 배열을 갖는 메모리에서 성취된다. 프로그램된 상태는 제 1 전도도를 갖는 것으로서 특징되며 프로그램안된 상태는 제 2 전도도를 갖는 것으로서 특징된다. 메모리는 디코더, 기준 셀, 기준 전류 회로, 로직 상태 전류 회로, 제 1 전류 복사기 슬레이브(mirror slave), 제 2 전류 복사기 슬라이브 및 출력 회로를 포함한다. 디코더는 어드레스에 응답하는 메모리 셀을 선택하여 상기 선택된 메모리 셀을 공통 데이타 라인(data line)에 결합한다. 기준 셀은 프로그램 안에 제 2 전도도를 갖는다. 기준 전류 회로는 제 2 전도도에 비례하는 기준 전류를 설정한다. 논리 상태 전류 회로는 선택된 메모리 셀의 전도도에 관계된 논리 상태 전류 회로는 선택된 메모리셀의 전도도에 관계된 논리 상태 전류(logic state current)를 설정한다. 제 1 전류 미러 슬레이브는 기준 전류에 대한 소정 비율로서 제 1 전원 단자와 출력 단자 사이의 기준 전류 제한치를 설정한다. 제 2 전류 미러 슬레이브는 논리상태 전류에 대한 소정 비율로서 제 2 전원 단자와 출력단자 사이의 제어 전류 제한치를 설정한다. 제어 전류 제한치는 논리 상태 전류가 제 1 전도도에 관련된다면 제 1 크기로 되며, 논리 상태 전류가 제 2 전도도에 관계된다면 제 2 크기로 된다. 출력 회로는 제 2 전류 미러 슬레이브가 제 1 크기에서 제어전류 제한치를 설정할 때 제 1 논리 상태에서 출력 신호를 제공하고 제 2 전류 미러 슬레이브가 제 2 크기에서 제어 전류 제한치를 설정할 때 제 2 논리 상태에서 출력신호를 제공한다.
이하, 본 발명은 도면을 참조하여 상세히 설명된다.
제 1 도에는 감지 증폭기(11), 메모리 어레이(array)(12), 열 디코더(13), 행 디코더(14), 출력 버퍼(16), 제어 클럭(17), 기준 전압 발생기(18), 결합 트랜지스터(19,20,21,22,23,24,26 및 27), 비트 라인 선충전 트랜지스터(28,29,30) 및 데이타 라인(31)으로 구성된 메모리(10)가 도시된다. 트랜지스터(19 내지 24 및 26 내지 30)는 N-채널 트랜지스터이다. 메모리(10)는 어레이(12)를 제어하기 위해 N 및 P채널 트랜지스터 모두를 갖는다. N채널 트랜지스터는 0.5 및 0.8볼트 사이의 임계 전압을 갖는다. P채널 트랜지스터는 -0.5 및 -0.8볼트 사이의 임계 전압을 갖는다. 어레이(12)는 저 또는 고임계 상태에 있는 부동 게이트 트랜지스터(floating gate transistor)로 구성한다. 제 1 도에 도시된 어레이(12)를 구성하는 부동 게이트 트랜지스터는 트랜지스터(32,33,34,35,36 및 37) : 비트 라인(28,29 및 40) : 및 워드 라인(41 및 42)이다. 부동 게이트 트랜지스터는 자외선 광의 적용에 의해 저임계 전압 상태로 지워지는 EPROM 셀이며, 전기적으로 고임계 상태로 프로그램된다. 이것은 MEPROM 셀에 대한 종래 기술이다. 감지 증폭기(11)는 N 채널 트랜지스터(44,45,46 및 47) 및 P 채널 트랜지스터(51,52,53 및 54)로 구성된다.
열 디코더(13)는 어느 비트 라인이 데이타 라인(31)에 데이타를 공급할지를 선택하도록 다수의 출력단을 제공한다. 열 디코더(13)에 연결된 열 어드레스(column address)에 의해 결정되듯이, 열 디코더(13)는 비트 선택을 실행하기 위해 이 출력단중의 두 개 출력이 액티브되도록 한다. 제 1 도에 도시된 출력은 신호 C1, C2, C3 및 C4이다. 트랜지스터(19)는 데이타 라인(31)에 연결된 드레인(drain), 열 디코더(13)로부터 신호 C2를 수신하기 위한 게이트(gate) 및 소스(SOurce)를 갖는다. 트랜지스터(20)는 트랜지스터(19)의 소스에 접속된 드레인 열 디코더(13)로부터 신호 C4를 수신하기 위한 게이트, 및 비트 라인(38)에 접속된 소스를 갖는다. 트랜지스터(21)는 데이타 라인(31)에 접속된 드레인, 열 디코더(13)로부터 신호 C1을 수신하기 위한 게이트 및 소스를 갖는다. 트랜지스터(22)는 트랜지스터(21)의 소스에 접속된 드레인, 열 디코더(13)로부터 신호 C3를 수신하기 위한 게이트 및 비트 라인(39)에 접속된 소스를 갖는다. 비트 라인(38)이 열 어드레스에 의해 선택될 때, 트랜지스터(19 및 20)가 비트 라인(38)을 데이타 라인(31)에 연결되도록 열 디코더(13)는 신호 C2 및 C4를 로직 하이(logic high)로 액티브되게 한다. 비트 라인(39)이 열 어드레스에 의해 선택될 때, 트랜지스터(21 및 22)가 비트 라인(39)을 데이타 라인(31)에 연결되도록 열 디코더(13)는 신호 C1 및 C3를 로직 하이(logic high)로 액티브되게 한다. 트랜지스터(23 및 24)가 트랜지스터 결합쌍(19 내지 20) 및 (21 내지 22)을 시뮬레이트하기 위해 사용된다. 트랜지스터(23)는 5볼트 정도인 양(+) 전원 공급 전압을 수신하기 위한 양(+) 전원 공급 단자 VDD에 접속된 게이트와, 드레인 및 소스를 갖는다. 트랜지스터(24)는 트랜지스터(23)의 소스에 접속된 드레인, VDD에 접속된 게이트 및 비트 라인(40)에 접속된 소스를 갖는다.
기준 전압 발생기(18)는 약 2.1볼트로 기준 전압(VR)을 공급하는 출력단을 갖는다. 전압 VR은 비트 라인(38 및 39)중의 한 선택된 비트 라인상의 전압을 제한하기 위해 사용된다. 전압 VR은 데이타 라인(31)을 통해 비트 라인 전압(bit line voltage)을 제한한다. 그 전압은 트랜지스터(26)를 통해 데이타 라인(data line)(31)상에 제한된다. 트랜지스터(26)는 감지 증폭기(11)의 데이타 입력단에 접속된 드레인, 기준 전압 발생기(18)로부터 전압 VR을 수신하기 위한 게이트 및 데이타 라인(31)에 접속된 소스를 갖는다. 그리하여 데이타 라인(31)상의 전압은 약 2.1 볼트의 전압 VR 빼기 트랜지스터(26)의 임계 전압으로 제한된다. 이 기술 분야에서 널리 공지된 보디 이펙트(body effect)를 포함하는 이 임계 전압은 공칭상 0.9 볼트가 된다. 따라서, 데이타 라인(31)상의 전압은 2.1에서 0.9볼트를 감산한 약 1.2볼트로 제한된다. 전압이 제한된 데이타 라인(31)으로 인해, 선택된 비트 라인도 역시 제한된다. 트랜지스터(27)도 트랜지스터(26)와 같은 역할을 한다. 트랜지스터(27)는 감지 증폭기(11)의 기준 입력에 접속된 드레인, 기준 전압 발생기(18)로부터의 전압 VR을 수신하기 위한 게이트 및 트랜지스터(23)의 드레인에 접속된 소스를 갖는다. 트랜지스터(27)는 트랜지스터(26)가 데이타 라인(31)상의 전압을 제한하는 동일한 방법으로 트랜지스터(23)의 드레인상의 전압을 제한한다. 전압이 제한된 트랜지스터(23)의 드레인으로 인해, 비트 라인(40)은 선택된 비트 라인이 전압 제한되는 것과 같은 동일한 방법으로 전압이 제한된다.
트랜지스터(28 내지 30)는 제어클럭(17)에 의해 발생된 비트 라인 선충전 신호(BP)에 응답하여 접지 전위 부근의 전압까지 비트 라인(38 내지 40)을 선충전하기 위해 사용된다. 트랜지스터(28,29 및 30)는 클럭(17)으로부터의 신호 BP를 수신하기 위한 게이트, 접지에 접속된 소스 및 드레인을 각기 갖는다. 트랜지스터(28,29 및 30)의 드레인은 비트 라인(38,39 및 40)에 각기 접속된다. 클럭(17)이 신호 BP를 고 논리(logic high)로 구동할 때, 트랜지스터(28 및 40)이 전원 VR 및 트랜지스터(26 및 27)에 의해 제한된 전압 이하로 비트 라인(38 내지 40)을 방전함으로 해서 비트 라인(38 내지 40)을 선충전한다.
트랜지스터(32 내지 37)는 고임계 전압(high threshold voltage) 또는 전임계 전압으로 프로그램된다. 저임계 상태는 자외선 광에 노출된 후에 얻어진 어레이(12)의 프로그램은 트랜지스터(32 내지 35)와 같은 어레이(array)(12)를 포함하는 부동 게이트 트랜지스터의 임계 전압을 선택적으로 상승시키므로서 성취된다. 트랜지스터(36 및 37)는 기준으로서 사용되며 삭제 상태에서만 있다. 트랜지스터(32)는 비트 라인(38)에 접속된 드레인, 워드 라인(41)에 접속된 게이트 및 접지에 접속된 소스를 갖는다. 트랜지스터(33)는 비트 라인(38)에 접속된 드레인, 워드 라인(42)에 접속된 게이트 및 접지에 접속된 소스를 갖는다. 트랜지스터(34)는 비트 라인(39)에 접속된 드레인, 워드 라인에 접속된 게이트 및 접지에 접속된 소스를 갖는다. 트랜지스터(35)는 비트 라인(39)에 접속된 드레인, 워드 라인(42)에 접속된 게이트 및 접지에 접속된 소스를 갖는다. 트랜지스터(36)는 비트 라인(40)에 접속된 드레인, 워드 라인(31)에 접속된 게이트 접지에 접속된 소스를 갖는다. 트랜지스터(37)는 비트 라인(40)에 접속된 드레인, 워드 라인(42)에 접속된 게이트, 및 접지에 접속된 소스를 갖는다. 행 디코더(14)는 행 디코더(14)로 수신된 행 어드레스에 의해 선택된 것으로서의 워드 라인을 인에이블하기 위한 다수의 행 디코더 출력신호를 갖는다. 행 어드레스에 응답하여, 행 디코더(14)는 행 디코더 출력 신호중의 한 개 신호를 활성화(active)시킨다. 이러한 형태의 행 디코더는 당 기술분야에서 널리 공지되어 있다. 행 디코더 출력 신호(R1 및 R2)는 행 디코더(14)의 출력으로 도시된다. 행 디코더(14)는 워드 라인(41)상에 신호 R1을 출력하며 워드 라인(42)상에 신호 R2를 출력한다. 워드 라인은 워드 라인에 대응하는 행 디코더 출력 신호가 고 논리로 활성화될 때 인에이블된다. 워드 라인(41)은 행 디코더(14)가 고 논리로 신호 R1을 공급할 때 인에이블된다. 워드 라인(42)은 행 디코더(14)가 고 논리로 신호 R2를 공급할 때 인에이블 된다.
워드 라인(41)이 인에이블될 때, 트랜지스터(32,34 및 36)는 그들이 프로그램되는 임계 전압에 따라 활성화된다. 트랜지스터가 접속된 워드 라인 인에이블될 때 고전압 상태로 프로그램된 메모리 셀 트랜지스터가 완전히 비-전도되도록 고 임계 전압이 VDD보다 높은 것이 바람직하다. 트랜지스터가 접속된 워드 라인이 인에이블될 때 저 전압 상태를 갖는 메모리 셀 트랜지스터가 고 전도되도록 저 전압 상태가 인에이블된 워드 라인의 전압보다 낮은 것이 바람직하다.
그러나, 사실상, 고임계 전압은 VDD를 초과하지 않는다. 고 전압 상태로 프로그램된 메모리 셀 트랜지스터는 워드 라인이 인에이블될 때 사실상 전도될 수 있다. 높고 낮은 임계 전압 상태는 전도 또는 비-전도 상태인 메모리 셀을 단순히 구별하기 보다는 전도도의 비교 등급에 기준하여 구별되어야 한다. 비트 라인(40) 및 그에 접속된 메모리 셀운 비프로그램 셀을 모방하기 위한 기준으로서 사용된다. 데이타 입력단에 연결되어 있는 선택된 메모리 셀이 낮은지 또는 높은 임계 상태에 있는가를 결정하기 위해 감시 증폭기(11)는 그것의 기준 입력단 전도도와 데이타 입력의 전도도를 비교한다. 선택된 메모리 셀이 비교적 높은 전도상태인 저 임계 상태일 때 감지 증폭기(11)는 고논리로 감지 증폭기 출력 신호(SO)를 공급한다. 선택된 메모리 셀이 비교적 낮은 전도 상태인 고임계 전압 상태일 때 신호는 SO는 저 논리로 공급된다. 버퍼(16)는 신호 SO를 수신하기 위한 입력단 및 데이타 출력 신호 DO를 공급하기 위한 출력단을 갖는다. 버퍼(16)는 칩 인에이블 신호(CE) 및 버퍼 인에이블 신호(BE)를 수신한다. 칩 인에이블신호 CE는 저 논리에서 메모리(10)를 인에이블(enable)하며 그 논리에서 메모리(10)를 디세이블(disable)하는 외부적으로 발생된 신호*CE로부터 유도된다. 신호*CE에 응답하는 메모리(10)의 작동은 종래와 같다. 신호 CE는 신호*CE와 보상 관계이다. 증폭기(16)는 신호 CE가 고 논리일 때 인에이블되며 신호 CE가 저 논리일 때 디제이블된다. 버퍼(16)는 클럭(17)으로부터 수신된 버퍼 인에이블 신호 BE에 의해 클럭된다. 신호 BE가 활성화될 때, 버퍼(16)는 신호 SO의 논리 상태에 응답하는 신호 DO를 공급한다. 신호 BE가 비활성화될 때 버퍼(16)는 비활성화되면 고 임피던스로서의 신호 DO를 공급한다.
이러한 고 임피던스 특징을 갖는 버퍼는 보통 트리-스테이트(tri-state) 버퍼로 공지되어 있다. 검지 증폭기(11)가 선택된 메모리 셀의 프로그램 상태의 유효 표시로서 신호 SO를 공급할 때 바로 신호 BE는 활성 상태로 공급되는 타이밍 특징으로 클럭(17)을 갖는다. 버퍼(16)는 상태가 변할 때 중대 전류가 흐르도록 하는 상당히 큰 구동 능력을 갖는다. 신호 BE는 신호 SO가 억세스된 메모리 셀의 논리 상태를 표시할 때까지 예정된 상태인 트리-스테이트로 버퍼(16)를 유지한다. 이것을 실질적인 감지 작동중의 어떠한 부분이 과도 현상을 전환함에 의해 또는 버퍼(16)가 논리 상태를 전환할 때 발생하는 어레이(12)에 연결된 잡음에 의해 방해받는 것을 방지한다.
트랜지스터(26)의 드레인에 접속되고, 감지 증폭기(11)의 데이타 입력단으로 작용하는 드레인과 게이트 및 VDD에 접속된 소스를 트랜지스터(51)를 갖는다. 트랜지스터(54)는 트랜지스터(27)의 드레인에 접속된 감지 증폭기(11)의 기준 입력으로 작용하는 드레인과 게이트 및 VDD에 접속된 소스를 갖는다. 트랜지스터(52)는 VDD에 접속된 소스, 트랜지스터(51)의 드레인과 게이트에 접속된 게이트 및 감지 증폭기의 출력단으로써 드레인을 갖는다. 트랜지스터(44)는 트랜지스터(52)의 드레인에 접속된 드레인, 클럭(17)으로부터의 감지 증폭기 리세트 신호 SR을 수신하기 위한 게이트 및 노드(56)에 접속된 소스를 갖는다. 감지 증폭기(11)는 신호 SD를 저 논리가 되도록 고 논리에서 활성화되는 신호 SR에 의해 리세트된다. 노드(56)는 감지 증폭기(11)가 작동하는 동안 트랜지스터(47)에 의해 접지로 클램크된다. 트랜지스터(47)는 노드(56)에 접속된 드레인, 칩인에이블 신호 CE를 수신하기 위한 게이트를 갖는다. R마지 증폭기(11)는 활성화되는 칩 인에이블 신호 CE에 의해 인에이블 된다. 신호 CE가 활성화될 때, 트랜지스터(47)는 노드(56)를 접지로 클램프한다. 신호 CE는 외부적으로 메모리(10)에 공급된 신호이다. 신호 CE가 활성화될 때, 메모리가 어드레스에 응답할 것을 의미하는 것이며 판독 또는 기록을 수행하도록 수신한다. 그리하여, 작동 목적으로 노드(56)는 접지로서 볼 수 있다. 트랜지스터(45)는 트랜지스터(52)의 드레인에 접속된 드레인, 노드(56)에 접속된 소스 및 게이트를 갖는다. 트랜지스터(46)는 노드(56)에 접속된 소스, 트랜지스터(45)의 게이트에 접속된 드레인 및 게이트를 갖는다. 트랜지스터(53)는 트랜지스터(46)의 게이트 및 드레인에 접속된 드레인, VDD에 접속된 소스 및 트랜지스터의 게이트 및 드레인에 접속된 게이트를 갖는다.
감지 증폭기(11)는 신호 SO를 저 논리로 리세트하는 신호 SR이 활성화될 때 새로운 감지 작동을 위해 초기화된다. 신호 SR은 45 내지 85 나노세컨드(㎱) 기간의 고논리 펄스로서 활성화된다. 고 논리에서 신호 SR의 이 기간은 처리 편차에 따라 가변한다. 신호 SR은 어드레스 전이에 응답하여 또는 비활성화되는 신호 CE에 응답하여 활성화된다. 어드레스가 변할 때, 새로운 비트 라인 및/또는 새로운 워드 라인이 선택된다. 어드레스 전이에 응답하여 신호 BP도 역시 약 10㎱ 기간의 고 논리 펄스로서 활성화된다. 이것은 비트 라인(38)을 포함하는 비트 라인을 트랜지스터(26)를 통해 신호 VR에 의해 공급된 약 1.2볼트의 전압 제한보다 낮게 선충전한다. 트랜지스터(32)는 워드 라인(41)을 선택하는 행 디코더(14) 및 비트 라인(38)을 선택하는 열 디코더(13)에 의해 새로 선택된 메모리 셀인 것을 가정하자. 워드 라인(41)은 인에이블되며 비트 라인(38)은 데이타 라인(31)에 결합된다. 트랜지스터(32 및 36)는 게이트상의 고 논리 입력을 적절히 수신한다. 트랜지스터(32)는 저음 상태 또는 비교적 높은 전도도 상태인 저 임계 상태라고 가정해보자. 기준 셀로서 트랜지스터(36)는 역시 저 임계 상태에 있게 된다. 어레이(12)의 모든 트랜지스터는 매우 잘 정합된다. 따라서 트랜지스터(32 및 36)는 거의 동일한 전도도를 갖는다.
전류는 트랜지스터(51)로부터 비트 라인(38)으로 공급된다. 이 전류는 트랜지스터(32)의 전도도 및 신호 VR의 전압 제한 영향에 의해 결정된다. 유사하게 트랜지스터(54)는 전류를 비트 라인(40)에 공급된다. 트랜지스터(54)를 통해 비트 라인(40)에 공급된 전류는 트랜지스터(36)의 전도도 및 신호 VR의 전압 제한 영향에 의해 결정된다. 동일한 전도도를 갖는 트랜지스터 및 동일한 전압에서 비트 라인(38 및 40)에 대하여, 트랜지스터(51 및 54)를 통하는 전류는 동일하다. 트랜지스터(51 및 54)는 게이트 대 드레인 접속에 기인하여 작동이 포화 영역내에서 되게 한다. 작동의 포화 영역은 트랜지스터를 통한 전류가 게이트 대 소스 전압에 의해 제한된 작동 영역인 것으로 특징되며 드레인 대 소스 전압의 크기에서 근소하게 증가된 만큼만 증가할 수 있다.
트랜지스터(52 및 53)는 트랜지스터(51 및 54)와 함께 전류 반복기(current mirror)를 형성한다. 트랜지스터(51 및 52)는 트랜지스터(51)가 마스터이고 트랜지스터(52)가 슬레이브인 전류 반복기(61)를 형성한다. 트랜지스터(53 및 54)는 트랜지스터(54)가 마스터이고 트랜지스터(53)가 슬레이브인 전류미러(62)를 형성한다. 트랜지스터(53 및 54)의 이득 및 임계치는 동일한 것으로 정합된다. 트랜지스터의 이득 및 임계치의 실제값은 발생하지도 모를 처리 변동치 이하로 일정하게 유지하기가 어렵다. 그러나, 동일 형태 트랜지스터의 상대적 이득 및 임계치는 트랜지스터의 배선에 주의를 한다면 처리 편차에 아주 일정하게 된다. 상대적 이득 및 임계치를 유지하는 역량은 이 분야에서 공지되었다. 따라서 트랜지스터(53 및 54)의 이득 및 임계치는 동일하게 하도록 하는데 달려 있다고 할 수 있다. 그리하여, 트랜지스터(54)를 통해 흐르는 전류는 일대일 비율로 트랜지스터(53)로 반향된다. 전류 반복기 구조에 있어서, 마스터는 포화 영역내에서 작동되게 되며, 슬레이브는 마스터로서의 동일한 게이트 대 소스 전압을 갖게 되어 슬레이브를 통해 흐르는 전류는 마스터와 슬레이브의 게인비(gain ratio)에 의해 설정된 전류를 그 이하로 제한하도록 작동하는 어떤 다른 메카니즘이 아닌 이상 마스터 및 슬레이브의 이득비에 의해 결정된 만큼 마스터를 통해 흐르는 전류의 일정비율의 부분이 된다. 트랜지스터(46 및 47)는 트랜지스터(53)와 함께 직렬로 되었지만 트랜지스터(53)를 통해 전류 제한을 하지 않는 충분한 이득을 갖는다. 트랜지스터(53)를 통하는 전류는 트랜지스터(54)를 통해 흐르는 전류에 매우 유사하다. 트랜지스터(46)는 트랜지스터(53)와 동일한 전류를 가지며 따라서 트랜지스터(54)와도 동일하다. 트랜지스터(45 및 46)는 트랜지스터(46)가 마스터이며 트랜지스터(45)가 슬레이브인 전류 복사기(63)를 형성한다. 트랜지스터(45)는 트랜지스터(46)와 동일한 이득을 갖도록 선택되므로 트랜지스터(45)가 트랜지스터(54)를 통해 흐르는 전류 이상으로 운반하는 것은 제한되지 않는다.
트랜지스터(52)는 트랜지스터(51)보다 두배의 이득을 갖도록 선택되므로 트랜지스터(52)의 전류 운반 능력은 트랜지스터(51)를 통해 흐르는 전류 운반 능력의 두배이다. 두배의 이득을 얻는 손쉬운 기술은 병렬로 두 개의 동일한 트랜지스터를 조립하는 것이다. 이것은 정합 임계 전압을 얻기 위해서도 편리하다. 프로그램안된 메모리 셀을 선택하는 경우에 있어서, 트랜지스터(51 및 52)를 통해 흐르는 전류는 가상적으로 동일하다. 이것은 트랜지스터(52)가 트랜지스터(45)의 전류 운반 능력의 두배를 갖는 결과이다. 그러한 경우에 있어서, 트랜지스터(45)는 포화영역에 있지만, 트랜지스터(52)는 3극관 영역에 있다. 제 2 도에는 트랜지스터(52)의 전류 운반 능력이 트랜지스터(45)의 두배인 상술된 상황에 대한 트랜지스터(52 및 45)의 드레인 전류 대 드레인-소스 전압(VDS)의 처리 극선이 도시된다. 제 3 도는 VDS의 크기에 대해 구성되는 드레인 전류를 대신하며, 드레인 전류는 신호 SO의 전압에 의해 묘사되는 바와같이 드레인-소스 전압에 대해 구성되는 것을 제외하고는 제 2 도에 도시된 바와 동일하다. 이 곡선의 교차점은 신호 SO가 트랜지스터(45)의 전류 운반 능력의 두배를 갖는 트랜지스터(52)의 결과로서인 전압이다. 신호 SO의 결과 전압은 제 3 도에 도시된 VDD와 매우 유사하다. 그리하여 버퍼(16)는 선택된 메모리 셀이 저 임계 상태에 있는 경우에 대한 고 논리로써의 신호 SO를 인지한다.
본 실시예에서 선택된 메모리 셀인 트랜지스터(32)가 고임계 전압(high threshold voltage)상태에 있는 경우에 대해, 선택된 메모리 셀의 전도도는 선택된 기준 셀인, 본 실시예에서 기준 셀(36)보다 훨씬 적다. 선택된 메모리 셀로서 트랜지스터를 통하는 전류는 비트 라인상의 전압 및 트랜지스터(32)의 전도도에 의해 결정된다. 전도도가 고임계 상태 및 비트 라인 전압에 대하여 대체로 감소됨에 의하여, 전류는 저임계 전압 상태와 비교하여 사실상 감소된다. 전형적으로, 트랜지스터(32)의 전도도는 저임계 전압 상태보다 고임계 전압 상태에 대해 적어도 10배 정도 적다. 그러나, 감지 증폭기(11)는 저임계 전압 대 고임계 전압의 전도율이 10보다 훨씬 저은 경우에 조차도 유효하다. 예를들어 트랜지스터(32)에 의해 트랜지스터(51)로부터 이끌린 전류가 트랜지스터(36)에 의해 트랜지스터(54)로부터 인입된 전류의 1/4이 되도록 논리 상태간에 4 대 1의 비율을 가정해보자. 트랜지스터(45)의 전류 운반 능력은 트랜지스터(54)를 통해 흐르는 전류와 똑같게 된다. 왜냐하면, 이 실시예에서, 트랜지스터(54)를 통해 흐르는 전류는 트랜지스터(51)를 통해 흐르는 전류의 네배가 되며, 트랜지스터(45)의 전류 운반 능력은 트랜지스터(57)를 통해 흐는 전류의 네배가 되기 때문이다. 트랜지스터(52)의 전류 운반 능력은 트랜지스터(51)를 통해 흐르는 전류의 두배와 같다. 그러므로, 트랜지스터(45)의 전류 운반 능력은 트랜지스터(52)의 두배가 된다.
제 4 도에는 트랜지스터(45)의 전류 운반 능력이 트랜지스터(52)의 두배가 되는 조건에 대한 드레인 전류 대 드레인-소스 전압의 크기 곡선이 도시된다. 제 5 도에는 드레인 전류 대 드레인-소스, 전압의 크기가 구성되는 대신에 드레인 전류 대 신호 SO의 전압이 구성된 것을 제외하고는 동일하게 도시된다. 제 5 도에서 두 곡선의 교차점은 신호 SO의 결과 전압이다. 제 5 도에 도시된 바와같이 신호 SO의 결과 전압은 0에 근사하거나 또는 접지전 위에 근사하다. 이 전압은 선택된 메모리 셀이 고 임계 전압 상태로 프로그램된 경우에 대한 저논리로서 버퍼(16)에 의해 쉽게 인지 가능하다.
트랜지스터(52)의 전류 운반 능력이 트랜지스터(45)보다 두배만큼 클 때, 감지 증폭기(11)는 고 논리로서 쉽게 인지가능한 전압에서 신호 SO를 공급한다. 트랜지스터(45)의 전류 운반 능력이 트랜지스터(52)보다 두배만큼 클 때, 감지 증폭기(11)는 저 논리에서 쉽게 인지 가능한 전압에서 신호 SO를 공급한다. 트랜지스터(54,53 및 46)는 선택된 기준메모리 셀의 전도에 관하여 트랜지스터(45)의 전류 운반 능력을 제한하기 위해 작용한다. 트랜지스터(51)는 선택된 메모리 셀의 전도에 관하여 트랜지스터(52)의 전류 운반 능력을 제한하기 위해 작용한다. 트랜지스터(54)는 기준 셀의 전도도에 관련된 기준 전류를 자체를 통해 설정한다. 트랜지스터(46,53 및 54)는 트랜지스터(45)를 기준 전류로 제한된 전류가 되도록 한다. 기준 셀의 전도도는 저 임계 상태에서 메모리 셀의 전도도와 가상적으로 동일하도록 만들어지는데 그 이유는 기준 셀이 메모리 셀과 똑같이 만들어지는데 그 이유는 기준 셀이 메모리 셀과 똑같이 만들어지며 저 전압 상태인 프로그램안된 상태로 남는다. 트랜지스터(51)는 선택된 메모리 셀의 논리 상태를 나타내는 전류를 자체를 통해 설정한다. 선택된 메모리 셀의 논리 상태가 기준 셀과 동일할 때, 트랜지스터(51)를 통하는 전류는 트랜지스터(52)의 전류 운반 능력을 트랜지스터(45)의 전류 운반 능력보다 더욱 크게 만든다. 선택된 메모리 셀의 논리 상태가 기준 셀의 논리 상태와 다를 때, 트랜지스터(51)를 통해 전류는 트랜지스터(52)의 전류 운반 능력을 트랜지스터(45)의 전류 운반 능력보다 더욱 적게 만든다.
제 6 도에는 제어 클럭(17)의 블록 다이아그램이 도시된다. 제어 클럭(17)은 어드레스 전이 검출기(ATD)(71), 인버터(72 및 73), 증폭기(74 및 75), 워드라인(76)은 부동 게이트 트랜지스터, 전류원(78), 비트 라인(79), 리세트 회로(80), NAND 게이트(81) 및 지연 회로(82)를 포함한다. 열 또는 행 어드레스 전이의 변화에 응답하여, ATD(71)는 10㎱ 기간의 저 논리 펄스로서 신호 'PC를 발생한다. 신호 전면의 별표(*)는 저 논리에서 활성인 신호를 지적하기 위해 사용된다. 인버터(72 및 73)는 신호 PC를 수신하기 위한 입력을 각기 가지며, 출력을 갖는다. 증폭기(75)는 인버터(72)의 출력에 결합된 입력 및 워드 라인(76)에 접속된 출력을 갖는다. 인버터(72)를 따라 증폭기(75)는 워드 라인을 인에이블하기 위한 행 디코더(14)에 의해 사용된 바와같은 동일한 회로를 포함한다. 워드 라인(76)은 배열(12)에서 워드 라인(41)과 같은 워드 라인으로서, 동일한 방식으로 된다. 부동 게이트 트랜지스터(77)는 워드라인(76)에 접속된 게이트, 전류원(78)에 접속된 드레인 및 접지에 접속된 소스를 또는 프로그램 안된 부동 게이트 트랜지스터이다. 트랜지스터(77)는 워드 라인(76)의 선단에서 접속된다. 워드 라인(76)은 트랜지스터(83 및 84)와 같은 워드 라인에 접속된 다수의 부동 게이트 트랜지스터를 갖는다. 워드 라인에 접속된 부동 게이트 트랜지스터의 총 개수는 제 1 도의 배열(12)에서 워드 라인에 대한 개수와 동일하다.
신호*PC가 저 논리일 때 인버터(72)의 출력은 인버터(72)의 출력에 접속된 리세트 회로(80)를 활성화시키는 고 논리이다. 활성화될 때, 리세트회로(80)는 워드 라인(76) 및 비트 라인(79)을 접지로 리세트시킨다. 신호*PC가 고 논리일 때, 인버터(73)는 고 논리 출력을 증폭기(74)의 입력에 공급한다. 증폭기(74)는 인버터(73)의 출력에 접속된 입력 및 비트 라인 선충전 신호 BP를 공급하기 위한 출력을 갖는다. 인버터(73)로부터 고 논리를 수신할 때, 증폭기(74)는 저 논리로부터의 신호 BP를 고 논리로 전환한다. 이것은 배열(12)의 비트 라인(bit line)을 접지 부근에서 선충전되도록 한다.
신호*PC가 이전의 고 논리로 전환될 때, 인버터(72)는 리세트 회로(80)를 비활성화시키는 고 논리 출력이며 워드 라인(word line)을 인에이블하는 행 디코더(14)와 유사하게 인버터(75)가 고 논리를 워드 라인(76)상에 공급하도록 하는 고 논리 출력을 공급한다. 워드 라인(76) 및 이에 접속된 트랜지스터(83 및 84)는 배열(12)에서 워드 라인을 인에이블할 때 지연을 가장한다. 배열(12)에서 워드 라인을 인에이블할 때의 지연은 폴리실리콘 전도도 및 워드 라인의 폭과 깊이와 같은 처리 편차에 따라 가변한다. 이 편차는 워드 라인 지연에서 변화를 정합하기 위해 워드 라인(76)과 정합된다. 트랜지스터(77)는 고 논리를 수신하며 응답에서는 전류 복사기(78)로부터 인입 전류가 시작된다. 저 논리로 전환함으로 해서 신호*PC가 어드레스 전이가 있었다는 것을 처음으로 지적하는 시간으로부터 지연 시간이며 트랜지스터(77)는 인에이블된다. 지연은 펄스*PC의 저 논리의 기간, 인버터(72) 및 인버터(75)의 지연, 워드 라인(76)의 전파(propagation)지연의 합산이다. 트랜지스터(77)를 인에이블하는 어드레스 전이로부터의 지연은 어드레스 전이로부터 워드 라인의 선단에서 메모리 셀을 인에이블하는 열 디코더까지와 동일하다. 이것은 트랜지스터(77)를 인에이블할 때 지연을 위해 사용된 회로는 워드 라인의 선단에서 메모리 셀을 인에이블하기 위해 사용된 회로를 모사하기 때문에 확실하다.
부동 게이트 트랜지스터(77)는 류전 복사기(78)로부터 기준 전류를 인입하는데 전류 복사기(78)는 비트 라인(79)에 공급되도록 사용한다. 트랜지스터(77)가 부동 게이트 트랜지스터이기 때문에, 메모리 셀에 인입된 전류와 유사한 전류를 인입한다. 게다가, 트랜지스터(77)는 기준 트랜지스터(36 및 37)와 같은 프로그램 안된 상태에서 부동 게이트 트랜지스터의 임계 전압을 정합한다. 따라서 제어 클럭(17)은 주변의 편차와 마찬가지로 처리 편차에 걸쳐 임계 전압 편차의 트래킹을 포함한다. 전류 복사기(78)는 NAND 게이트(81)에 의해 검출된 전압으로 비트 라인(79)를 충전하도록 비트 라인(79)으로 인가된 전류를 결정하기 위해 트랜지스터(77)를 통해 인입된 전류를 사용한다. NAND 게이트(81)는 비트 라인(79)의 선단에 접속된 제 1 입력신호*PC를 수신하기 위한 제 2 입력 및 신호 SR을 공급하기 위한 제 2 입력 및 신호 SR을 공급하기 위한 출력을 갖는다. 지연 회로(82)는 신호 SR을 수신하기 위한 입려과 신호 BE를 공급하기 위한 출력을 갖는다. 비트 라인(19)은 배열(12)에서, 비트 라인(38)과, 비트 라인으로 유사 캐패시턴스 특성을 갖도록 만들어진다. 배열(12)에서 각각의 비트 라인(38)은 워드 라인의 개수와 동일한 개수의 부동 게트 트랜지스터의 드레인이 접속된다. 이 드레인은 비트 라인(38)의 캐패시턴스에 약간 부과된다. 이 드레인 캐패시턴스는 처리에 따라 가변한다. 게다가, 이 드레인 캐패시턴스는 전압과 독특한 관계를 갖는다. 배열(12)에서 비트 라인의 작동을 정합하기 위해, 비트 라인(79)은 부동 게이트 트랜지스터 드레인과 동일한 형태로 부가된 부가적인 캐패시턴스를 갖는다. 부동 게이트 드레인은 메모리(10)가 형성된 기판에서 형성된 N+영역이다. 따라서, 부동 게이트 드레인과 필적하는 N+영역은 원하는 부가된 캐패시턴스를 형성하도록 비트 라인(79)에 접속된다. 이 부가된 캐패시턴스는 제 6 도의 비트 라인(79)과 접지 사이에 접속된 캐패시터(90)로 표시된다. 그리하여 캐패시터(90)는 비트 라인상의 드레인 캐패시턴스와 필적하는 특성을 갖는다. 따라서, 비트 라인(39)상의 드레인 캐패시턴스에서의 편차에 기인한 지연의 편차는 비트 라인(79)상의 지연에서 유사한 편차가 발생한다. 비트 라인(79)이 고 논리를 인지하도록 충분한 전압에 도달할 때, NAND 게이트(81)는 인버터(72)의 출력이 저논리인 동안은 저논리로서의 신호 SR을 출력한다. 인버터(72)의 출력은 어드레스 전이에 응답하여 신호*PC를 저 논리로 펄스하게 하는 것을 제외하고는 저 논리이다. 신호*PC가 저 논리인 동안, NAND 게이트(81)는 고 논리에서 신호 SR을 출력하여 리세트 회로(80)는 비트 라인(79) 및 워드 라인(76)을 리세트한다.
신호*PC가 저 논리로 전환되기 전에, 비트 라인(79)은 NAND 게이트가 저 논리에서 신호 SR을 공급하도록 정상적으로 저 논리가 된다. 신호APC가 저 논리로 전환할 때, 신호 SR은 고 논리로 전환되며 저논리인 신호*PC의 기간 동안 유지된다. 신호*PC가 고 논리로 전환될 때까지는 리세트 회로(80)는 비트 라인(79)을 저 논리로 리세트한다. 그때 비트 라인(79)은 비트 라인(79)이 인에이블 되는 워드 라인(76)에 의해, 비트 라인(79)을 고 논리로 도달하게 하는 충전 전류를 비트 라인(79)에 공급하기 위해 전류를 인가하는 전류 복사기(78)에 의해 고 논리로 충전될 때까지 NAND 게이트(81)가 고 논리에서 신호 SR을 공급하도록 한다. 그리하여 신호 SR은 비트 라인(79)이 고 논리로 충전될 때까지 어드레스 전이가 검출된 시간부터 고 논리가 된다. 비트 라인(79)이 고 논리인 신호 SR의 기간 동안 고 논리로 충전될 때까지 저 논리로 전환하는 신호*PC로부터 이 기간은 감지 증폭기(11)가 최적으로 작동하기 위해 선택된다. 신호 SR의 고 논리 기간을 결정하기 위해 선택된 소자는 데이타를 감지할 수 있는 속도에 영향을 미치는 메모리(10)내의 편차를 정합하기 위해 선택된다. 특히, 비트 라인 편차, 워드 라인 편차 및 프로그램 안된 메모리 셀의 임계 전압 편차는 고 논리에서 신호 SR의 기간을 결정하는 제어 클럭(17)내에 본래 존재하는 대응 편차를 갖는다.
신호 SR은 선택된 비트 라인이 실제로 판독되도록 준비를 갖출 때까지 트랜지스터(44)를 통해 접지에서 트랜지스터(52 및 45)의 드레인을 유지하도록 사용된다. 트랜지스터(51)는 선택된 비트 라인을 충전하는 전류를 공급하기 때문에 선택된 비트 라인은 비트 라인이 충전될 때까지 판독 준비가 되지 않는다. 선택된 메모리 셀이 고임계 전압을 가질 때, 검출 메카니즘은 트랜지스터(51)를 통해 흐르는 비교적 작은 전류에 의존된다. 그러나, 선택된 비트 라인을 충전하는 동안, 트랜지스터(51)를 통하는 전류는 트랜지스터(54)를 통하는 전류보다 증대하게 적지 않으므로 신호 SO는 트랜지스터(44)가 전류를 접지로 유지하지 않는다면 선택된 비트 셀을 충전하는 동안 고 논리로 이동한다. 선택된 메모리 셀이 고 임계 전압 상태에 있을 때 조차도 고 논리로 전환하는 신호 SO는 선택된 비트 셀을 충전하는 동안 발생한다. 신호 SR은 선택된 메모리 셀이고 고 임계 상태에 있을 때 저 논리가 되도록 되어 있다. 트랜지스터(44)가 선택된 비트 라인을 충전하는 동안 신호 SO를 저 논리로 유지하지 못하면, 선택된 고 임계 전압 메모리 셀의 경우에 대한 신호 SO를 저 논리로 전환하는 복구 시간이 있다. 선택된 메모리 셀이 저 임계 전압 상태에 있을 때도 물론, 신호 SO를 저 논리로부터 고 논리로 전환하는 전이 시간이 있다. 이 전이 시간을 고논리에 대한 저 논리 전이로 되는 시간보다 적은데 그 이유는 트랜지스터(52)는 트랜지스터(45) 두께의 전류 운반 능력을 가지므로 트랜지스터(45 및 52)의 드레인에서 캐패시턴스가 빠르게 충전되기 때문이다. 고 임계 상태에 있을 때 조차도, 선택된 메모리 셀은 트랜지스터(52)에서 복사되고 그때 고 논리에 대향하여 신호 SO의 저 논리 전이로 작용하는 약간의 누설 전류를 가질 수 있다.
신호 SR의 타이밍은 매우 임계적인데 그 이유는 선택된 메모리 셀이 준비되자마자 감지 증폭기(11)의 가지 작동을 못하게 하는 동안 고 논리가 되지 않는 반면 고 논리에서 잠재적일 거짓 전이를 배제하기에 충분히 지속되어야 하기 때문이다. 따라서, 선택된 비트 셀이 충전될 때 바로 신호 SR이 발생한 것을 보장하는 많은 주의가 필요하다. 이것은 선택된 메모리 셀을 억세스할 때 메모리(10)에서 사용되는 제어 클럭(17)을 위해 동일 형태 회로 소자를 사용함으로 해서 성취된다. 회로 소자를 정합함으로 해서, 제어 클럭(17)에 의해 제공된 타이밍은 억세스 시간을 제어하는 메모리(10)의 다른 회로와 동일한 방법으로 처리 편차에 걸쳐 가변한다. 따라서, 특별한 처리가 더 빠른 억세스 시간에 제공되는 경우에는 클럭(17)은 선택된 비트 라인이 판독될 준비를 갖출 때 바로 신호 SR이 공급되도록 더욱 빨라진다. 클럭(17)은 워드 라인의 선단에 있는 선택된 메모리 셀을 위한 최악 상태 억세스 시간을 모방한다. 그 이유는 억세스 시간 내역이 최악 상태에 대한 것이기 때문이며, 최악 상태 로케이션을 정합하도록 더 빠른 로케이션을 위해 억세스 시간을 억제하는데는 손상이 없다.

Claims (8)

  1. 프로그램된 상태가 제 1 전도도(conductivity)이고 프로그램되지 않은 상태가 제 2 전도도인 프로그램되거나 프로그램되지 않은 상태에 있는 비휘발성 메모리 셀의 어레이(12)와, 어드레스에 응답하여 메모리 셀을 선택하고 공통 데이타 라인(31)에 상기 선택된 메모리 셀을 연결하는 디코더 수단(13,14)과, 프로그램되지 않은 제 2 전도도를 갖는 기준 메모리셀(36,37)과, 선택된 메모리 셀의 전도도에 관계되는 논리 상태 전류를 설정하도록 데이타 라인에 연결된 제 1 전류 복사기 마스터 수단(46,53,54)과, 소정부분의 기준 전류로서 제 1 전원 단자와 출력 노드(50)사이에 기준 전류 제한치를 설정하도록 제 1 전류 복사기에 연결된 제 1 전류 복사기 슬레이브 수단(45)과, 논리 상태 전류가 제 1 전도도에 연관된다면 제어 전류 제한치는 제 1 크기이고 논리 상태 전류가 제 2 전도도에 연관된다면 제어 전류 제한치는 제 2 크기로서 소정부분의 논리 상태 전류로서 제 2 전원 단자와 출력 노드 사이의 제어 전류 제한치를 설정하도록 제 2 전류 복사기 마스터 수단에 연결된 제 2 전류 복사기 슬레이브 수단(52)과, 제 2 전류 복사기 슬레이브 수단(52)이 제어 전류 제한치를 제 1 크기로 설정할 때 제 1 논리 상태로 출력 신호를 제공하고 제 2 전류 복사기 슬레이브가 제어 전류 제한치를 제 2 크기로 설정할 때 제 1 논리상태로 출력 신호를 제공하는 상기 출력 노드로 이루어지는 메모리에 있어서, 어드레스의 전환을 따라 소정 시간 주기 동안 소정 논리 상태로 출력 노드를 유지하도록 출력 노드에 연결된 디세이블 수단(17,44)으로 다른 논리 상태에 대한 스위칭이 상기 논리 상태로부터 상기 소정의 논리 상태까지의 역스위칭보다 더 빠른 논리 상태가 상기 소정 논리 상태인 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서, 디세이블링 수단(17,44)은 어드레스 전환에 응답하여 전환 신호를 제공하는 어드레스 전환 수단(71)과, 전환 신호에 응답하여 소정의 시간 주기 동안 지연 신호(SR)를 제공하도록 어드레스 전환 수단에 연결된 지연 수단(81)으로 이루어져서, 전환 신호의 주기 동안 소정의 전압 레벨로 출력 노드를 유지하도록 지연 수단에 연결된 디세이블링 수단(17,44)으로 이루어지는 것을 특징으로 하는 메모리.
  3. 제 2 항에 있어서, 제 1 전원 공급단자에 연결된 제 1 전류 전극, 지연 신호를 수신하는 제어 전극과 출력 노드에 연결된 제 2 전류 전극을 구비한 트랜지스터(44)를 포함하는 디세이블링 수단(17,44)으로 구성되는 것을 특징으로 하는 메모리.
  4. 제 1 항에 있어서, 제 2 전원 공급 단자에 연결된 제 1 전류 전극, 기준 메모리 셀에 연결된 제어 전극과 제 2 전류 전극을 구비한 제 1 트랜지스터(54)와, 제 2 전극 공급 단자에 연결된 제 1 전류 전극, 제 1 트랜지스터의 제어 전극에 연결된 제어 전극, 제 2 전류 전극을 구비한 제 2 트랜지스터(53)와, 제 1 전원 공급 단자에 연결된 제 1 전류 전극, 제 2 트랜지스터의 제 2 전류 전극과 제 1 전류 복사기 슬레이브(45)에 연결된 제어 전극과 제 2 전류 전극을 구비한 제 3 트랜지스터(46)로 이루어지는 제 1 전류 복사기 마스터를 포함하는 메모리.
  5. 제 4 항에 있어서, 제 2 전원 공급 단자에 연결된 제 1 전류 전극, 제 2 전류 복사기 슬레이브와 공통 데이타 라인에 연결된 제어 전극, 제 2 전류 전극을 구비한 제 4 트랜지스터(51)를 제 2 전류 복사기 마스터 수단이 포함하는 것을 특징으로 하는 메모리.
  6. 제 5 항에 있어서, 제 1 전원 공급 단자에 연결된 제 1 전류 전극, 제 3 트랜지스터(46)의 제어 전극에 연결된 제어 전극, 출력 노드에 연결된 제 2 전류 전극을 구비한 제 5 트랜지스터(45)를 포함하는 제 1 전류 복사기 슬레이브로 이루어지는 메모리.
  7. 제 6 항에 있어서, 제 2 전원 공급 단자에 연결된 제 1 전류 전극, 제 4 트랜지스터(51)의 제어 전극에 연결된 제어 전극, 출력 노드에 연결된 제 2 전류 전극을 구비한 제 6 트랜지스터(52)를 포함하는 제 2 전류 복사가 슬레이브로 이루어지는 메모리.
  8. 제 7 항에 있어서, 기준 전압(VR)을 발생시키는 기준 전압 발생기 수단(18)과, 제 4 트랜지스터(51)의 제 2 전류 전극에 연결된 제 1 전류 전극, 기준 전압을 수신하는 제어 전극, 공통 데이타 라인에 연결된 제 2 전류 전극을 구비하고, 공통 데이타 라인(31)과 제 4 트랜지스터(51) 사이에 위치한 제 7 트랜지스터(26)로 이루어지는 메모리.
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