JPS62132299A - 不揮発性メモリ用センス増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はセンス増幅器に関するものであり、特に、不揮
発性メモリのメモリセルに記憶されているデータのセン
シング（ｓｅｎｓｉｎｇ）技術に関する。

〔発明の背景〕

不揮発性メモリは、電源がターンオフした時でもデータ
を記憶しているメモリを含んでいる。このカテゴリの代
表的メモリは、各種リードオンリ・メモリ　（ＲＯＭ）
　、例えばマスク・プログラマブル・ＲＯＭ、イレーザ
ブル・プログラマブル・ＲＯＭ　（ＥＰＲＯＭ）　、電
気的イレーザブル・プログラマブル・ＲＯＭ　（ＥＥＰ
ＲＯＭ）等がある。

この種メモリは象徴的にハイ　（ｈ　ｉ　ｇ　ｈ）導電
率又はロー（ｌｏｗ）導電率状態になるメモリ・セルを
持つ。ＥＰＲＯＭとＥＥＰＲＯＭの場合は、メモリセル
は相対的ハイ・スレッショールド（闇値）電圧又は相対
的ロー・スレッショールド（闇値）電圧を保持し、これ
がハイとロー導電率ステート（状Ｂ）を得るのに利用さ
れる。他の典型的特性としては、メモリセルがビットラ
インに接続される単一出力を保持していることである。

従ってＲＯＭ用の多くのセンス増幅器（ｓｅｎｓｅａｍ
ｐｌｉｆｉｅｒ）は単一終端（ｓｉｎｇｌｅｅｎｄｅｄ
）であった。しかしながらごく最近は、基準セル（普通
ダミーセルと呼ばれる）を使用するのが普通となり、そ
のため差動増幅器の技術が使えるようになった。

差動技術はダイナミック・ＲＡＭ　（ＤＲＡＭ）やスタ
テック・ＲＡＭ　（ＳＲＡＭ）等ランダム・アクセス・
メモリ　（ＲＡＭ）で長い間利用されてきた。この技術
はＤＲＡＭの電荷蓄積性質面と、ＳＲＡＭの固有の電圧
差等より、主として電圧措向形の考え方であった。不揮
発性メモリの利用のためのこれら技術の変形は改良セン
シングをもたらした。この１例が５ａｉｔｏ等による“
ＡＰｒｏｇｒａｍｍａｂｌｅ　　８０　　ｎｓｌＭｂ　
　ＣＭＯ３ＥＰＲＯＭ、”と題する論文、ｐａｇｅｓ１
７６−１７７、ＤＩＧＥＳＴ　　ＯＦ　　ＴＥＣＨＮＩ
ＣＡＬ　　ＰＡＰＥＲ３，１９８５１ＥＥＥＩｎｔｅｒ
ｎａｔｉｏｎａｌ　　５ｏｌｉｄ−３ｔａｔｅ　　　Ｃ
１ｒｃｕｉｔｓ　　　ＣｏｎｆｅｒｅｎｃＣに載ってい
る。この考え方は、不揮発性セルの固有の電流輸送（運
ｗｉ）性質面が電圧差を発生するように使用され、これ
は電圧差動増幅器により増幅される。しかしながら、こ
の技法はやはり元来差動電圧増幅器の技法である。１つ
の問題点はプロセス・パラメータ変動に顕著に左右され
て動作することである。差動電圧増幅器に設定されるバ
イアス点は、Ｐチャンネル・トランジスタとＮチャンネ
ル・フローティング（ｆｌｏａｔｉｎｇ）・トランジス
タの導電率の比に依存する。同一形のトランジスタはプ
ロセス変化にわたって非常によく似た動作を行なうが、
他の形のものではそのようにならない。正規のＮチャン
ネル、Ｐチャンネル・トランジスタ間及び正規のＮチャ
ンネル、Ｎチャンネル・フローティング・トランジスタ
間にあるトラッキングが存在する。それ故、動作は、各
種のトランジスタの比に依存するのではなく、比に無関
係になることが好ましい。

〔発明の概要〕

不揮発性メモリは第１又は第２導電率を有するメモリセ
ルを持っている。基準電流は、第１４電率を有するプロ
グラムされない基準セルを介して電流を設定する。ロジ
ック状態電流は、選択されたメモリを介して設定される
。ロジック状態電流の大きさは、選択されたメモリセル
の導電率に関係がある。電流パラメータは、基準電流と
ロジック状態電流を比較するのに使用される。ロジック
状態電流が第１導電率状態に関係がある場合、出力信号
は第１ロジック状態において与えられる。

ロジック状態電流が第２導電率状態に関係がある場合、
出力信号は第２ロジック状態において与えられる。

〔発明の要約〕

本発明の目的は、不揮発性メモリの改良センシング技術
を与えることである。

本発明の他の目的は、プロセスの変化に対する不感応性
を改良した不揮発性メモリを与えることである。

更に本発明の他の目的は、プロセスの変化に対する不感
応性を改良したデータ・センシングシステムを与えるこ
とである。

これらの目的並びにその他の目的は、プログラム・ステ
ート又はアンプログラム・ステート（状態）の何れかに
ある不揮発性メモリセルのアレイをもったメモリで達成
される。プログラム・ステートは第１導電率、アンプロ
ダラム（プログラムされない）・ステートは第２導電率
で特徴付けられる。メモリはデコーダ、基準セル、基準
電流回路、ロジック・ステート（状態）電流回路、第１
電流ミラー・スレーブ回路（ｒｎｉｒｒｏｒ　　５ｌａ
ｖｅ）、第２電流ミラー・スレーブ回路、出力回路を具
える。デコーダはアドレスに対応してメモリセルを選択
し、前記被選択メモリセルを共通データラインに結合す
る。基準セルはアンプロダラムであり、第２導電率を有
する。基準電流回路は、第２導電率に比例する基準電流
を設定する。ロジックステート電流回路は、被選択メモ
リセルの伝鹿に関係したロジック・ステート電流を設定
する。

第１電流ミラー・スレーブ回路は第１電源ノード（ｎｏ
ｄｅ）と出力ノード間の基準電流限界を、基準電流に対
し予め決めた割合になるよう設定する。第２電流ミラー
・スレーブ回路は第２電源ノードと出力ノード間の制御
電流の限界を、基準電流に対し予め決めた割合（比率）
になるよう設定する。制御電流限界はロジック・ステー
ト電流が第１導電率に関係する場合第１設定値（ｍａｇ
ｎｉｔｕｄｅ）、第２導電率に関係する場合第２設定値
である。出力回路は第２電流ミラー・スレーブ回路が制
御電流限界を第１設定値に設定した時は、第１ロジック
・ステートの出力信号を、第２電流ミラー・スレーブ回
路が制御電流限界を第２設定値に設定した時は、第２ロ
ジックステートの出力信号を与える。

〔発明の詳細な説明〕

第１図に示すように、メモリ１０は、一般に、センス増
幅器１１、メモリ・アレイ１２９列デコーダ１３゜行デ
コータ１４．出力バツファ１６．コントロール・クロッ
ク１７．基準電圧発生器１８、結合トランジスタ１９．
２０．２１，２２．２３．２４．２６．２７．ビットラ
イン・プレチャージ（ｐｒｅｃｈａｒｇｅ）・トランジ
スタ２８．２９．３０．データライン３１で構成される
。トランジスタ１９−２４と２６−３０は、Ｎチャンネ
ル・トランジスタである。メモリ１０はアレイ１２を制
御するようにＮチャンネル、Ｐチャンネル・トランジス
タを具える。Ｎチャンネル・トランジスタは、０．５■
と０．８　Ｖの間のスレッショールド（闇値）電圧を有
する。Ｐチャンネル・トランジスタは、−〇。

５■と−０，８ｖの間のスレッショールド（闇値）電圧
を有する。アレイ１２はロー（ｌｏｗ）か又はハイ　（
ｈ　ｉ　ｇ　ｈ）スレッショールド・ステートにあるフ
ローティング・ゲート・トランジスタで構成される。ア
レイ１２を形成する第１図に示すフローティング・ゲー
ト・トランジスタは、トランジスタ３２．３３．３４，
３５，３６．３７とビットライン３８．３９．４０とワ
ードライン４１．４２である。フローティング・ゲート
・トランジスタはＥＰＲＯＭセルで、紫外線照射によっ
て消去されてロー・スレッショールド電圧ステートとな
り、電気的にプログラムされ、ハイ・スレッショールド
・ステートになる。これはＥＰＲＯＭセルでは普通のこ
とである。センス増幅器はＮチャンネル・トランジスタ
４４．４５．４６．４７とＰチャンネル・トランジスタ
５１．５２，５３．５４より成る。

列デコーダ１３は複数の出力を持ち、どのビットライン
がデータをデータライン３１に提供するのかを選択する
。列デコーダ１３は、これに結合している列アドレスに
より決定されるように、ビット選択を実行するため、こ
れら２つの出力を能動的になるようにする。第１図に示
す出力は、信号Ｃ１、Ｃ２，Ｃ３，Ｃ４である。トラン
ジスタ１９は、ドレーンをデータライン３１に接続させ
、列デコーダ１３からの信号Ｃ２を受信するゲートとソ
ースを有する。トランジスタ２１は、データライン３１
に接続するドレーンと、列デコーダ１３からの信号Ｃ１
を受信するゲートとソースを有する。トランジスタ２２
は、トランジスタ２１のソースに接続するドレ−ンと、
列デコーダ１３の信号Ｃ３を受信するゲートと、ビット
ライン３９に接続するソースとを有する。列アドレスに
よりビットライン３８が選択されると、列デコーダ１３
は、信号Ｃ２，Ｃ４をロジックハイ　（ｌｏｇｉｃ　　
ｈｉｇｈ）にてアクティブに駆動するので、トランジス
タ１９．２０はビットライン３８をデータライン３１に
結合させる。列アドレスによりビットライン３９が選ば
れる時には、列デコーダ１３は、信号Ｃ１，Ｃ３をロジ
ックハイにてアクティブに駆動して、その結果トランジ
スタ２１．２２はビットライン３９をデータライン３１
に結合させる。トランジスタ２３．２４はトランジスタ
結合対の１９−２０と２１−２２をシミュレートするよ
うに使用される。トランジスタ２３は、ゲートを正の電
源端子ＶＤＤに接続させ、約５■の電源電圧を受電し、
ドレーン及びソースを有する。トランジスタ２４は、ド
レーンをトランジスタ２３のソースに接続させ、ゲート
をＶＤＤに接続させ、ドレーンをビットライン４０に接
続させる。

基準電圧発生器１８は約２．Ｉ　Ｖの基準電圧ＶＲを供
給する出力を持つ。電圧ＶＲは、ビットライン３８、３
９のうちのどれか１つのような被選択ビットラインの電
圧を制限するのに用いられる。電圧ＶＲはデータライン
３１を経由して、ビットライン電圧を制限する。この電
圧はデータライン３１でトランジスタ２６を経由して制
限を受ける。トランジスタ２６は、ドレーンをセンス増
幅器１１のデータ入力に接続させ、基準電圧発生器１８
からの電圧ＶＲ受電用のゲートと、データライン３１に
接続するソースとを有する。データライン１３の電圧は
以上の如く、電圧ＶＲの約２．Ｉ　Ｖからトランジスタ
２６のスレッショールド（闇値）電圧を引いた電圧に制
限される。このスレッショールド（闇値）電圧は、ボデ
効果を含み、当業者がよく知っているように、公称０．
９ｖである。その結果データライン１３上の電圧は、（
約２．Ｉ　Ｖ−０，９Ｖ＝１．２　Ｖ）　ニ制限される
だろう。データライン３１の電圧が制限される結果、被
選択ビットラインもまた同様に制限される。トランジス
タ２７はトランジスタ２６の影響に整合するように使用
される。トランジスタ２７は、ドレーンをセンス増幅器
１１の基準入力に接続させ、発生器１８からの電圧ＶＲ
を受電のためのゲートを有し、ソースをトランジスタ２
３のドレーンに接続させる。トランジスタ２７は、デー
タライン３１の電圧をトランジスタ２６が制限している
のと同様に、トランジスタ２３のドレーン電圧を制限す
る。トランジスタ２３のドレーンの電圧が制限されるの
で、ビットライン４０は、被選択ビットラインが電圧制
御を受けるのと同様に電圧制限される。

制御クロック１７により発生されるビットラインプリチ
ャージ信号ＢＰに応答し、トランジスタ２８−３０は、
ビットライン３Ｂ　−４０を大地電位に近い電圧にプリ
チャージするのに使用される。トランジスタ２Ｂ、　２
９．３０の各々は、クロック１７の信号ＢＰ受信用ゲー
トを有し、ソースをグラウンド（接地）に接続させ、か
つドレーンを持っている。トランジスタ２８．２９．３
０のドレーンはビットライン３Ｂ、３９゜４０に夫々接
続されている。クロック１７が信号ＢＰを活性化してロ
ジックハイにすると、トランジスタ２Ｂ　−３０はビッ
トライン３Ｂ　−４０を放電してこのラインをプリチャ
ージする。この電圧はビットライン３８−４０が電圧Ｖ
Ｒ及びトランジスタ２６．２８により制限された値より
充分低い値である。

トランジスタ３２−３７はハイ・スレッショールド電圧
かロー・スレッショールド電圧の何れかにプログラムさ
れる。ロー・スレッショールド状Ｂ（ｓｔａｔｅ）は、
紫外線照射後に得られる消去状態をいう。アレイ１２の
プログラミングは、トランジスタ３２−３５等のアレイ
１２を構成するフローティング・ゲート・トランジスタ
のスレッショールド電圧を選択的に上昇させることによ
り達成出来る。

トランジスタ３６．３７は基準として使用され、消去状
態のみである。トランジスタ３２は、ドレーンをビット
ライン３８に接続させ、ゲートをワードライン４１に接
続させ、ソースをグラウンドに接地させる。トランジス
タ３３は、ドレーンをビットライン３８に接続させ、ゲ
ートをワードライン４２に接続させ、ソースをグラウン
ドに接地させる。トランジスタ３４は、ドレーンをビッ
トライン３９に接続させ、ゲートをワードライン４１に
接続させ、ソースをグラウンドに接地させる。トランジ
スタ３５は、ドレーンをビットライン３９に接続させ、
ゲートをワードライン４２に接続させ、ソースをグラウ
ンドに接地させる。トランジスタ３６は、ドレーンをビ
ットライン４０に接続させ、ゲートをワードライン４１
に接続させ、ソースをグラウンドに接地させる。トラン
ジスタ３７は、ドレーンをビットライン４０に接続させ
、ゲートをワードライン４２に接続させ、ソースをグラ
ウンドに接地させる。行デコーダ１４は、複数の行デコ
ーダ出力信号を有し、行デコーダ１４により受信される
行アドレスにより選択される如くワードラインを可能に
する。行アドレスに対応して、行デコーダ１４は、行デ
コーダ出力信号の１つの活性化を生じさせる。この種の
行デコーダは当業者にはよく知られている。行デコーダ
出力信号Ｒ１，Ｒ２は、行デコーダ１４の出力となる如
く図示しである。行デコーダ１４は、ワードライン４１
に信号Ｒ１を出力し、ワードライン４２に信号Ｒ２を出
力する。ワードラインは、対応する行デコーダ出力信号
がロジックハイの活性化している時、イネーブルとなる
。ワードライン４１は、行デコーダ１４がロジックハイ
の信号Ｒ１を与える時イネーブルとなる。ワードライン
４２は行デコーダ１４がロジックハイの信号Ｒ２を与え
るとイネーブルとなる。ワードライン４１はイネーブル
化すると、トランジスタ３２．３４．３６はプログラム
された時与えられたスレッショールド電圧に従って活性
化する。ハイ・スレッショールド電圧がＶＤＤより高い
ことは望ましいことでそれはハイ電圧ステート（状態）
にプログラムされたメモリセル・トランジスタは、それ
に接続されているワードラインがイネーブル時に完全に
非導通であるからである。ロー（１０ｗ）電圧ステート
（状態）は、イネーブル化されたワードラインの電圧以
下であることが望ましいので、ロー電圧ステートを有す
るメモリセル・トランジスタは、それが接続されている
ワードラインがイネーブルの時、高伝導となる。

しかし、実際はハイ・スレッショールド電圧はＶＤＤを
超えないであろう。ハイ　（ｈ　ｉ　ｇ　ｈ）電圧ステ
ートにプログラムされるメモリセル・トランジスタは、
事実ワードラインがイネーブル化している時導通となる
。ハイ（ｈ　ｉ　ｇ　ｈ）及びロー（ｌｏｗ）スレッシ
ョールド電圧ステートは、導通か又は非導通であるメモ
リセル間で簡単に区別し得るのではなく相対的な導電率
に基いて区別されなければならない。ビットライン４０
とそれに接続されるメモリセルは、プログラムされない
セルをエミュレー）　（ｅｍｕ　１　ａ　ｔ　ｅ）する
基準として使用される。センス増幅器１１は、基準入力
の導電率とそのデータ入力の導電率とを比較し、データ
入力に結合される被選択メモリセルがロー（ｌＯＷ）又
はハイ　（ｈ　ｉ　ｇ　ｈ）スレッショールドステート
であるか否かを決定する。選択されたメモリセルがロー
・スレッショールド・ステートにあって、相対的ハイ導
電率ステートの時、センス増幅器１１は信号ＳＯを与え
る。選択されたメモリセルがハイ・スレッショールド電
圧ステートにあって、相対的にロー導電率ステートにあ
る時、信号ＳＯはロジックローを与える。バッファ１６
は信号ＳＯ受信用入力と、データ出力信号ＤＯ用出力を
有する。バッファ１６はチップ・イネーブル信号ＣＥと
バッファ・イネーブル信号ＢＥを受ける。チップ・イネ
ーブル信号ＣＥは外部で発生した信号ＩＣＥから得られ
、その信号は、メモリｌＯをロジックローにおいてイネ
ーブル化し、ロジックハイにてイネーブル化しない。信
号ＩＣＥに対応したメモリｌＯの動作は普通である。信
号ＣＢは信号＊ＣＥの相補（ｃｏｍｐ　ｌｅｍｅｎｔａ
ｒｙ）的である。増幅器１６は信号ＣＥがロジックハイ
でイネーブル化され、ロジックローでイネーブル化され
ない。バッファ１６はクロック１７からのバッファ・イ
ネーブル信号ＢＥによってクロックされる。信号ＢＥが
アクティブの時、バッファ１６は信号ＳＯのロジックス
テートに応じた信号ＤＯを与えるが、アクティブでない
時は、バッファ１６はアクティブでなく、信号Ｄｏはハ
イ・インピーダンスとなる。

ハイ・インピーダンス特徴を有するバッファは、トライ
・ステート（ｔｒｉ−ｓｔａｔｅ：３状態）バッファと
して通常知られている。クロック１７は、タイミング特
徴を有するので、センス増幅器１１が、被選択メモリセ
ルのプログラムステートの有効表示として信号ＳＯを与
える時、信号ＢＥは、アクティブステートに与えられる
。バッファ１６は、比較的大きな駆動能力をもつので、
それがステートを切換える時、かなりの電流が流れるこ
ととなる。信号ＳＯがアクセスされたメモリのロジック
ステートを表示するまで、信号ＢＥはバッファ１６を所
定状態即ちトライ・ステートに保持するのに使用される
。これにより、バッファ１６がロジックステートを切換
える時起こるアレイ１２に結合されるスイッチング過渡
現象又は雑音によって、実際のセンス動作部分が妨害さ
れるのを防止する。

トランジスタ５１は、センス増幅器１１のデータ入力と
して作用するドレーン及びゲートをトランジスタ２６の
ドレーンに接続させ、ソースをＶＤＤに接続させる。ト
ランジスタ５４は、センス増幅器１１の基準入力として
作用するドレーン及びゲートを、トランジスタ２７のド
レーンに接続させ、ソースをＶＤＤに接続させる。トラ
ンジスタ５２は、ソースをＶＤＤに接続させ、ゲートを
トランジスタ５１のドレーン及びゲートに接続させ、ド
レーンをセンス増幅器１１の出力とする。トランジスタ
４４は、ドレーンをトランジスタ５２のドレーンに接続
させ、ゲートをクロック１７からのセンス増幅器リセッ
ト信号ＳＲの受信用とし、ソースをノード５６に接続さ
せる。センス増幅器１１は、ロジックハイにおいてアク
ティブになる信号ＳＲによりリセットされ、信号ＳＲは
、信号ＳＯをロジックローになるようにする。ノード５
６は、センス増幅器１１の動作の間トランジスタ４７に
よって接地クランプされる。トランジスタ４７は、ドレ
ーンをノードに接続させ、ゲートをチップイネーブル信
号の受信用とする。

センス増幅器１１は、アクティブとなるチップイネーブ
ル信号ＣＥによりイネーブル化される。信号ＣＥがアク
ティブになると、トランジスタ４７は、ノード５６を接
地にクランプする。信号ＣＥがアクティブになると、そ
れは、メモリがアドレスに応動して、読取り又は書込み
の何れかを実行するように受信することを示す。かくし
て、演算目的にとって、ノード５６は接地（グラウンド
）とみなされる。トランジスタ４５は、ドレーンをトラ
ンジスタ５２のドレーンに接続させ、ソースをノード５
６に接続コツ、かつゲートを有する。トランジスタ４６
は、ソースをノード５６に接続させ、ドレーン及びゲー
トをトランジスタ４５のゲートに接続させる。

トランジスタ５３は、ドレーンをトランジスタ４６のゲ
ート及びドレーンに接続させ、ソースをＶＤＤに接続さ
せ、ゲートをトランジスタ５４の、ゲート及びドレーン
に接続せさる。

信号ＳＲがアクティブになり、信号ｓｏをロジックロー
にリセットする時、新しいセンシング動作が初期設定さ
れる。信号ＳＲは時間幅４５−８５　＋１秒（ｎｓ）の
ロジックハイ・パルスとしてアクティブになる。ロジッ
クハイの信号ＳＲのこの時ＣＥに応答してアクティブに
なる。アドレスが変ると、新しいビットライン及び／又
は新しいワードラインが選択される。アドレス変更に応
答して、信号ＢＰはまた約１０ｎｓのロジックハイ・パ
ルスとして起動される。これにより、トランジスタ２６
を経由して信号ＶＲにより供給される約１．２　Ｖの電
圧制限以下でビットライン３８を含むビットラインをプ
リチャージする。トランジスタ３２は、ワードライン４
１を選択する行デコーダ１４及びビットライン３８を選
択する列デコーダ１３によって選択される新しく選択さ
れたメモリであると仮定する。ワードライン４１は、イ
ネーブル化され、ビットラインはデータライン３１に結
合される。また、トランジスタ３２は、消去されるか又
はロー・スレッショールドステートにあり、比較的高い
導電率状態にあるものと仮定する。基準セルとしてのト
ランジスタはまたロー・スレッショールド状態にある。

アレイ１２のすべてのトランジスタは密接に整合されて
いる。従って、トランジスタ３２と３６は、殆んど同一
導電率を有する。

電流は、トランジスタ５１からビットライン３８に供給
される。この電流は、トランジスタ３２の導電率及び信
号ＶＲの電圧制限効果によって決定される。トランジス
タ５４は、同様に、ビット、４＆旬に電流を供給する。

トランジスタ５４を経由してビット線４０に供給される
電流は、トランジスタ３６の導電率及び信号ＶＲの電圧
制限効果により決定される。

同一電圧にあるビット線３８及び４０、同一導電率を有
するトランジスタ３２及び３６により、トランジスタ５
１．５４を介する電流は同一である。トランジスタ５１
　、５４は、共に、ゲートとドレーン接続により飽和動
作領域に強制される。飽和動作領域は、トランジスタを
介する電流がゲート−ソース電圧により制限され、ドレ
ーン−ソース電圧の大きさの増加と共に僅かに増し得る
動作領域となる特徴がある。

トランジスタ５２．５３は、トランジスタ５１．５４と
電流ミラーを形成する。トランジスタ５１　、５２は、
トランジスタ５１がマスター（主）であり、トランジス
タ５２がスレーブ（従）となる電流ミラーを形成する。

トランジスタ５３．５４の利得（ｇａｉｎ）及びスレッ
ショールドは、同一となるように整合される。トランジ
スタの利得及びスレッシコールドの実際値は、発生しや
すいプロセス変化を通して一定に保つのが困難である。

しかし、同一トランジスタの型の相対的利得及びスレッ
ショールドは、トランジスタのレイアウントに注意を払
えば、プロセス変化により全く一定になる。相対的利得
及びスレッショールドを維持する能力は技術上よく知ら
れている。結局、トランジスタ５３．５４の利得及びス
レッショールドは、同一になるように期待することは可
能である。トランジスタ５４を介して流れる電流は、１
：ｌの比にてトランジスタ５３に反射される。電流ミラ
ー構成において、マスターは飽和領域に強制され、スレ
ーブはマスターと同一のケート−ソース電圧を有するの
で、スレーブを介して流れる電流は、利得比によって設
定される電流以下の電流に制限するためにある機構動作
が存在しない限り、マスターとスレーブの利得比によっ
て決定されるように、マスターを介して流れる電流の一
部となるであろう。トランジスタ４６．４７はトランジ
スタ５３と直列であるが、トランジスタ５３を介して電
流制限を起させないように充分利得をもっている。トラ
ンジスタ５３を介する電流は、トランジスタ５４を介し
て流れる電流と極めて近いものである。トランジスタ４
６は、トランジスタ５３と同一電流を有し、従ってトラ
ンジスタ５４と同一である。トランジスタ４５．４６は
、電流ミラーを形成し、トランジスタ４６はマスターで
あり、トランジスタ４５はスレーブである。トランジス
タ４５は、トランジスタ４６と同一利得を有するように
選択されるので、トランジスタ４５は、トランジスタ５
４を介して流れる電流でない電流を運ぶように制限され
る。

トランジスタ５２は、トランジスタ５１の利得の２倍の
利得を有するように選択されるので、トランジスタ５２
の電流運搬能力はトランジスタ５１を流れる電流の２倍
となる。２倍の利得を得るための通常の技術は、２つの
同一のトランジスタを並列につくることである。これは
、また、整合したスレッショールド電圧を得るのに部分
がよい。プログラムされていないメモリセルを選択する
場合に、トランジスタ５１．５２を流れる電流は本質的
に同一である。この結果、トランジスタ４５の電流運搬
能力の２倍の能力を有するトランジスタ５２となる。

かような場合、トランジスタ４５は、飽和領域にあルカ
、トランジスタ５２は３極管（ｔｒｉｏｄｅ）領域にあ
る。第２図に示すのは、トランジスタ５２と４５に対す
るドレーン電流ＩＤ−ドレーン・ソース電圧（ＶＤＳ）
曲線であり、ここでは、トランジスタ５２の電流運搬能
力がトランジスタ４５のそれの２倍であることを説明し
ている。第３図は、ＶＤＳの大きさに対してプロットさ
れているドレーン電流の代りに、信号ＳＯの電圧により
表わされるように、ドレーン電流がドレーン・ソース電
圧に対してプロットされることを除外すれば、第２図と
同様の情報を示す。曲線の交差は、信号ＳＯがトランジ
スタ４５の電流運搬能力の２倍であるトランジスタ５２
の結果となる電圧である。信号ＳＯの合成電圧は、第３
図に示されるようにＶＤＤに極めて近い。バッファ１６
は、か（して、選択されたメモリセルがロースレッジコ
ールドステート（状態）にある場合に対して、信号ＳＯ
をロジックハイと容易に認識する。

現在の実施例において、選択されたメモリセルであるト
ランジスタ３２が、ハイスレッショールド電圧状態にあ
る場合にとって、選択されたメモリセルの導電率は、選
択された基準セル即ち現在の実施例の基準セル３６より
極めて小さい。選択されたメモリセルの如（トランジス
タ３２を介する電流は、ビットライン３８上の電圧及び
トランジスタ３２の導電率によって決定される。高い（
ハイ）スレッショールドステートに対して実質的に導電
率を減少させ、ビットライン電圧を同一にすることによ
り、電流は、ロー・スレッショールド電圧状態と比較し
て実質的に減少される。典型的には、トランジスタ３２
の導電率は、ハイスレッショールド電圧状態に対してロ
ースレッショールド電圧状態よりも少なくとも１０倍小
さくなる。しかし、センス増幅器１１は、ロースレッシ
ョールド電圧とハイスレッジコールド電圧との導電率比
が１０よりも極めて小さい場合に有効である。例えば、
ロジックステート間の比を４＝１とし、トランジスタ３
２によりトランジスタから引き出される電流は、トラン
ジスタ３６によりトランジスタ５４より引き出される電
流の１／４　と仮定しよう。トランジスタ４５の電流運
搬能力はトランジスタ５４を流れる電流に等しい。何と
なれば、この実例において、トランジス力は、トランジ
スタ５１を流れる電流の４倍となる。

トランジスタ５２の電流運搬能力はトランジスタ５１を
流れる電流の２倍に等しい。従って、トランジスタ４５
の電流運搬能力はトランジスタ５２の２倍に等しい。

第４図に図示されるのは、この状態に対するドレーン電
流−ドレーン・ソース電圧曲線であり、トランジスタ４
５の電流運搬能力がトランジスタ５２の２倍である。同
様の情報が第５図にも示されており、ただし、ドレーン
電流に対してプロットされたドレーン・ソース電圧の代
りに、信号電圧ＳＯがドレーン電流に対してプロットさ
れている。

第５図に示す如く、信号ＳＯの合成電圧は、極めて零に
近いか又は接地電位である。この電圧は、選択されたメ
モリセルがハイスレッショールド電圧状態にプログラム
される場合に、バッファ１６によってロジックローとし
て容易に認識される。

トランジスタ５２の電流運搬能力は、トランジスタ４５
の２倍の大きさである場合、センス増幅器１１は、ロジ
ックハイとして容易に認識し得る電圧において信号ＳＯ
を与える。トランジスタ４５の電流運搬能力がトランジ
スタ５２の２倍の大きさである場合、センス増幅器１１
は、ロジックロー（ｌｏｗ）として容易に認識し得る電
圧の信号ＳＯを与える。トランジスタ５４　、５３及び
４６は、選択された基準メモリセルのコンダクタンスに
関連してトランジスタ４５の電流運搬能力を制限するよ
うに作用する。トランジスタ５１は、選択されたメモリ
セルのコンダクタンスに関連してトランジスタ４５の電
流運搬能力を制限するように作用する。トランジスタ５
４は、基準セルの導電率に関する基準電流を設定する。

トランジスタ４６．５３及び５４は、トランジスタ４５
が基準電流に制限された電流になるようにする。基準セ
ルの導電率は、ロー（ｌｏｗ）電圧状態のメモリセルの
導電率と本質的に同一になるようにつくられ、その理由
は、基準セルは、メモリセルと同一につくられ、ロー（
ｌｏｗ）電圧状態であるプログラムされない状態のまま
であるからである。トランジスタ５１は、選択されたメ
モリセルのロジック状態を表わす電流を設定する。選択
されたメモリセルのロジック状態が、基準セルと同一で
ある時、トランジスタ５１を介する電流は、トランジス
タ５２の電流運搬能力が、トランジスタ４５の電流運搬
能力より著しく大きくなるようにする。選択されたメモ
リセルのロジック状態は、基準セルのそれと異なる場合
、トランジスタ５１を介する電流は、トランジスタ５２
の電流運搬能力が、トランジスタ４５の電流運搬能力よ
りも著しく小さくなるようにする。

第６図に示されているのは制御クロック１７のブロック
図である。制御クロック１７は、アドレス変換検出器（
ＡＴＤ）７１．インバータ７２．７３　、増幅器？４．
７５　、ワードライン７６、フローティングゲートトラ
ンジスタ７７、電流源７８．ビットライン７９、リセッ
ト回路、ナントゲート８１、及び遅延回路８２を具える
。列又は行アドレス変換の変化に応答して、ＡＴＤ７１
は、約ＩＱｎｓ時間幅のロジックロー（ｌｏｗ）パルス
として＊ＰＣ信号を発生する。

信号の前のこの朱印（＊）は、信号がロジックローにお
いてアクティブであることを示すのに利用される。イン
バータ７２．７３は、各々信号ＰＣを受信する入力を有
し、かつ各々が出力を有する。増幅器７５は、人力をイ
ンバータ７２の出力に結合させ、出力をワードライン７
６に接続させる。インバータ７２と共に増幅器７５は、
行デコーダによって使用されるものと同一回路を具え、
ワードラインをイネーブルにする。ワードライン７６は
、アレイ１２のワードライン４１の如きワードラインと
同一の方法でつくられる。フローティングゲート・トラ
ンジスタ７７は、プログラムされないフローティングゲ
ート・トランジスタであり、それは、ゲートをワードラ
イン７６に接続させ、ドレーンを電流源７８に接続させ
、ソースを接地に接続させる。トランジスタ７７は、ワ
ードライン７６の端部に接続される。ワードライン７６
は、複数のフローティングゲート・トランジスタを、ト
ランジスタ８３及び８４のようにそれに接続させる。そ
れに接続されるフローティングゲート・トランジスタの
全数は、第１図のアレイ１２のワードラインと同数であ
る。

信号＊ＰＣがロジックローの時、インバータ７２の出力
は、ロジックハイとなり、インバータ７２の出力に接続
されるリセット回路８０を起動する。起動されると、リ
セット回路８０は、ワードライン７６とビットライン７
９を接地にリセットする。また、信号＊ＰＣがロジツナ
ツの時、インバータ７３は、増幅器７４の入力にロジッ
クハイ出力を与える。増幅器７４は、入力をインバータ
７３の出力に接続させ、出力をビットラインプリチャー
ジ信号ＢＰを与えるように使用する。インバータ７３か
らロジックハイを受信することにより、増幅器７４は、
信号ＢＰをロジックローからロジックハイに切換える。

これにより、アレイ１２のビットラインを接地に近い電
位にプリチャージさせる。

信号＊ＰＣがロジックハイに戻って切換わる場合、イン
バータは、リセット回路を非活性化するロジックロー出
力を与え、インバータ７５に、ワードラインをイネーブ
ルする行デコーダ１４と類似的にロジックハイをワード
ラインに与えるようにさせる。トランジスタ８３及び８
４のようにそこに接続されるワードライン７６及びトラ
ンジスタは、アレイ１２のワードラインをイネーブルす
る遅延を擬制する（ｓｉｍｕｌａｔｅ）、アレイ１２の
ワードラインをイネーブルする遅延は、ポリシリコンの
導電率及び、ワードラインの幅及び深さのようなプロセ
ス変化と共に変化するであろう。これらの変化は、ワー
ドラインの遅延の変化に整合させるようにワードライン
７６に整合される。トランジスタ７７は、ロジックハイ
を受信し、それに応答して電流ミラー７８から電流を引
き出し始める。信号＊ＰＣが先づ、ロジックローに切換
えることによってアドレス変換し、トランジスタ７７が
イネーブルされることを示す時間からの遅延が存在する
。遅延は、パルス＊ＰＣのロジックローの時間幅、イン
バータ７２及び７５の遅延、ワードライン７６に沿った
伝播遅延、の合計である。アドレス変換からトランジス
タをイネーブルするまでの遅延は、ワードラインの端部
においてメモリセルをイネーブルするアドレス変換から
行デコーダ１４までと同一である。これは、トランジス
タ７７をイネーブルする遅延用に使用される回路が、ワ
ードラインの端部においてメモリセルをイネーブルする
のに使用される回路をまねたものであることは確かであ
る。

フローティングゲート・トランジスタ７７は、電流ミラ
ー７８がビットライン７９に与えるのに使用する電流ミ
ラー７８からの基準電流を引き出す。トランジスタ７７
は、フローティングゲート・トランジスタであるから、
メモリセルにより引き出される電流と類似の電流を引き
出す。更に、トランジスタ７７は、基準トランジスタ３
６．３７のようなプログラムされない状態のフローティ
ングゲート・トランジスタのスレッショールド電圧に整
合する。結局、制御クロック１７は、環境変化と共にプ
ロセス変化を通じてスレッショールド電圧変化のトラツ
ーＪＦ−７グ（ｔｒａｃｋｉｎｇ）を含んでいる。電流
ミラー７８は、トランジスタ７７を介して引き出される
電流を使用してビットライン７９に供給される電流を決
定し、ナントゲート８１により検出される電圧までビッ
トライン７９をチャージする。ナントゲート８１は、第
１人力をビットライン７９の端部に接続させ、第２人力
を信号＊ＰＣ受信用とし、信号ＳＲを与える出力を有す
る。遅延回路８２は、信号ＳＲ受信用の入力と、信号Ｂ
Ｅを与える出力とを有する。ビットライン７９は、アレ
イ１２のビットライン３８のようなビットラインにｉ（
以のキャパシタンス特性を有するようにつくられる。ア
レイ１２の各ビットライン３８は、ワードラインの数と
等しいフローティングトランジスタのドレーンをそこに
接続した。これらのドレーンは、ビットライン３８のキ
ャパシタンスに加算する。このドレーンキャパシタンス
は、プロセスと共に変化する。更に、このドレーンキャ
パシタンスは、電圧と独特の関係をもっている。アレイ
１２のビットラインの動作に整合させるために、ビット
ライン７９は、フローティングゲート・トランジスタの
ドレーンのキャパシタンスと同一型である付加的キャパ
シタンスをそれに付加させる。フローティングゲート・
ドレーンは、メモリが形成される基板上に形成されるＮ
上領域である。従って、フローティングゲート・ドレー
ン領域に匹敵するＮ十領域は、ビットライン７９に接続
され、所望の付加的キャパシタンスを形成する。この付
加されたキャパシタンスは、ビットライン７９と第６図
の接地との間に接続されるコンデンサ９０によって示さ
れる。かくして、コンデンサ９０は、ビット線３９上の
ドレーンキャパシタンスの容量と比較し得る特性を有す
る。結局、ビットライン３９上のドレーンキャパシタン
スの変化による遅延の変化は、ビットライン７９の同様
の遅延変化を発生する。ビットライン７９がロジックハ
イとして認識される充分な電圧に達すると、ナントゲー
ト８１は、インバータ７２の出力がロジックローである
限り、信号ＳＲをロジックローとして出力するであろう
。インバータ７２の出力は、ロジックローのパルスに信
号＊ＰＣを発生させるアドレス変換に応答する以外は、
ロジックローである。

信号＊ＰＣがロジックローである限り、ナントゲート８
１はロジックハイにて信号ＳＲを出力し、リセット回路
８０は、ビットライン７９とワードライン７６をリセッ
トする。信号＊ＰＣがロジックローに切換ねる簡に、ビ
ットライン７９は通常はロジックハイであるので、ナン
トゲートは、ロジックローの信号ＳＲを供給する。信号
率ＰＣがロジックローに切換わることにより、信号ＳＲ
はロジックハイに切換えられ、信号率ＰＣがロジックロ
ーである時間の間、それに保持される。信号＊ＰＣがロ
ジックローに切換えられる時までに、リセット回路８０
はビットライン７９をロジックローにリセットする。次
に、ビットライン７９は、ビットライン７９がイネーブ
ルされるワードライン７６によってロジックハイに充電
されるまで、ナントゲート８１がロジックハイの信号Ｓ
Ｒを発生させ、トランジスタ７７は電流ミラー７８から
電流を引き出し、電流ミラー７８は、ビットライン７９
に電流を供給し、ビットライン７９がロジックハイに到
達するまで充電電流を供給する。かくして、信号ＳＲは
、アドレス変換が検出される時間よりビットライン７９
がロジックハイに充電されるまで、ロジックハイである
。

ビットライン７９が、ロジックハイである信号ＳＲの時
間間隔の間ロジックハイに充電されるまで、信号＊ＰＣ
がロジックローに切換えられる時間幅は、センス増幅器
１１の最適動作用に選択される。

信号ＳＲＯロジックハイの時間幅を決定するように選択
される要素は、データが検知され得る速度に影響を与え
るメモリｌＯ内の変化に整合するように選択された。特
に、ビットライン変化、ワードライン変化及びプログラ
ムされないメモリセルのスレッショールド電圧変化は、
ロジックハイにて信号ＳＲの時間幅を決定する制御クロ
ック１７に固有的に与えられる対応する変化を有する。

信号ＳＲは、選択されたビットラインが実際に読出され
る準備状態になるまで、トランジスタ４４を経由してト
ランジスタ５２及び４５を接地に保持するのに使用され
る。選択されたビットラインは、ビットラインが充電さ
れるまで読出される準備状態ではない。その理由は、ト
ランジスタ５１が選択されたビットラインを充電する電
流を供給するからである。選択されたメモリセルがハイ
スレッショールド電圧を有する場合、検出機構は、トラ
ンジスタ５１を介して流れる比較的小電流が存在するか
否かによる。しかし、選択されたビットラインの充電の
間、トランジスタ５１を介する電流は、トランジスタ５
４を介して電流よりも著しく小さくないので、信号ＳＯ
は、トランジスタ４４がそれを接地に保持しない場合、
選択されたビットラインの充電の間ロジックハイに移行
するであろう。選択されたビットラインの間、ロジック
ハイに切換わる信号ＳＯは、たとえ選択されたメモリセ
ルがハイスレッショールド電圧状態にあるとしても、発
生するであろう。信号ＳＲは、選択されたメモリセルが
ハイスレッショールド状態にある場合、ロジックローに
なるものと考えられる。若し、トランジスタ４４が、選
択されたビットラインの充電の間、信号ＳＯをロジック
ローに保持しないならば、選択されたハイスレッショー
ルド電圧メモリセルの場合に対して信号ＳＯがロジック
ローに切換わる回復時間が存在するであろう。勿論、選
択されたメモリセルがロースレッショールド電圧状態に
ある時、信号ＳＯがロジックローからロジックハイに切
換わる遷移時間が存在する。この遷移時間は、ロジック
ハイからロジックロー遷移になる時間よりも小さい。そ
の理由は、トランジスタ５２はトランジスタ４５の電流
運搬能力の２倍の能力を有するから、トランジスタ４５
．５２のドレーンのキャパシタンスは速やかに充電され
るからである。たとえ、ハイスレッショールド状態にあ
ったとしても、選択されたメモリは、トランジスタ５２
において反射されるある漏洩電流があり、ロジックハイ
から信号ＳＯのロジックロー遷移になる作業をする。

信号ＳＲのタイミングは、極めて臨界的である。

その理由は、それは、信号ｓｏの潜在的な誤れる遷移を
避けるために充分長い間ロジックハイにあり、他方、選
択されたビットラインが準備状態に入るとすぐに、セン
ス増幅器１１がセンス動作を実行するのを妨げる限りロ
ジックハイではない。結局、選択されたビットラインが
充電される時、信号ＳＲが丁度発生することを保証する
ように多大の注意が払われる。これは、選択されたメモ
リセルをアクセスする場合にメモリｌＯに使用されると
同一の型の制御クロック１７用の回路素子を使用するこ
とによって達成される。回路素子を整合することによっ
て、制御クロック１７によって与えられるタイミングは
、アクセスタイムを制御するメモリ１０の他の回路と同
様な方法にてプロセス変化を通じて変化する。結局、特
定のプロセスがより速いアクセスタイムを与える場合に
対して、制御クロック１７は、また、より速くなるので
、信号ＳＲは、選択されたビットラインが読出される準
備状態にある時に与えられる。制御クロック１７は、ワ
ードラインの端部にある選択されたメモリセルに対する
アクセスタイムである最悪の場合のアクセスタイムをか
たどっている。アクセスタイムの仕様は、最悪の場合の
状態に対するものであるから、より速い記憶場所が最悪
の場合の記憶場所に整合するアクセスタイムを抑止して
も悪くない。

以下本発明の実施の態様を列記する。

１、プログラム状態又はプログラムされない状態にあり
、プログラム状態は第１導電率を有することを特徴とし
プログラムされない状態は第２導電率を有することを特
徴とする不揮発性メモリセルのアレイを有するメモリに
おいて、アドレスに応答してメモリセルを選択するステ
ップ、プログラムされず、第２導電率を有する基準メモ
リセルを提供するステップ、基準メモリセルを介して第
２導電率に比例する基準電流を設定するステップ、 選択されたメモリセルを介して選択されたメモリセルの
導電率に関係あるロジック状態電流を設定するステップ
、 基準電流の所定の比率として第１電力供給端子と出力ノ
ードとの間に基準電流制限を設定するステップ、 ロジック状態電流の所定の比率として第２電力供給端子
と出力ノードとの間に、選択されたメモリセルが第１導
電率を有する場合に第１の大きさくｍａｇｎｉｔｕｄｅ
）となり、選択されたメモリセルが第２導電率を有する
場合に第２の大きさとなる制御電流制限を設定するステ
ップ、 第２電力供給端子と出力ノードとの間の電流が第２の大
きさに制限される場合、第１ロジック状態において出力
信号を与え、第２電力供給端子と出力ノードとの間の電
流が第２の大きさに制限される場合、第２ロジック状態
において出力電流を供給するステップ、 を具えることを特徴とする選択されたメモリセルの状態
を検出する方法。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例によるメモリのブロ
ック図及び回路図の組合せである。 第２図は、第１図のメモリを理解するのに有益なトラン
ジスタ特性の曲線である。 第３図は、第１図のメモリを理解するのに有益なトラン
ジスタ特性の曲線である。 第４図は、第１図のメモリを理解するのに有益なトラン
ジスタ特性の曲線である。 第５図は、第１図のメモリを理解するのに有益なトラン
ジスタ特性の曲線である。 第６図は、メモリの一部分の結合ブロック図及び回路図
である。 第１図において、１３は列デコーダ、１４は行デコーダ
、１７は制御クロック、１８は基準。

Claims (1)

1. 【特許請求の範囲】 １、プログラムされるか又はプログラムされない状態に
   ある不揮発性メモリセルのアレイを有し、プログラム状
   態は、第１導電率を有することを特徴とし、プログラム
   されない状態は、第２導電率を有することを特徴とする
   メモリにおいて、アドレスに応答してメモリセルを選択
   し、前記選択されたメモリセルを共通データラインに結
   合させるデコーダ手段、 プログラムされず、第２導電率を有する基準メモリセル
   、 第１電流電極を第１電力供給端子に結合させ、第２電流
   電極及び制御電極をデータラインに結合させ、それによ
   りロジック状態電流は、選択されたメモリセルの導電率
   に関する大きさである第１トランジスタ、 第１電流電極を第１電力供給端子に結合させ、第２電流
   電極及び制御電極を基準メモリセルに結合させ、それに
   より、基準電流は、第２導電率に関する大きさである第
   ２トランジスタ、 ロジック状態電流を基準電流と比較し、ロジック状態電
   流が第１導電率に比例する場合第１ロジック状態におい
   て出力を与え、ロジック状態電流が第２導電率に比例す
   る場合、 第２ロジック状態において出力信号を与える比較手段、 を具備する不揮発性メモリ用センス増幅器。 ２、所定時間の間アドレスを受信するデコーダ手段に続
   く比較器を使用禁止にする使用禁止手段を具える前記特
   許請求の範囲第１項記載の不揮発性メモリ用センス増幅
   器。