JPS59218696A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS59218696A JPS59218696A JP58092641A JP9264183A JPS59218696A JP S59218696 A JPS59218696 A JP S59218696A JP 58092641 A JP58092641 A JP 58092641A JP 9264183 A JP9264183 A JP 9264183A JP S59218696 A JPS59218696 A JP S59218696A
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- Japan
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- potential
- node
- bit line
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- transistor
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリに係り、特にＭＯＳ（絶縁ダート
型）メモリのビット線負荷回路に関する。
型）メモリのビット線負荷回路に関する。
第１図は、０ＭＯ８（相補型ＭＯ８）型のＥＰＲＯＭ（
電気的書き込み可能な続出専用メモリ）の一部を示して
おり、Ｎ、〜Ｎ８はＮチャンネルエンハンスメント型Ｍ
ＯＳトランソスタ、Ｐ１〜Ｐ３はＰチャンネルエンへン
スメント型ＭＯ８）ランジスタ、１は不揮発性メモリセ
ル用トランジスタ、２はビット線、３はビット線負荷回
路、４はカレントシラー型差動増幅器からなるＣＭＯＳ
センスアンゾアンプバイアス回路、ｖＣＣおよびＶｓａ
（（Ｖｃｃ ）は電汁電位、Ａ点はセンスアンプ４の
一方のセンス入力ノード、Ｂ点はセンスアンプ４の他方
のセンス入力ノードの電位である。即ち、上記ノードＢ
にビット線２が接続され、このビット線２はトランスフ
ァトランジスタＮ、およびビット線選択用トランジスタ
Ｎ１が直列に挿入されたのちメモリセル用トランジスタ
１に接続されている。ここで、上記トランジスタＮ２と
トランジスタＮｔ トの接続ノードをＣ，）ランジス
タＮ１ とトランジスタ１との接続ノードｉＤで表わし
ており、上記ノードＣとＶｃｃ電位端との間にバイアス
用トランノスタＮ、が接続されている。そして、上６己
トランジスタＮ！＋Ｎ３およびセンスアンプ４の定電流
源用トランジスタＮ６のり−トにバイアス回路５の出力
ノードＥが接続されている。
電気的書き込み可能な続出専用メモリ）の一部を示して
おり、Ｎ、〜Ｎ８はＮチャンネルエンハンスメント型Ｍ
ＯＳトランソスタ、Ｐ１〜Ｐ３はＰチャンネルエンへン
スメント型ＭＯ８）ランジスタ、１は不揮発性メモリセ
ル用トランジスタ、２はビット線、３はビット線負荷回
路、４はカレントシラー型差動増幅器からなるＣＭＯＳ
センスアンゾアンプバイアス回路、ｖＣＣおよびＶｓａ
（（Ｖｃｃ ）は電汁電位、Ａ点はセンスアンプ４の
一方のセンス入力ノード、Ｂ点はセンスアンプ４の他方
のセンス入力ノードの電位である。即ち、上記ノードＢ
にビット線２が接続され、このビット線２はトランスフ
ァトランジスタＮ、およびビット線選択用トランジスタ
Ｎ１が直列に挿入されたのちメモリセル用トランジスタ
１に接続されている。ここで、上記トランジスタＮ２と
トランジスタＮｔ トの接続ノードをＣ，）ランジス
タＮ１ とトランジスタ１との接続ノードｉＤで表わし
ており、上記ノードＣとＶｃｃ電位端との間にバイアス
用トランノスタＮ、が接続されている。そして、上６己
トランジスタＮ！＋Ｎ３およびセンスアンプ４の定電流
源用トランジスタＮ６のり−トにバイアス回路５の出力
ノードＥが接続されている。
なお、Ｖｃｃは接地電位であり、ノードＥの電位ｖＥ
は＋３ｖである。
は＋３ｖである。
而して、列デコーダ出力によりビット線選択トランジス
タＮ１が選択されたとき、メモリセル用トランジスタ１
に予めデータの書き込みが行なわれていない場合にはこ
のトランジスタ１はオン状態になり、前記ノードＤの電
位ＶＤ およびノードＣの電位Ｖｃ がそれぞイ℃
下がり、トランジスタＮ３ およびＮ２がそれぞれオ
ン状態になり、ノードＢの電位ＶＢ がノードＡの電
位ｖＡ より下がり、センスアンプ４は前記メモリセ
ルが非書き込み状態であるとの判定検出を行なう。これ
に対して、ビット線選択トランジスタＮ８が選択された
μき、メモリセル用トランジスタ１に予めデータの書き
込みが行なわれている場合にはこのトランジスタ１はオ
フ状態になり、前記ノードＣはトランジスタＮｓおよび
Ｎ！により充電されてその電位Ｖｃ は上がる。
タＮ１が選択されたとき、メモリセル用トランジスタ１
に予めデータの書き込みが行なわれていない場合にはこ
のトランジスタ１はオン状態になり、前記ノードＤの電
位ＶＤ およびノードＣの電位Ｖｃ がそれぞイ℃
下がり、トランジスタＮ３ およびＮ２がそれぞれオ
ン状態になり、ノードＢの電位ＶＢ がノードＡの電
位ｖＡ より下がり、センスアンプ４は前記メモリセ
ルが非書き込み状態であるとの判定検出を行なう。これ
に対して、ビット線選択トランジスタＮ８が選択された
μき、メモリセル用トランジスタ１に予めデータの書き
込みが行なわれている場合にはこのトランジスタ１はオ
フ状態になり、前記ノードＣはトランジスタＮｓおよび
Ｎ！により充電されてその電位Ｖｃ は上がる。
［７かし、この場合、上記電位Ｖｃ はＶｃｃ −Ｖ
ＴＨＮ（バイアス用トランジスタＮ、の閾値電圧）に制
限されるので、前記ノードＤの電位ＶＤも上記値ＶＣ制
限され、メモリセルに不要に高い電位が印加されてその
記憶内容が変化することはない。そして、前記ノードＣ
の！１位Ｖｃ がＶｃｃ −ＶＴＨＮ まで上がる
と、トランジスタＮ３およびＮ２はオフ状態になり、ノ
ードＢは負荷回路３により充電されてその電位ＶＢ
がノードＡの電位ｖＡ より上がり、センスアンプ４
は前記メモリセルが書き込み状態であるとの判定検出を
行なう。
ＴＨＮ（バイアス用トランジスタＮ、の閾値電圧）に制
限されるので、前記ノードＤの電位ＶＤも上記値ＶＣ制
限され、メモリセルに不要に高い電位が印加されてその
記憶内容が変化することはない。そして、前記ノードＣ
の！１位Ｖｃ がＶｃｃ −ＶＴＨＮ まで上がる
と、トランジスタＮ３およびＮ２はオフ状態になり、ノ
ードＢは負荷回路３により充電されてその電位ＶＢ
がノードＡの電位ｖＡ より上がり、センスアンプ４
は前記メモリセルが書き込み状態であるとの判定検出を
行なう。
ところで、前記負荷回路３として、従来は第２図（ａ）
に示すように、Ｎチャンネルエンへンスメント型トラン
ソスタ２０のダート・ドレイン相互全接続してなるＮｙ
−ヤンネル負荷あるいは第３図（ａ）に示すようにＰヲ
ゝヤンネルエンハンスメント型トランソスタ３０のケ、
） 全ＶＣＣ電位端に接続してなるＰチャンネルア
クティブ負荷が用いられている。
に示すように、Ｎチャンネルエンへンスメント型トラン
ソスタ２０のダート・ドレイン相互全接続してなるＮｙ
−ヤンネル負荷あるいは第３図（ａ）に示すようにＰヲ
ゝヤンネルエンハンスメント型トランソスタ３０のケ、
） 全ＶＣＣ電位端に接続してなるＰチャンネルア
クティブ負荷が用いられている。
上記Ｎチャンネル負荷を用いた場合には、ノードＤの電
位ＶＤ と、ビット線選択トランジスタＮ１に流れる
電流ＩＮｆと、非曹き込み状態のメモリセル用トランソ
スタＪＫ流れる電流工１と、ノードＢの電位ＶＢ と
の関係は第２図（ｂ）に示すようになる。ここで、上記
電流ＩＮｊと■１とが一致する点Ｆが非筈き込み状態の
ノードＢの電位であり、ノードＤの電位ＶＤ Ｖｉ上
上記点色前記電流１．ｊの値が写となる点Ｇとの間の振
幅で掟化する。この場合、Ｎチャンネル負荷のトランジ
スタ２０に基板バイアス効果の影響があるので、ノード
Ｂの電位ＶＢ はハイレベルでも３Ｖ程度にしかなら
ず、ノードＢの電位ｖＢ０イレベｌしとロウレベルとの
差が少なく、センスアンプ４の設計が難しい。
位ＶＤ と、ビット線選択トランジスタＮ１に流れる
電流ＩＮｆと、非曹き込み状態のメモリセル用トランソ
スタＪＫ流れる電流工１と、ノードＢの電位ＶＢ と
の関係は第２図（ｂ）に示すようになる。ここで、上記
電流ＩＮｊと■１とが一致する点Ｆが非筈き込み状態の
ノードＢの電位であり、ノードＤの電位ＶＤ Ｖｉ上
上記点色前記電流１．ｊの値が写となる点Ｇとの間の振
幅で掟化する。この場合、Ｎチャンネル負荷のトランジ
スタ２０に基板バイアス効果の影響があるので、ノード
Ｂの電位ＶＢ はハイレベルでも３Ｖ程度にしかなら
ず、ノードＢの電位ｖＢ０イレベｌしとロウレベルとの
差が少なく、センスアンプ４の設計が難しい。
また、Ｐチャンネルアクチー「ブ負荷を用いた第３図（
ｂ）に示すようになる。この場合は、ノードＤの電位Ｖ
ｎ の変化に対するノードＢの電位ＶＢ の変化が
急激過ぎるので、プロセスｉ４ラメータの変動に対する
余裕が小さい。
ｂ）に示すようになる。この場合は、ノードＤの電位Ｖ
ｎ の変化に対するノードＢの電位ＶＢ の変化が
急激過ぎるので、プロセスｉ４ラメータの変動に対する
余裕が小さい。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ルの記憶内容に応じて定まるビット線上のセンスアンプ
入力ノードにおける電位のハイレベルとロウレベルとの
差が大きく、ビット線の電位変化に対する上記入力ノー
ドの電位の変化が緩やかでプロセスノやラメータの変動
に対する余裕が大きい半導体メモリを提供するものであ
る。
ルの記憶内容に応じて定まるビット線上のセンスアンプ
入力ノードにおける電位のハイレベルとロウレベルとの
差が大きく、ビット線の電位変化に対する上記入力ノー
ドの電位の変化が緩やかでプロセスノやラメータの変動
に対する余裕が大きい半導体メモリを提供するものであ
る。
即ち、本発明の半導体メモリは、ビット線の負荷回路と
してダート・ドレイン相互が接続されたＰチャンネルエ
ンハンスメント型トランジスタを用いたことを特徴とす
るものである。
してダート・ドレイン相互が接続されたＰチャンネルエ
ンハンスメント型トランジスタを用いたことを特徴とす
るものである。
このような半導体メモリによれば、上記Ｐチャンネルト
ランジスタ負荷はパックダートノ々イ効果の１がないの
で、ビット線電位のハイレベルが比較的高くなる。また
、上記Ｐ′ｆ−ヤンネル負荷は飽和領域で動作し、ビッ
ト線電位の変化に対するセンスアンプ入力ノード電位の
変化は比較的緩やかになる。
ランジスタ負荷はパックダートノ々イ効果の１がないの
で、ビット線電位のハイレベルが比較的高くなる。また
、上記Ｐ′ｆ−ヤンネル負荷は飽和領域で動作し、ビッ
ト線電位の変化に対するセンスアンプ入力ノード電位の
変化は比較的緩やかになる。
以下、図面全参照して本発明の一実施例を詳細に説明す
る。
る。
第４図に示すＣＭＯ８・ＥＦＲＯＭは、第１図を参照し
て前述したＣＭＯ８，ＥＦＲＯＭにおける負荷回路３と
して、Ｐチャンネルエンハンスメント型トランジスタ４
０のｒ−）・ドレイン相互を接続してなるＰチャンネル
負荷を用いたものであり、第１図中と同一部分には同一
符号を付してその説明を省略する。
て前述したＣＭＯ８，ＥＦＲＯＭにおける負荷回路３と
して、Ｐチャンネルエンハンスメント型トランジスタ４
０のｒ−）・ドレイン相互を接続してなるＰチャンネル
負荷を用いたものであり、第１図中と同一部分には同一
符号を付してその説明を省略する。
上記構成によれば、メモリセルデータの読み出し動作は
第１図を参照して前述したとほぼ同様に行なわれる。こ
の場合、メモリセルが非書き込み状態のときの読み出し
時におけぬノードＢの電位ＶＢ のハイレベルは、Ｐ
チャンネル負荷にはバックダートバイアス効果の影響が
ないのでＶｃｃ −ｖＴＨＰ（Ｐチャンネルトランジス
タ４０の閾値電圧）まで上がる。したがって、ノードＢ
のＮ位ＶＢ のハイレベルとロウレベルと差は、前述し
たＮチャンネル負荷を用いる場合よりも大きくなる。ま
た、上記Ｐチャンネル負荷のトランゾスタ４０は飽和領
域で動作し、そノコ７／りｙ ンｌｄ （Ｖｃｃ −Ｖ
ＴＨＰ −ＶＢ）” １ｃＪｔ例するので、ノードＤの
電位ＶＤ の変化に対するノードＢの電位ＶＢ の
変化は比較的緩やかになる。ここで、ノードＤの電位Ｖ
Ｄ と、ビット線選択トランジスタＮ８に流れる電流
Ｉ、ｌ−と、メモリセルに流れる電流工、と、ノードＢ
の電位ＶＢ との関係についてシミュレーションを行
った結果を第５図に示している。ここで、電流ＩＮｌと
工、とが一致する点Ｆが非書き込み状態のノードＤの電
位であり、ノードＤの電位ＶＤは上記点Ｆと前記電流１
Ｎ１−の値が零となる点Ｇとの間の振幅で変化する。こ
の図からも、前述したようにノードＤの電位ＶＯの変化
に対するノードＢの電位ＶＢ の変化は比較的緩やか
であり、またノード電位ＶＢ のハイレベルとロウレ
ベルの差もＮチャンネル負荷使用の場合に比べて大きく
なっていることが分る。
第１図を参照して前述したとほぼ同様に行なわれる。こ
の場合、メモリセルが非書き込み状態のときの読み出し
時におけぬノードＢの電位ＶＢ のハイレベルは、Ｐ
チャンネル負荷にはバックダートバイアス効果の影響が
ないのでＶｃｃ −ｖＴＨＰ（Ｐチャンネルトランジス
タ４０の閾値電圧）まで上がる。したがって、ノードＢ
のＮ位ＶＢ のハイレベルとロウレベルと差は、前述し
たＮチャンネル負荷を用いる場合よりも大きくなる。ま
た、上記Ｐチャンネル負荷のトランゾスタ４０は飽和領
域で動作し、そノコ７／りｙ ンｌｄ （Ｖｃｃ −Ｖ
ＴＨＰ −ＶＢ）” １ｃＪｔ例するので、ノードＤの
電位ＶＤ の変化に対するノードＢの電位ＶＢ の
変化は比較的緩やかになる。ここで、ノードＤの電位Ｖ
Ｄ と、ビット線選択トランジスタＮ８に流れる電流
Ｉ、ｌ−と、メモリセルに流れる電流工、と、ノードＢ
の電位ＶＢ との関係についてシミュレーションを行
った結果を第５図に示している。ここで、電流ＩＮｌと
工、とが一致する点Ｆが非書き込み状態のノードＤの電
位であり、ノードＤの電位ＶＤは上記点Ｆと前記電流１
Ｎ１−の値が零となる点Ｇとの間の振幅で変化する。こ
の図からも、前述したようにノードＤの電位ＶＯの変化
に対するノードＢの電位ＶＢ の変化は比較的緩やか
であり、またノード電位ＶＢ のハイレベルとロウレ
ベルの差もＮチャンネル負荷使用の場合に比べて大きく
なっていることが分る。
なお、本発明は上記実施例に限られるものでになく、第
６図に示すようにＣＭＯＳスタティックメモリのビット
線負荷回路としてＰチャンネルトランジスタ６０，６０
ダート１ドレイン相互全接続したものを用いることによ
って、前記実施例と同様な効果が得られる。ここで、６
１はスタティックメモリセル、ＷＬはワード線、ＢＬお
よびＢＬはビット線、６２および６１はビット線選択用
トランジスタ、６４はセンスアンプである。
６図に示すようにＣＭＯＳスタティックメモリのビット
線負荷回路としてＰチャンネルトランジスタ６０，６０
ダート１ドレイン相互全接続したものを用いることによ
って、前記実施例と同様な効果が得られる。ここで、６
１はスタティックメモリセル、ＷＬはワード線、ＢＬお
よびＢＬはビット線、６２および６１はビット線選択用
トランジスタ、６４はセンスアンプである。
また、前記各実施例において、センスアンプはカレント
ミラー型差動増幅器に限られるものではない。
ミラー型差動増幅器に限られるものではない。
上述したように本発明の半導体メモリによれば、メモリ
セルの記憶内容に応じて定まるピッ線上のセンスアンプ
入力ノードにおける電位のハイレベルとロウレベルとの
差が大キく、ビット線の電位変化に対する上記へカノー
ドの電位の変化カ緩やかであるので、プロセスパラメー
タの変動に対する余裕が大きい利点がある。
セルの記憶内容に応じて定まるピッ線上のセンスアンプ
入力ノードにおける電位のハイレベルとロウレベルとの
差が大キく、ビット線の電位変化に対する上記へカノー
ドの電位の変化カ緩やかであるので、プロセスパラメー
タの変動に対する余裕が大きい利点がある。
第１図はＣＭＯ８−ＥＰＲＯＭの一部を示す構成説明図
、第２図（−）および第３図（、）はそれぞれ第１図の
負荷回路の従来例を示す構成説明図、第２図（ｂ）およ
び第３図（ｂ）はそれぞれ対応して第１図の負荷回路と
して第２図（＋りあるいは第３図（−）の負荷を用いた
場合の特性を示す特性図、第４図は本発明の半導体メモ
リの一実施例に係るＣＭＯＢ−ＥＰＲＯＭの一部を示す
構成説明図、第５図は第４図のＲＯＭの特性を示す特性
図、第６図は本発明の他の実施例に係るＣＭＯＳスタテ
ィックメモリの一部を示す構成説明図である。 １．６１・・・メモリセル、２．ＢＬ 、ＢＬ・・・ビ
ット線、４，６４…センスアンプ、Ｎ、、６．？。 ６２・°・ビット線選択用トランジスタ、４ｏ。 ６０．６０・・・Ｐチャンネル負荷トランソスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 （ａ） （ｂ） 第３図 （ａ） （ｂ） 第５図 Ｖ。
、第２図（−）および第３図（、）はそれぞれ第１図の
負荷回路の従来例を示す構成説明図、第２図（ｂ）およ
び第３図（ｂ）はそれぞれ対応して第１図の負荷回路と
して第２図（＋りあるいは第３図（−）の負荷を用いた
場合の特性を示す特性図、第４図は本発明の半導体メモ
リの一実施例に係るＣＭＯＢ−ＥＰＲＯＭの一部を示す
構成説明図、第５図は第４図のＲＯＭの特性を示す特性
図、第６図は本発明の他の実施例に係るＣＭＯＳスタテ
ィックメモリの一部を示す構成説明図である。 １．６１・・・メモリセル、２．ＢＬ 、ＢＬ・・・ビ
ット線、４，６４…センスアンプ、Ｎ、、６．？。 ６２・°・ビット線選択用トランジスタ、４ｏ。 ６０．６０・・・Ｐチャンネル負荷トランソスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 （ａ） （ｂ） 第３図 （ａ） （ｂ） 第５図 Ｖ。
Claims (1)
- メモリセルと、このメモリセルに接続されたビット線と
、このビット線に直列に挿入されたピッ）＋％ＩｉＪ選
択用ＭＯ８）ランジスタと、上記ビット線に接続された
センスアンプと、上記ビット線の負荷回路として接続さ
れたダート・ドレイン相互が接続されたＰチャンネルエ
ンハンスメント型トランジスタとを具備することを特徴
とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092641A JPS59218696A (ja) | 1983-05-26 | 1983-05-26 | 半導体メモリ |
| US06/610,704 US4916665A (en) | 1983-05-26 | 1984-05-16 | Semiconductor memory device with P-channel MOS transistor load circuit |
| DE19843419670 DE3419670A1 (de) | 1983-05-26 | 1984-05-25 | Halbleiter-speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092641A JPS59218696A (ja) | 1983-05-26 | 1983-05-26 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218696A true JPS59218696A (ja) | 1984-12-08 |
| JPS6322395B2 JPS6322395B2 (ja) | 1988-05-11 |
Family
ID=14060070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092641A Granted JPS59218696A (ja) | 1983-05-26 | 1983-05-26 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916665A (ja) |
| JP (1) | JPS59218696A (ja) |
| DE (1) | DE3419670A1 (ja) |
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| JPS62121987A (ja) * | 1985-11-21 | 1987-06-03 | Sony Corp | メモリ−回路 |
| JPS62132299A (ja) * | 1985-11-25 | 1987-06-15 | モトロ−ラ・インコ−ポレ−テツド | 不揮発性メモリ用センス増幅器 |
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| US4813022A (en) * | 1986-12-26 | 1989-03-14 | Kabushiki Kaisha Toshiba | Static memory with pull-up circuit for pulling-up a potential on a bit line |
| JP2007133987A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
Families Citing this family (20)
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| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
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| GB8907045D0 (en) * | 1989-03-29 | 1989-05-10 | Hughes Microelectronics Ltd | Sense amplifier |
| JP2601903B2 (ja) * | 1989-04-25 | 1997-04-23 | 株式会社東芝 | 半導体記憶装置 |
| US5237534A (en) * | 1989-04-27 | 1993-08-17 | Kabushiki Kaisha Toshiba | Data sense circuit for a semiconductor nonvolatile memory device |
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| JPH0793033B2 (ja) * | 1989-08-24 | 1995-10-09 | 日本電気株式会社 | センスアンプ |
| JPH04321997A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | 半導体メモリ装置 |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
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