JPS632193A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPS632193A JPS632193A JP61145798A JP14579886A JPS632193A JP S632193 A JPS632193 A JP S632193A JP 61145798 A JP61145798 A JP 61145798A JP 14579886 A JP14579886 A JP 14579886A JP S632193 A JPS632193 A JP S632193A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、センスアンプ回路に関し、特に、高集積メ
モリ素子においてデータ線の微小信号電圧を検知し増幅
するカレントミラー型のセンスアンプ回路に関する。
モリ素子においてデータ線の微小信号電圧を検知し増幅
するカレントミラー型のセンスアンプ回路に関する。
［従来の技術］
近年、ダイナミック型またはスタチック型のＭＯ８ＲＡ
Ｍ（Ｍｅｔａｌ ０ｘｉｄｅ ５ｅＩＩｌｌｃｏｎ
ｄｕｃｔｏｒＲａｎｄｏｍ Ａ ＣＣｅ５Ｓ Ｍ
１３ｍｏｒｙ）などの高集積メモリ素子において、メモ
リのデータ線上の微小信号電圧を高速かつ高感度に検知
し！！１幅する珊幅器、すなわちセンスアンプ回路のｆ
！凹性が増大しつつある。
Ｍ（Ｍｅｔａｌ ０ｘｉｄｅ ５ｅＩＩｌｌｃｏｎ
ｄｕｃｔｏｒＲａｎｄｏｍ Ａ ＣＣｅ５Ｓ Ｍ
１３ｍｏｒｙ）などの高集積メモリ素子において、メモ
リのデータ線上の微小信号電圧を高速かつ高感度に検知
し！！１幅する珊幅器、すなわちセンスアンプ回路のｆ
！凹性が増大しつつある。
第４図は、０ＭＯ８（ＣｏｍｐｌｅｒＢｅｎｔａｒｙ
ＭＯＳ）回路系で構成した、カレントミラー型の従来
の高感度センスアンプ回路の回路図である。
ＭＯＳ）回路系で構成した、カレントミラー型の従来
の高感度センスアンプ回路の回路図である。
まず％第４図を参照して従来のカレントミラー型のセン
スアンプの構成について説明する６第４図において、／
Ｅ９１１のＮチャネルＭＯＳトランジスタＱｓ＋とＰチ
ャネルＭＯＳトランジスタＱｐ＋とが第１のスタティッ
クインバータ１を形成し、右側のＮチャネルＭＯＳトラ
ンジスタＱ Ｎ ２とＰチャネルＭＯＳトランジスタＱ
ｐ ２とが第２のスタティックインバータ２を形成する
。なお、ＰチャネルのＭＯＳトランジスタＱＰ ＋ ＊
Ｑｐ ２はカレントミラー（負荷側）を構成している
。ＭＯＳトランジスタＱＮＩのゲート電憔とＭＯＳトラ
ンジスタＱＮ２のゲート？ｌＩＮとには、それぞれ、互
いに相補的関係にある入力データＤＩＮとＤＩＮとが印
加される。さらに、第１のスタティックインバータ１を
構成するＭＯＳトランジスタＱＦＩおよびＭＯＳトラン
ジスタＱＮＩは、ＮチャネルのＭＯＳトランジスタＱｓ
ｓを介して、アース電位とＶｃｃ （＝５．０Ｖ）と
の間に接続され、第２のスタティックインバータ２を構
成づるＭＯＳトランジスタＱＰｆＪ５よびＭＯＳトラン
ジスタＱＮ２もまた、ＭＯＳトランジスタＱＮＩを介し
てアース電位とＶｃ ＝ （＝５．ＯＶ）との間に接
続されている。このＭＯＳトランジスタＱＮ、は、外部
から印加されるハイレベルのセンス開始信号φ、に応答
して導通し、第１のスタティックインバータ１および第
２のスタティックインバータ２をアース電位に接続する
。さらに、第１のスタティックインバータ１の出力電圧
■、が基準電位として第２のスタティックインバータ２
のＭＯＳトランジスタＱＰ２のゲート電４に与えられる
。そして、このＩＳ準電位Ｖ、とＤＩＮとの差の電圧が
センス出力り。ＬＪＴとして第２のスタティックインバ
ータ２から出力される。
スアンプの構成について説明する６第４図において、／
Ｅ９１１のＮチャネルＭＯＳトランジスタＱｓ＋とＰチ
ャネルＭＯＳトランジスタＱｐ＋とが第１のスタティッ
クインバータ１を形成し、右側のＮチャネルＭＯＳトラ
ンジスタＱ Ｎ ２とＰチャネルＭＯＳトランジスタＱ
ｐ ２とが第２のスタティックインバータ２を形成する
。なお、ＰチャネルのＭＯＳトランジスタＱＰ ＋ ＊
Ｑｐ ２はカレントミラー（負荷側）を構成している
。ＭＯＳトランジスタＱＮＩのゲート電憔とＭＯＳトラ
ンジスタＱＮ２のゲート？ｌＩＮとには、それぞれ、互
いに相補的関係にある入力データＤＩＮとＤＩＮとが印
加される。さらに、第１のスタティックインバータ１を
構成するＭＯＳトランジスタＱＦＩおよびＭＯＳトラン
ジスタＱＮＩは、ＮチャネルのＭＯＳトランジスタＱｓ
ｓを介して、アース電位とＶｃｃ （＝５．０Ｖ）と
の間に接続され、第２のスタティックインバータ２を構
成づるＭＯＳトランジスタＱＰｆＪ５よびＭＯＳトラン
ジスタＱＮ２もまた、ＭＯＳトランジスタＱＮＩを介し
てアース電位とＶｃ ＝ （＝５．ＯＶ）との間に接
続されている。このＭＯＳトランジスタＱＮ、は、外部
から印加されるハイレベルのセンス開始信号φ、に応答
して導通し、第１のスタティックインバータ１および第
２のスタティックインバータ２をアース電位に接続する
。さらに、第１のスタティックインバータ１の出力電圧
■、が基準電位として第２のスタティックインバータ２
のＭＯＳトランジスタＱＰ２のゲート電４に与えられる
。そして、このＩＳ準電位Ｖ、とＤＩＮとの差の電圧が
センス出力り。ＬＪＴとして第２のスタティックインバ
ータ２から出力される。
次に、第５図は、第４図に示した従来のセンスアンプ回
路を構成する各インバータ段の負荷特性およびドライバ
特性を示す図である。ざらに、第６図は、第４図に示し
た従来のセンスアンプ回路の入出力特性を示−４図であ
り、第７図は、このセンスアンプ回路の総消費電流を示
す図である。
路を構成する各インバータ段の負荷特性およびドライバ
特性を示す図である。ざらに、第６図は、第４図に示し
た従来のセンスアンプ回路の入出力特性を示−４図であ
り、第７図は、このセンスアンプ回路の総消費電流を示
す図である。
次に、第５図、第６図および第７図を参照して、第４図
のセンスアンプ回路の動作について説明する。第４図の
センスアンプ回路において、まず、入力データの検知開
始時には、センス開始信号φＳがハイレベルになって〜
１０ＳトランジスタＱＮ、が導通し、第１のスタティッ
クインバータ１はＶｃ（とアース電位との間に直列に接
続され、第２のスタティックインバータ２はＶｃｃとア
ース電位との間に直列に接続されることになる。そして
スタティックインバータ１のＭｏＳトランジスタＱＮＩ
のゲート電極には一方の入力データＤ【Ｎが入力され、
スタティックインバータ２のＭＯＳトランジスタＱＮ２
のゲート電極には他方の入力データＤＩＮが入力される
。ここで、ＭｏＳトランジスタＱＰ＋は、飽和領域で動
作するので、ＭＯＳトランジスタＱＰＩおよびＱＮＩか
らなる第１のスタティックインバータ１の負荷曲線は、
第５図中の曲線ａのようになる。ここで、第１のスタテ
ィックインバータ１のＭＯＳトランジスタＱＮＩのドラ
イバ特性は、第５図中の曲線すのようになり、これらの
特性曲線ａとｂとはＶ、 −Ａにおいて交わる。さらに
、第２のスタティックインバータ２のＭｏＳトランジス
タＱＰ２のゲート電圧は、Ｑｐ＋のゲート電圧と同じＡ
−Ｖ、なので、ＭＯＳトランジスタＱＰ２およびＱ Ｎ
２からなる第２のスタティックインバータ２の負荷曲
線は、第５図中の曲ｌ５１Ｃとなる。そして、Ｄ＋ Ｎ
−Ｄ＋＋＋の場合は、ＭＯＳ ）−ランジスタＱＮ２
のドライバ特性は、ＱＮＩの場合と同様に曲１ｂとなり
、したがって、特性的５ｂとＣとはり。ＵＴ−Ａにおい
て交わる。しかしながら、曲線すとＣとは共に５１管領
域で交わっているのでＤＩＮがわずかに増減しても、Ｍ
ｏＳトランジスタＱＮ２のドライバ特性的１ｂは第５図
中の曲１ｉ１ｄまたはｅのように変化し、第２のスタテ
ィックインバータ２の負荷曲ＰｉｌＣとの交点も、第５
図中のり。ＵＴ”Ｂ＝ＤｏＵ Ｔ ＝Ｃと大きく変動す
る。したがって、第６図の入出力特性図に示したように
、第２のスタティックインバータ２の論理しきい頑がＤ
ＩＮになるように第１のスタティックインバータ１が基
準電圧■、をｙ４ＭＬ、ているということができる。そ
して、第６図に示すように、入力電圧ＤＩ、が低い方が
入出力特性曲線の傾きが大きく、したがってセンスアン
プ回路の感度が良好であり、また第７図に示すように、
回路の総消′Ｒ電流が小さい。−方、入力電圧Ｄ＋ Ｎ
＊ Ｄ＋ ｓが共に比較的高い領域、すなわち２■〜３
ｖの領域になると、第６図に示すように、入出力特性曲
線の傾き、すなわちセンスアンプ回路の感度が急激に低
下し、また第７図に示すように回路の総消費電流が著し
く増大する。このような現象は、Ｄ＋ ｓ 、 Ｄ＋
Ｎが２ｖ〜３■の領域では、ＭｏＳトランジスタＱｐ
＋ ＋ ＱＮ ＋からなる第１のスタティックインバー
タ１に流れる定常電流が増大し、かつＭＯＳトランジス
タＯＰ２およびＱＮ２からなる第２のスタティックイン
バータ２においてＭＯＳトランジスタＱ Ｎ ２による
アース電位への引き下げが強くなり、ＭＯＳトランジス
タＱｒ＋およびＱＦ２からなるカレントミラーが飽和＃
４域のｖＪ作から外れることによるものである。
のセンスアンプ回路の動作について説明する。第４図の
センスアンプ回路において、まず、入力データの検知開
始時には、センス開始信号φＳがハイレベルになって〜
１０ＳトランジスタＱＮ、が導通し、第１のスタティッ
クインバータ１はＶｃ（とアース電位との間に直列に接
続され、第２のスタティックインバータ２はＶｃｃとア
ース電位との間に直列に接続されることになる。そして
スタティックインバータ１のＭｏＳトランジスタＱＮＩ
のゲート電極には一方の入力データＤ【Ｎが入力され、
スタティックインバータ２のＭＯＳトランジスタＱＮ２
のゲート電極には他方の入力データＤＩＮが入力される
。ここで、ＭｏＳトランジスタＱＰ＋は、飽和領域で動
作するので、ＭＯＳトランジスタＱＰＩおよびＱＮＩか
らなる第１のスタティックインバータ１の負荷曲線は、
第５図中の曲線ａのようになる。ここで、第１のスタテ
ィックインバータ１のＭＯＳトランジスタＱＮＩのドラ
イバ特性は、第５図中の曲線すのようになり、これらの
特性曲線ａとｂとはＶ、 −Ａにおいて交わる。さらに
、第２のスタティックインバータ２のＭｏＳトランジス
タＱＰ２のゲート電圧は、Ｑｐ＋のゲート電圧と同じＡ
−Ｖ、なので、ＭＯＳトランジスタＱＰ２およびＱ Ｎ
２からなる第２のスタティックインバータ２の負荷曲
線は、第５図中の曲ｌ５１Ｃとなる。そして、Ｄ＋ Ｎ
−Ｄ＋＋＋の場合は、ＭＯＳ ）−ランジスタＱＮ２
のドライバ特性は、ＱＮＩの場合と同様に曲１ｂとなり
、したがって、特性的５ｂとＣとはり。ＵＴ−Ａにおい
て交わる。しかしながら、曲線すとＣとは共に５１管領
域で交わっているのでＤＩＮがわずかに増減しても、Ｍ
ｏＳトランジスタＱＮ２のドライバ特性的１ｂは第５図
中の曲１ｉ１ｄまたはｅのように変化し、第２のスタテ
ィックインバータ２の負荷曲ＰｉｌＣとの交点も、第５
図中のり。ＵＴ”Ｂ＝ＤｏＵ Ｔ ＝Ｃと大きく変動す
る。したがって、第６図の入出力特性図に示したように
、第２のスタティックインバータ２の論理しきい頑がＤ
ＩＮになるように第１のスタティックインバータ１が基
準電圧■、をｙ４ＭＬ、ているということができる。そ
して、第６図に示すように、入力電圧ＤＩ、が低い方が
入出力特性曲線の傾きが大きく、したがってセンスアン
プ回路の感度が良好であり、また第７図に示すように、
回路の総消′Ｒ電流が小さい。−方、入力電圧Ｄ＋ Ｎ
＊ Ｄ＋ ｓが共に比較的高い領域、すなわち２■〜３
ｖの領域になると、第６図に示すように、入出力特性曲
線の傾き、すなわちセンスアンプ回路の感度が急激に低
下し、また第７図に示すように回路の総消費電流が著し
く増大する。このような現象は、Ｄ＋ ｓ 、 Ｄ＋
Ｎが２ｖ〜３■の領域では、ＭｏＳトランジスタＱｐ
＋ ＋ ＱＮ ＋からなる第１のスタティックインバー
タ１に流れる定常電流が増大し、かつＭＯＳトランジス
タＯＰ２およびＱＮ２からなる第２のスタティックイン
バータ２においてＭＯＳトランジスタＱ Ｎ ２による
アース電位への引き下げが強くなり、ＭＯＳトランジス
タＱｒ＋およびＱＦ２からなるカレントミラーが飽和＃
４域のｖＪ作から外れることによるものである。
［発明が解決しようとする問題点〕
従来のセンスアンプ回路は、以上のように構成されてい
るので、低いバイアス条件では、高感度の検知が可能で
あるが、バイアス条件が高くなると、すなわち入力電圧
Ｄ＋ ｓ ＋ Ｄ＋ ｓのレベルが高くなると、センス
アンプの感度が著しく劣化するとともに消費電力も増大
し、したがって良好に動作する入力電圧範囲が狭いとい
う問題点があった。
るので、低いバイアス条件では、高感度の検知が可能で
あるが、バイアス条件が高くなると、すなわち入力電圧
Ｄ＋ ｓ ＋ Ｄ＋ ｓのレベルが高くなると、センス
アンプの感度が著しく劣化するとともに消費電力も増大
し、したがって良好に動作する入力電圧範囲が狭いとい
う問題点があった。
この発明は、上述のような問題点を解消するためになさ
れたもので、広い入力電圧範囲にわたって良好な感度を
有しかつ消費電力が小さいセンスアンプ回路を提供する
ことを目的とする。
れたもので、広い入力電圧範囲にわたって良好な感度を
有しかつ消費電力が小さいセンスアンプ回路を提供する
ことを目的とする。
Ｌ問題点を解決するための手段］
この発明にかかるセンスアンプ回路は、センスアンプ回
路を構成する各インバータ段において、第１の電位と第
２の電位との間を流れる電流を一定値に保つように各イ
ンバータ段の負荷手段とドライバ手段との間に電流制限
手段を挿入したものである。
路を構成する各インバータ段において、第１の電位と第
２の電位との間を流れる電流を一定値に保つように各イ
ンバータ段の負荷手段とドライバ手段との間に電流制限
手段を挿入したものである。
［作用］
この発明におけろセンスアンプ回路は、センスアンプ回
路の各インバータ段を流れる電流を制限してこれを一定
値に保つことにより、カレントミラーの動作点を飽和領
域内に保つとともに消費電力の増大を防ぐことができる
。
路の各インバータ段を流れる電流を制限してこれを一定
値に保つことにより、カレントミラーの動作点を飽和領
域内に保つとともに消費電力の増大を防ぐことができる
。
［発明の実旅例］
第１図は、この発明の一実施例であるセンスアンプ回路
を示す回路図である。
を示す回路図である。
まず、第１図を参照してこの発明の一実施例の構成につ
いて説明する。第１図において、ＮチャネルのＭＯＳト
ランジスタＱｓｓは、第１図のＱ８、と同様に外部から
印加されるハイレベルのセンス開始信号φ、に応答して
導通し、左側のスタティックインバータ３および右側の
スタティックインバータ４をＶｃｃとアース電位との間
に接続する。左側のスタティックインバータ３は、第４
図の従来のセンスアンプ回路におけるスタティックイン
バー夕１と同様にＶｃｃ側に設けられたＰチャネルＮ４
０ＳトランジスタＱＰＩと、アース電位側に設けられた
ＮチャネルＭＯ８ｔ−ランジスタＱｓ＋とを含んでいる
が、さらに、これら２つのＭＯＳトランジスタ間に新た
にＰチャネルのＭＯＳトランジスタＱｐｓが直列に挿入
されている点で第１図の従来のセンスアンプ回路と異な
っている。−方、右側のスタティックインバータ４は、
第４図の従来のセンスアンプ回路におけるスタティック
インバータ２と同Ｉ！に、Ｖｃ（側に設けられたＰチャ
ネルＭ ＯＳ ｔ−ランジスタＱＰ２と、アース電位側
に設けられたＮチャネルＭＯ８ｔ−ランジスタＱＮ７と
を含んでいるが、さらに、これら２つのＭＯＳトランジ
スタ間に新たにＰチャネルＭＯＳトランジスタＱＰ４が
直ＷＪに挿入されている点で第１図の従来のセンスアン
プ回路と異なっている。これらの新たに追加されたＭＯ
ＳトランジスタＱＰ５およびＱＩ’４のゲート電極には
、Ｖｒｅｆ（３，０〜４．０Ｖ）なる基準電位が印加さ
れている。なお、ＰチャネルのＭＯＳ）−ランジスタＱ
ｐ：、Ｑｐ：ｌよりレントミラー（負荷１ｌｌＩｌ）を
構成している。また、ＭＯＳトランジスタＱＮＩのゲー
ト電極とＭ ＯＳ トランジスタＱＮ２のゲート電極と
には、それぞれ、第１図のセンスアンプ回路と同様に互
いに相補的関係にある入力データＤＩＮとＤＩＮとが印
加され、スタティックインバータ３の出力゛電圧Ｖ、が
基準電位としてスタティックインバータ４のＭｏＳトラ
ンジスタＱＰ２のゲートｆｆ１ｆｆｌに与えられ、そし
てこの基＊電位■、とＤＩＮとの差の電圧がセンス出力
り。ＬＩＴとしてスタティックインバータ４から出力さ
れる。
いて説明する。第１図において、ＮチャネルのＭＯＳト
ランジスタＱｓｓは、第１図のＱ８、と同様に外部から
印加されるハイレベルのセンス開始信号φ、に応答して
導通し、左側のスタティックインバータ３および右側の
スタティックインバータ４をＶｃｃとアース電位との間
に接続する。左側のスタティックインバータ３は、第４
図の従来のセンスアンプ回路におけるスタティックイン
バー夕１と同様にＶｃｃ側に設けられたＰチャネルＮ４
０ＳトランジスタＱＰＩと、アース電位側に設けられた
ＮチャネルＭＯ８ｔ−ランジスタＱｓ＋とを含んでいる
が、さらに、これら２つのＭＯＳトランジスタ間に新た
にＰチャネルのＭＯＳトランジスタＱｐｓが直列に挿入
されている点で第１図の従来のセンスアンプ回路と異な
っている。−方、右側のスタティックインバータ４は、
第４図の従来のセンスアンプ回路におけるスタティック
インバータ２と同Ｉ！に、Ｖｃ（側に設けられたＰチャ
ネルＭ ＯＳ ｔ−ランジスタＱＰ２と、アース電位側
に設けられたＮチャネルＭＯ８ｔ−ランジスタＱＮ７と
を含んでいるが、さらに、これら２つのＭＯＳトランジ
スタ間に新たにＰチャネルＭＯＳトランジスタＱＰ４が
直ＷＪに挿入されている点で第１図の従来のセンスアン
プ回路と異なっている。これらの新たに追加されたＭＯ
ＳトランジスタＱＰ５およびＱＩ’４のゲート電極には
、Ｖｒｅｆ（３，０〜４．０Ｖ）なる基準電位が印加さ
れている。なお、ＰチャネルのＭＯＳ）−ランジスタＱ
ｐ：、Ｑｐ：ｌよりレントミラー（負荷１ｌｌＩｌ）を
構成している。また、ＭＯＳトランジスタＱＮＩのゲー
ト電極とＭ ＯＳ トランジスタＱＮ２のゲート電極と
には、それぞれ、第１図のセンスアンプ回路と同様に互
いに相補的関係にある入力データＤＩＮとＤＩＮとが印
加され、スタティックインバータ３の出力゛電圧Ｖ、が
基準電位としてスタティックインバータ４のＭｏＳトラ
ンジスタＱＰ２のゲートｆｆ１ｆｆｌに与えられ、そし
てこの基＊電位■、とＤＩＮとの差の電圧がセンス出力
り。ＬＩＴとしてスタティックインバータ４から出力さ
れる。
次に、第２図は、第１図に示したこの発明の一実施例で
あるセンスアンプ回路の入出力特性を示す図であり、第
３図はこのセンスアンプ回路の総：肖′Ｑ電流を示す図
である。
あるセンスアンプ回路の入出力特性を示す図であり、第
３図はこのセンスアンプ回路の総：肖′Ｑ電流を示す図
である。
次に、第２図および第３図を参照して、第１図に示した
この発明の一実施例の動作について説明する。まず、入
力データの検知開始時には、センス開始信号φ、がハイ
レベルになってＭＯＳトランジスタＱＨ３が導通し、左
側のスタティックインバータ３はＶ、。とアース電位と
の間に接読され、右側のスタティックインバータ４はＶ
ｃｃとアース電位との間に接続されることになる。そし
て、スタティックインバータ３のＭｏＳトランジスタＱ
ｓ＋のゲート電極には一方の入力データＤＩＮが与えら
れ、スタティックインバータ４のＭＯＳトランジスタＱ
Ｎ２のゲート１極には他方の入力データＤＩＮが与えら
れる。ここで、ＤＩＮ、Ｑ（ｓが共に比較的低い電圧レ
ベルにある場合には、第４図ないし第７図に示した従来
のセンスアンプ回路の場合と同様に、ＭＯＳトランジス
タＱＰＩとＱＰ２とからなるカレントミラーは、飽和領
域内Ｃ動作する。したがって、第２図および第３図から
明らかなように、入力データＤ Ｉ Ｎ＊ＤＩＮのレベ
ルが低い場合には、入出力特性の傾きが大きくしたがっ
てセンスアンプ感度が良好であり、さらに各インバータ
を流れる定常Ｎ流も小さく、したがって回路の総ｆｌ
ＴＡ雷電流小さい。−方、Ｄ＋ Ｎ 、Ｄ＋ Ｎが共に
比較的高い電圧レベル、すなわち２ｖ〜３ｖの領域にな
ると、第４図に示した従来のセンスアンプ回路では、第
２図または第３図中において比較のために破線で示した
ようにセンスアンプ感度が急激に低下し同時に総消費電
流が著しく増大していた。しかしながら、第１図に示し
た実施例によれば、新たに追加されたＭＯＳトランジス
タＱｐｓおよびＯｐａのゲート電極に、Ｖｃｃとアース
電位との中間電位で必るＶｒｅｒ−３，０〜４．Ｏｖが
印加されているので、従来大きな電源電流が流れた入力
条件下においても、すなわちＤ＋ ＋ｉ ＋ Ｄ＋ Ｎ
が共に比較的高いレベルにある場合においても、ＭｏＳ
トランジスタＱｐ 、、Ｑｐ ｓ は飽和領域で動作す
る。したがって、これらのＮ＝ｌ ＯＳ トランジスタ
Ｑｐ ｓ 、 Ｑｐ ４はそれら自身を介して流れる電
流をほぼ一定値に保つ電流ｌｌ１１１限要素として機能
することになる。これによって、入力データレベルの高
低にかがねらず、回路を流れる電流は一定値以下に保た
れ、総消費電流の増大を抑制することが可能となる。
この発明の一実施例の動作について説明する。まず、入
力データの検知開始時には、センス開始信号φ、がハイ
レベルになってＭＯＳトランジスタＱＨ３が導通し、左
側のスタティックインバータ３はＶ、。とアース電位と
の間に接読され、右側のスタティックインバータ４はＶ
ｃｃとアース電位との間に接続されることになる。そし
て、スタティックインバータ３のＭｏＳトランジスタＱ
ｓ＋のゲート電極には一方の入力データＤＩＮが与えら
れ、スタティックインバータ４のＭＯＳトランジスタＱ
Ｎ２のゲート１極には他方の入力データＤＩＮが与えら
れる。ここで、ＤＩＮ、Ｑ（ｓが共に比較的低い電圧レ
ベルにある場合には、第４図ないし第７図に示した従来
のセンスアンプ回路の場合と同様に、ＭＯＳトランジス
タＱＰＩとＱＰ２とからなるカレントミラーは、飽和領
域内Ｃ動作する。したがって、第２図および第３図から
明らかなように、入力データＤ Ｉ Ｎ＊ＤＩＮのレベ
ルが低い場合には、入出力特性の傾きが大きくしたがっ
てセンスアンプ感度が良好であり、さらに各インバータ
を流れる定常Ｎ流も小さく、したがって回路の総ｆｌ
ＴＡ雷電流小さい。−方、Ｄ＋ Ｎ 、Ｄ＋ Ｎが共に
比較的高い電圧レベル、すなわち２ｖ〜３ｖの領域にな
ると、第４図に示した従来のセンスアンプ回路では、第
２図または第３図中において比較のために破線で示した
ようにセンスアンプ感度が急激に低下し同時に総消費電
流が著しく増大していた。しかしながら、第１図に示し
た実施例によれば、新たに追加されたＭＯＳトランジス
タＱｐｓおよびＯｐａのゲート電極に、Ｖｃｃとアース
電位との中間電位で必るＶｒｅｒ−３，０〜４．Ｏｖが
印加されているので、従来大きな電源電流が流れた入力
条件下においても、すなわちＤ＋ ＋ｉ ＋ Ｄ＋ Ｎ
が共に比較的高いレベルにある場合においても、ＭｏＳ
トランジスタＱｐ 、、Ｑｐ ｓ は飽和領域で動作す
る。したがって、これらのＮ＝ｌ ＯＳ トランジスタ
Ｑｐ ｓ 、 Ｑｐ ４はそれら自身を介して流れる電
流をほぼ一定値に保つ電流ｌｌ１１１限要素として機能
することになる。これによって、入力データレベルの高
低にかがねらず、回路を流れる電流は一定値以下に保た
れ、総消費電流の増大を抑制することが可能となる。
また、第１図中において、ＭＯｓトランジスタＱｐａの
しきい値電圧をＶＴイとすると、基準電位Ｖ、は、入力
データＤ＋ Ｎ＊ Ｄ＋ Ｈのレベルが＾い場合でも、
Ｖｒｅｆ＋Ｖｔ＋以下には下がらない。このため、Ｍｏ
８ ｔ−ランジスタＱｐ ３． ＱＰ２からなるカレン
トミラーは、入力条件が高くなってもほとんど飽和領域
からずれて動作することがなくなり、したがって第２図
に示すように、入出力特性が急激に劣化し、センス７ン
ブ感度が低下することはない。
しきい値電圧をＶＴイとすると、基準電位Ｖ、は、入力
データＤ＋ Ｎ＊ Ｄ＋ Ｈのレベルが＾い場合でも、
Ｖｒｅｆ＋Ｖｔ＋以下には下がらない。このため、Ｍｏ
８ ｔ−ランジスタＱｐ ３． ＱＰ２からなるカレン
トミラーは、入力条件が高くなってもほとんど飽和領域
からずれて動作することがなくなり、したがって第２図
に示すように、入出力特性が急激に劣化し、センス７ン
ブ感度が低下することはない。
なお、上述の実旅例では、カレントミラーの負荷側をＰ
チャネルのＭＯＳトランジスタＱｐ＋およびＱＰ２で構
成した場合について説明したが、これらをＮチャネルの
Ｍｏ８）−ランジスタで構成した場合にも同様の効果を
得ることができる。なお、この場合には、電流制限要素
はＩＮチャネルのＭＯＳトランジスタでなければならな
い。
チャネルのＭＯＳトランジスタＱｐ＋およびＱＰ２で構
成した場合について説明したが、これらをＮチャネルの
Ｍｏ８）−ランジスタで構成した場合にも同様の効果を
得ることができる。なお、この場合には、電流制限要素
はＩＮチャネルのＭＯＳトランジスタでなければならな
い。
［発明の効果コ
以上のように、この発明によれば、カレントミラー型セ
ンスアンプを構成する各インバータ段に電流制限索子を
挿入したので、入力データの電圧レベルの広い範囲にわ
たって良好な入出力特性すなわちセンスアンプ感度を肖
ることができ、さらに高レベルの入力データに対しても
回路の総消費電力を抑ありすることができる。
ンスアンプを構成する各インバータ段に電流制限索子を
挿入したので、入力データの電圧レベルの広い範囲にわ
たって良好な入出力特性すなわちセンスアンプ感度を肖
ることができ、さらに高レベルの入力データに対しても
回路の総消費電力を抑ありすることができる。
第１図は、この発明の一実廠例であるセンスアンプ回路
を示す回路図である。 第２図は、第１図に示したセンスアンプ回路の入出力持
性を示す図である。 第３図は、第１０に示したセンスアンプ回路の総消！１
電流を示す回路図である。 第４図は、従来のセンスアンプ回路を示す回路図である
。 第５図１よ、第４図に示した従来のセンスアンプ回路の
負荷特性およびドライバ特性を示す図である。 第６図は、第４図に示した従来のセンスアンプ回路の入
出力特性を示す図である。 第７図は、第４図に示した従来のセンスアンプ回路の総
ｉ４１費電流を示す図である。 図において、１．２，３．４はスタティックインバータ
、Ｑ、、、Ｑ、、：、Ｑ、、、はＮチャネル〜１０Ｓト
ランジスタ、Ｑ ？ ｌ ＊ ＱＰ ２ ＋ ＱＰ ５
＋ＱＦ４はＰチャネルＭＯ８ｉ−ランジスタを示す。
を示す回路図である。 第２図は、第１図に示したセンスアンプ回路の入出力持
性を示す図である。 第３図は、第１０に示したセンスアンプ回路の総消！１
電流を示す回路図である。 第４図は、従来のセンスアンプ回路を示す回路図である
。 第５図１よ、第４図に示した従来のセンスアンプ回路の
負荷特性およびドライバ特性を示す図である。 第６図は、第４図に示した従来のセンスアンプ回路の入
出力特性を示す図である。 第７図は、第４図に示した従来のセンスアンプ回路の総
ｉ４１費電流を示す図である。 図において、１．２，３．４はスタティックインバータ
、Ｑ、、、Ｑ、、：、Ｑ、、、はＮチャネル〜１０Ｓト
ランジスタ、Ｑ ？ ｌ ＊ ＱＰ ２ ＋ ＱＰ ５
＋ＱＦ４はＰチャネルＭＯ８ｉ−ランジスタを示す。
Claims (5)
- （１）互いに相補的関係にある第１のデータおよび第２
のデータからなる入力データを検知してセンス出力を与
えるセンスアンプ回路であって、第１の一定電位を供給
する手段と、 第２の一定電位を供給する手段と、 前記第１の一定電位供給手段と前記第２の一定電位供給
手段との間に接続されかつ第１の負荷手段および第１の
ドライバ手段から構成され、前記第１のデータを受けて
基準電位を供給する第１のインバータ段と、 前記第１の一定電位供給手段と前記第２の一定電位供給
手段との間に接続されかつ第２の負荷手段および第２の
ドライバ手段から構成され、前記基準電位および前記第
２のデータを受けて前記センス出力を供給する第２のイ
ンバータ段と、前記第１のインバータ段の前記第１の負
荷手段と前記第１のドライバ手段との間に接続されかつ
前記第２のインバータ段の前記第２の負荷手段と前記第
２のドライバ手段との間に接続され前記第１のインバー
タ段および前記第２のインバータ段を流れる電流を一定
値に保つように制限する電流制限手段とを備えた、セン
スアンプ回路。 - （２）前記第１の負荷手段および前記第２の負荷手段は
、それぞれ、第１の極性のＭＯＳトランジスタであり、 前記第１のドライバ手段および前記第２のドライバ手段
は、それぞれ、前記第１の極性とは逆の第２の極性のＭ
ＯＳトランジスタであり、かつ前記電流制限手段は、 第３の一定電位を供給する手段と、 前記第１のインバータ段の前記第１の負荷手段と前記第
１のドライバ手段との間に接続され、前記第３の一定電
位供給手段に接続された制御端子を有する第１の極性の
ＭＯＳトランジスタと、前記第２のインバータ段の前記
第２の負荷手段と前記第２のドライバ手段との間に接続
され、前記第３の一定電位供給手段に接続された制御端
子を有する第１の極性のＭＯＳトランジスタとを含む、
特許請求の範囲第１項記載のセンスアンプ回路。 - （３）前記第３の一定電位は、前記第１の一定電位と前
記第２の一定電位との中間の値である、特許請求の範囲
第２項記載のセンスアンプ回路。 - （４）前記第１の一定電位供給手段または前記第２の一
定電位供給手段のうち、前記第１および第２のドライバ
手段側に接続されているものはアース電位供給源である
、特許請求の範囲第１項、第２項または第３項のいずれ
かに記載のセンスアンプ回路。 - （５）前記アース電位供給源は、外部より印加されるセ
ンス開始信号に応答してアース電位を供給するスイッチ
ング手段を含む、特許請求の範囲第４項記載のセンスア
ンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145798A JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145798A JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259968A Division JPH08195086A (ja) | 1995-10-06 | 1995-10-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS632193A true JPS632193A (ja) | 1988-01-07 |
| JP2621140B2 JP2621140B2 (ja) | 1997-06-18 |
Family
ID=15393394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145798A Expired - Lifetime JP2621140B2 (ja) | 1986-06-20 | 1986-06-20 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621140B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5104609A (en) * | 1988-11-16 | 1992-04-14 | Mitsubishi Nuclear Fuel Co. | Assembly method for nuclear fuel assembly |
| US5188798A (en) * | 1988-11-16 | 1993-02-23 | Mitsubishi Nuclear Fuel Co. | Grid for nuclear fuel assembly |
| EP0555075A2 (en) * | 1992-02-04 | 1993-08-11 | Motorola, Inc. | Low power level converter |
| EP0640981A2 (en) * | 1993-08-26 | 1995-03-01 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| JPH08195086A (ja) * | 1995-10-06 | 1996-07-30 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5860486A (ja) * | 1981-10-05 | 1983-04-09 | Hitachi Ltd | 半導体センスアンプ |
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| JPS61131606A (ja) * | 1984-11-30 | 1986-06-19 | Hitachi Ltd | 差動増幅回路 |
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-
1986
- 1986-06-20 JP JP61145798A patent/JP2621140B2/ja not_active Expired - Lifetime
Patent Citations (7)
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| EP0640981A2 (en) * | 1993-08-26 | 1995-03-01 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| EP0640981A3 (en) * | 1993-08-26 | 1995-06-28 | Nippon Electric Co | Integrated semiconductor circuit arrangement with low power input signal circuit responsive to a very fast, low intensity input signal. |
| US5469386A (en) * | 1993-08-26 | 1995-11-21 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| JPH08195086A (ja) * | 1995-10-06 | 1996-07-30 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2621140B2 (ja) | 1997-06-18 |
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