JPS61234110A - 差動回路 - Google Patents
差動回路Info
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- JPS61234110A JPS61234110A JP7499385A JP7499385A JPS61234110A JP S61234110 A JPS61234110 A JP S61234110A JP 7499385 A JP7499385 A JP 7499385A JP 7499385 A JP7499385 A JP 7499385A JP S61234110 A JPS61234110 A JP S61234110A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
- H03F3/45219—Folded cascode stages
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45028—Indexing scheme relating to differential amplifiers the differential amplifier amplifying transistors are folded cascode coupled transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は差動回路、特に時計、電卓等の低電圧で働く装
置に用いられる演算増幅器の差動回路に関する。
置に用いられる演算増幅器の差動回路に関する。
演算増幅器は種々の回路に多用されている回路であるが
、この回路は一般に差動回路と増幅回路から構成される
。第７図に従来一般に用いられている差動回路の回路図
を示す。この回路は＋ＩＮ端子と−ＩＮ端子に与えられ
た入力電圧の差に比例した電圧を０ｔＪＴ端子に出力す
る回路である。
、この回路は一般に差動回路と増幅回路から構成される
。第７図に従来一般に用いられている差動回路の回路図
を示す。この回路は＋ＩＮ端子と−ＩＮ端子に与えられ
た入力電圧の差に比例した電圧を０ｔＪＴ端子に出力す
る回路である。
＋ＩＮ端子はＮチャネルトランジスタＱ１のゲートに、
ＩＮ端子はＮチャネルトランジスタＱ２のゲートに、そ
れぞれ接続されており、両トランジスタＱ、、Ｑ２のソ
ースはＮチャネルトランジスタＱ５のドレインに接続さ
れる。トランジスタＱ のソースはＶ８８に接地され、
ゲートには定電圧ＶＢが与えられる。実質的な差動動作
は、トランジスタＱ１．Ｑ２．Ｑ５によって行われ、そ
の差動出力がＰチャネルトランジスタＱ、Ｑ４によって
構成されるカレントミラー回路によって取出される。即
ち、トランジスタＱ１のドレインはトランジスタＱ３の
ゲートおよびドレインに接続され、トランジスタＱ２の
ドレインはトランジスタＱ４のドレインに接続される。
ＩＮ端子はＮチャネルトランジスタＱ２のゲートに、そ
れぞれ接続されており、両トランジスタＱ、、Ｑ２のソ
ースはＮチャネルトランジスタＱ５のドレインに接続さ
れる。トランジスタＱ のソースはＶ８８に接地され、
ゲートには定電圧ＶＢが与えられる。実質的な差動動作
は、トランジスタＱ１．Ｑ２．Ｑ５によって行われ、そ
の差動出力がＰチャネルトランジスタＱ、Ｑ４によって
構成されるカレントミラー回路によって取出される。即
ち、トランジスタＱ１のドレインはトランジスタＱ３の
ゲートおよびドレインに接続され、トランジスタＱ２の
ドレインはトランジスタＱ４のドレインに接続される。
また、両トランジスタＱ、Ｑ４のゲートは互いに接続さ
れ、ソ−スは定電圧源■。０に接続される。
れ、ソ−スは定電圧源■。０に接続される。
第８図は、第７図に示す差動回路に増幅回路ＡＩＴｌｐ
を接続し、演算増幅器を構成したものである。
を接続し、演算増幅器を構成したものである。
増幅回路ＡＲＩ＋）はＰチャネルトランジスタＱ６とＮ
チャネルトランジスタＱ７から成り、−ＩＮ端子と＋Ｔ
Ｎ端子に与えられた電圧の差が増幅されてＯＵＴ端子に
出力される。
チャネルトランジスタＱ７から成り、−ＩＮ端子と＋Ｔ
Ｎ端子に与えられた電圧の差が増幅されてＯＵＴ端子に
出力される。
第９図は、第８図に示す演算増幅器をボルテージフォロ
ワ接続した回路図である。この回路の＋ＩＮ＠子に正弦
波入力を与えた場合の０ｔＪＴ端子に出力される波形を
第１０図に示す。ここで（ａ）は入力波形、（ｂ）はＰ
チャネルトランジスタのしきい値電圧Ｖｔｈが１．２Ｖ
、ＮチャネルトランジスタのＶｔｈが０．６Ｖの場合の
出力波形、（Ｃ）はＰチャネルトランジスタのＶｔｈが
１．２■、ＮチャネルトランジスタのＶｔｈが１．２■
の場合の出力波形を示す。
ワ接続した回路図である。この回路の＋ＩＮ＠子に正弦
波入力を与えた場合の０ｔＪＴ端子に出力される波形を
第１０図に示す。ここで（ａ）は入力波形、（ｂ）はＰ
チャネルトランジスタのしきい値電圧Ｖｔｈが１．２Ｖ
、ＮチャネルトランジスタのＶｔｈが０．６Ｖの場合の
出力波形、（Ｃ）はＰチャネルトランジスタのＶｔｈが
１．２■、ＮチャネルトランジスタのＶｔｈが１．２■
の場合の出力波形を示す。
第１０図において、入力電圧が■。ｏ−０゜６ｖの場合
を考えると、トランジスタＱ１．Ｑ２のソース電位はｖ
ｔｈ＝０．６Ｖより、はＧＺＶ、、−１，２ｖとなる。
を考えると、トランジスタＱ１．Ｑ２のソース電位はｖ
ｔｈ＝０．６Ｖより、はＧＺＶ、、−１，２ｖとなる。
ところが、トランジスタＱ３゜Ｑ４．Ｑ６はＶ、ｈ＝１
．２Ｖ’ｔ’あるため、Ｌ、 ｈ ’Ｂの１−ランジス
タをＯＮさせるためには、トランジスタＱｉ 、Ｑ２の
ドレイン電位はＶＤｏ−１，２Ｖ以下でなくてはならな
い。即ち、トランジスタＱ１．Ｑ２においてソース・ド
レイン間電圧は０■となってしまう。従って入力電圧が
ＶＤＤ−０，６■以上になると、この演算増幅器は正常
動作しなくなり、第１０図（ｂ）に示すようにこの領域
で飽和した形となる。同様にｖＳ８＋０．６Ｖ以下の領
域では、トランジスタＱ１．Ｑ２がＯＦＦとなるため正
常動作しなくなる。第１０図（Ｃ）では、上側の波形は
飽和することがないが、下側の波形はｖ８ｓ＋１．２Ｖ
以下の領域で飽和してしまう。
．２Ｖ’ｔ’あるため、Ｌ、 ｈ ’Ｂの１−ランジス
タをＯＮさせるためには、トランジスタＱｉ 、Ｑ２の
ドレイン電位はＶＤｏ−１，２Ｖ以下でなくてはならな
い。即ち、トランジスタＱ１．Ｑ２においてソース・ド
レイン間電圧は０■となってしまう。従って入力電圧が
ＶＤＤ−０，６■以上になると、この演算増幅器は正常
動作しなくなり、第１０図（ｂ）に示すようにこの領域
で飽和した形となる。同様にｖＳ８＋０．６Ｖ以下の領
域では、トランジスタＱ１．Ｑ２がＯＦＦとなるため正
常動作しなくなる。第１０図（Ｃ）では、上側の波形は
飽和することがないが、下側の波形はｖ８ｓ＋１．２Ｖ
以下の領域で飽和してしまう。
以上のように従来の差動回路には不動作領域が存在する
ため、特に時計、電卓のような■。、−ＶＳＳが３■程
度である装置では、ダイナミックレンジが６０％以下と
なってしまい、充分なＳ／Ｎ比が得られないという欠点
があった。
ため、特に時計、電卓のような■。、−ＶＳＳが３■程
度である装置では、ダイナミックレンジが６０％以下と
なってしまい、充分なＳ／Ｎ比が得られないという欠点
があった。
そこで本発明は、不動作領域をなくし、広いダイナミッ
クレンジを確保することのできる差動回路を提供するこ
とを目的とする。
クレンジを確保することのできる差動回路を提供するこ
とを目的とする。
本発明の特徴は、差動回路において、
第１の入力電圧を与えるための第１の入力端子と、
第２の入力電圧を与えるための第２の入力端子と、
第１の入力端子および第２の入力端子に与えられた両電
圧の差に応じたそれぞれの電流を、第１のノードおよび
第２のノードに供給し、ＮチャネルのＦＥＴまたはＮＰ
Ｎトランジスタから構成されるＮ型差動回路と、 第１のノードおよび第２のノードに定電流を供給する定
電流源と、 ソースまたはエミッタが第１のノードに、ゲートまたは
ベースが定電圧源に、接続されたＰチャネルのＦＥＴま
たはＰＮＰトランジスタから成る第１ノードトランジス
タと、 ソースまたはエミッタが第２のノードに、ゲートまたは
ベースが定電圧源に、それぞれ接続されたＰチャネルの
ＦＥＴまたはＰＮＰトランジスタから成る第２ノードト
ランジスタと、 第１ノードトランジスタのドレインまたはコレクタ電流
を入力電流とし、第２ノードトランジスタのドレインま
たはコレクタに入力電流と等しい出力電流を供給する第
１のカレントミラー回路と、第１の入力端子および第２
の入力端子に与えられた両電圧の差に応じたそれぞれの
電流を、第３のノードおよび第４のノードに供給し、Ｐ
チャネルのＦＥＴまたはＰＮＰトランジスタから構成さ
れるＰ型差動回路と、 第３ｄノードおよび第４のノードに定電流を供給する定
電流源と、 ソースまたはエミッタが第３のノードに、ゲートまたは
ベースが定電圧源に、それぞれ接続されたＮチャネルの
ＦＥＴまたはＮＰＮトランジスタから成る第３ノードト
ランジスタと、 ソースまたはエミッタが第４のノードに、ゲートまたは
ベースが定電流源に、それぞれ接続されたＮチャネルの
ＦＥＴまたはＮＰＮトランジスタから成る第４ノードト
ランジスタと、 第３ノードトランジスタのドレインまたはコレクタ電流
を入力電流とし、第４ノードトランジスタのドレインま
たはコレクタに入力電流と等しい出力電流を供給する第
２のカレントミラー回路と、を設け、 第１の入力端子および第２の入力端子を両入力端子とし
、第１のカレントミラー回路および第２のカレントミラ
ー回路のそれぞれの電流出力端子に接続された端子を出
力端子とし、 不動作領域をなくし、広いダイナミックレンジを確保す
ることができるようにした点にある。
圧の差に応じたそれぞれの電流を、第１のノードおよび
第２のノードに供給し、ＮチャネルのＦＥＴまたはＮＰ
Ｎトランジスタから構成されるＮ型差動回路と、 第１のノードおよび第２のノードに定電流を供給する定
電流源と、 ソースまたはエミッタが第１のノードに、ゲートまたは
ベースが定電圧源に、接続されたＰチャネルのＦＥＴま
たはＰＮＰトランジスタから成る第１ノードトランジス
タと、 ソースまたはエミッタが第２のノードに、ゲートまたは
ベースが定電圧源に、それぞれ接続されたＰチャネルの
ＦＥＴまたはＰＮＰトランジスタから成る第２ノードト
ランジスタと、 第１ノードトランジスタのドレインまたはコレクタ電流
を入力電流とし、第２ノードトランジスタのドレインま
たはコレクタに入力電流と等しい出力電流を供給する第
１のカレントミラー回路と、第１の入力端子および第２
の入力端子に与えられた両電圧の差に応じたそれぞれの
電流を、第３のノードおよび第４のノードに供給し、Ｐ
チャネルのＦＥＴまたはＰＮＰトランジスタから構成さ
れるＰ型差動回路と、 第３ｄノードおよび第４のノードに定電流を供給する定
電流源と、 ソースまたはエミッタが第３のノードに、ゲートまたは
ベースが定電圧源に、それぞれ接続されたＮチャネルの
ＦＥＴまたはＮＰＮトランジスタから成る第３ノードト
ランジスタと、 ソースまたはエミッタが第４のノードに、ゲートまたは
ベースが定電流源に、それぞれ接続されたＮチャネルの
ＦＥＴまたはＮＰＮトランジスタから成る第４ノードト
ランジスタと、 第３ノードトランジスタのドレインまたはコレクタ電流
を入力電流とし、第４ノードトランジスタのドレインま
たはコレクタに入力電流と等しい出力電流を供給する第
２のカレントミラー回路と、を設け、 第１の入力端子および第２の入力端子を両入力端子とし
、第１のカレントミラー回路および第２のカレントミラ
ー回路のそれぞれの電流出力端子に接続された端子を出
力端子とし、 不動作領域をなくし、広いダイナミックレンジを確保す
ることができるようにした点にある。
以下本発明を図示する実施例に基づいて詳述する。第１
図に本発明に係る差動回路の一実施例を示す。本回路は
第１の入力端子となる＋ＩＮ入力端子と、第２の入力端
子となる一ＩＮ入力端子と、Ｎ型差動回路１と、Ｐ型差
動回路２と、第１ノードトランジスタＱ１１と、第２ノ
ードトランジスタＱ１２と、第３ノードトランジスタＱ
１５と、第４ノードトランジスタＱ１６と、第１のカレ
ントミラー回路３と、第２のカレントミラー回路４と、
から構成される。回路図中、■、１．■Ｂ２．Ｖ８３．
Ｖ８４゜ＶＢＩＡＳＩ −ＶＢＩＡＳ２は定電圧源で、
例えばＭＯＳダイオードに定電流を流す等の方法で得ら
れる。
図に本発明に係る差動回路の一実施例を示す。本回路は
第１の入力端子となる＋ＩＮ入力端子と、第２の入力端
子となる一ＩＮ入力端子と、Ｎ型差動回路１と、Ｐ型差
動回路２と、第１ノードトランジスタＱ１１と、第２ノ
ードトランジスタＱ１２と、第３ノードトランジスタＱ
１５と、第４ノードトランジスタＱ１６と、第１のカレ
ントミラー回路３と、第２のカレントミラー回路４と、
から構成される。回路図中、■、１．■Ｂ２．Ｖ８３．
Ｖ８４゜ＶＢＩＡＳＩ −ＶＢＩＡＳ２は定電圧源で、
例えばＭＯＳダイオードに定電流を流す等の方法で得ら
れる。
Ｎ型差動回路１において、ＮチャネルトランジスタＱ１
．Ｑ２ 、Ｑ５差動回路を構成し、＋ＩＮ入力端子およ
び−ＩＮ入力端子に与えられた電圧の差に応じた電流を
第１のノードｎ１および第２のノードｎ２に供給する。
．Ｑ２ 、Ｑ５差動回路を構成し、＋ＩＮ入力端子およ
び−ＩＮ入力端子に与えられた電圧の差に応じた電流を
第１のノードｎ１および第２のノードｎ２に供給する。
例えば、＋ＩＮ入力端子の電圧が−ＩＮ入力端子の電圧
より高い場合には、ノードｎ１に流れる電流がノードｎ
２に流れる電流より多くなる。なおこの回路部分は第７
図に示す従来の回路と同様なので詳しい説明は省略する
。ＰチャネルトランジスタＱ３およびＱ４は、それぞれ
ノードｎ１およびノードｎ２に定電流を供給する定電流
源としての働きをし、両トランジスタを流れる電流は等
しい。
より高い場合には、ノードｎ１に流れる電流がノードｎ
２に流れる電流より多くなる。なおこの回路部分は第７
図に示す従来の回路と同様なので詳しい説明は省略する
。ＰチャネルトランジスタＱ３およびＱ４は、それぞれ
ノードｎ１およびノードｎ２に定電流を供給する定電流
源としての働きをし、両トランジスタを流れる電流は等
しい。
第１ノードトランジスタＱ１１はＰチャネルのトランジ
スタから構成され、ソースがノードｎ１に、ゲートが定
電圧源ＶＢＩＡＳ１に、それぞれ接続されており、第２
ノードトランジスタＱ１２はＰチャネルのトランジスタ
から構成され、ソースがノードｎ に、ゲートが定電圧
源Ｖ に、それぞれ２ Ｂ
ＩＡＳ１接続されている。
スタから構成され、ソースがノードｎ１に、ゲートが定
電圧源ＶＢＩＡＳ１に、それぞれ接続されており、第２
ノードトランジスタＱ１２はＰチャネルのトランジスタ
から構成され、ソースがノードｎ に、ゲートが定電圧
源Ｖ に、それぞれ２ Ｂ
ＩＡＳ１接続されている。
第１のカレントミラー回路３は、トランジスタＱ１１の
ドレイン電流を入力電流とし、これと等しい電流を出力
電流とするカレントミラー回路で、Ｎチャネルトランジ
スタＱ１３．Ｑ１４によって構成される。
ドレイン電流を入力電流とし、これと等しい電流を出力
電流とするカレントミラー回路で、Ｎチャネルトランジ
スタＱ１３．Ｑ１４によって構成される。
Ｐ型差動回路２は、ＰチャネルトランジスタＱ 、Ｑ
７．Ｑｌ。およびＮチャネルトランジスタＱ８．Ｑ９か
ら構成される差動回路で、その構成はＮ型差動回路１の
構成と同様であるため説明を省略する。第３ノードトラ
ンジスタＱ１５、第４ノードトランジスタＱ１６はそれ
ぞれ第１ノードトランジスタＱ１１、第２ノードトラン
ジスタＱ１２に対応するトランジスタである。即ち、第
３ノードトランジスタＱ１５はＮチャネルのトランジス
タから構成され、ソースがノードｎ３に、ゲートが定電
圧源ＶＢＩＡＳ２に、それぞれ接続されており、第４ノ
ードトランジスタ０１６はＮチャネルのトランジスタか
ら構成され、ソースがノードｎ４に、ゲートが定電圧源
■ に、それぞれ接続されてい７ＡＳ２ る。また、第２のカレントミラー回路４は、トランジス
タＱ１５のドレイン電流を入力電流とし、Ｑｌ６のドレ
インに出力電流を供給するカレントミラー回路で、Ｐチ
ャネルトランジスタロ１□、Ｑ１８によって構成される
。
７．Ｑｌ。およびＮチャネルトランジスタＱ８．Ｑ９か
ら構成される差動回路で、その構成はＮ型差動回路１の
構成と同様であるため説明を省略する。第３ノードトラ
ンジスタＱ１５、第４ノードトランジスタＱ１６はそれ
ぞれ第１ノードトランジスタＱ１１、第２ノードトラン
ジスタＱ１２に対応するトランジスタである。即ち、第
３ノードトランジスタＱ１５はＮチャネルのトランジス
タから構成され、ソースがノードｎ３に、ゲートが定電
圧源ＶＢＩＡＳ２に、それぞれ接続されており、第４ノ
ードトランジスタ０１６はＮチャネルのトランジスタか
ら構成され、ソースがノードｎ４に、ゲートが定電圧源
■ に、それぞれ接続されてい７ＡＳ２ る。また、第２のカレントミラー回路４は、トランジス
タＱ１５のドレイン電流を入力電流とし、Ｑｌ６のドレ
インに出力電流を供給するカレントミラー回路で、Ｐチ
ャネルトランジスタロ１□、Ｑ１８によって構成される
。
第１のカレントミラー回路３および第２のカレントミラ
ー回路４の電流出力端子は互いに接続され、出力端子０
ＬＩＴに接続される。出力端子ＯＵＴに流れる電流Ｉ
は、電流■。８．１と電流ＵＴ ■ とに分岐し、それぞれのカレントミラー回ＵＴ２ 路を流れることになる。
ー回路４の電流出力端子は互いに接続され、出力端子０
ＬＩＴに接続される。出力端子ＯＵＴに流れる電流Ｉ
は、電流■。８．１と電流ＵＴ ■ とに分岐し、それぞれのカレントミラー回ＵＴ２ 路を流れることになる。
続いて本回路の動作を入力電圧の値によって、３つの場
合に分けで説明する。
合に分けで説明する。
（Ｉ） Ｖ ≦入力電圧≦Ｖ＋Ｖ（ＮチャＳＳ
ＳＳ ｔｈＮネルトランジスタのしき
い値電圧）の揚上半分の回路において、トランジスタＱ
１゜Ｑ２はゲート・ソース間電圧がＶ ｔｈＮ以下なの
でＯＦＦとなる。よってトランジスタＱ３またはＱ４の
定電流源の電流はすべてＱｌｌまたはＱ１２に流れる。
ＳＳ ｔｈＮネルトランジスタのしき
い値電圧）の揚上半分の回路において、トランジスタＱ
１゜Ｑ２はゲート・ソース間電圧がＶ ｔｈＮ以下なの
でＯＦＦとなる。よってトランジスタＱ３またはＱ４の
定電流源の電流はすべてＱｌｌまたはＱ１２に流れる。
また、第１のカレントミラー回路３の動きによって、ト
ランジスタＱ１１のドレイン電流とトランジスタＱ１４
のドレイン電流とが等しくなるため、電流Ｉ −０
となり、出力端子ＯＵＴにＯＵＴ１ は何ら影響を与えない。
ランジスタＱ１１のドレイン電流とトランジスタＱ１４
のドレイン電流とが等しくなるため、電流Ｉ −０
となり、出力端子ＯＵＴにＯＵＴ１ は何ら影響を与えない。
一方、下半分の回路において、トランジスタＱ６．Ｑ７
は差動回路を構成しているため、＋ＩＮ入力端子および
−ＩＮ入力端子に与えられる電圧の電位差に応じてトラ
ンジスタＱ１゜かう供給される定電流を分配する。トラ
ンジスタＱ８゜Ｑ、のドレイン電流は定電流と考えられ
るので、一般にトランジスタＱのドレイン電流をＩＱと
あれわすことにすれば、 １ ＋ Ｉ Ｑ６＝ Ｉ ＱＢ−Ｃ０ｎ５ｊ。
は差動回路を構成しているため、＋ＩＮ入力端子および
−ＩＮ入力端子に与えられる電圧の電位差に応じてトラ
ンジスタＱ１゜かう供給される定電流を分配する。トラ
ンジスタＱ８゜Ｑ、のドレイン電流は定電流と考えられ
るので、一般にトランジスタＱのドレイン電流をＩＱと
あれわすことにすれば、 １ ＋ Ｉ Ｑ６＝ Ｉ ＱＢ−Ｃ０ｎ５ｊ。
Ｉ ｇ１６ ＋ Ｉ ｇ７＝ Ｉ ｇｇ＝ Ｃ０ｎ５ｊ
、（１）が成り立つ。これにより次式が得られる。
、（１）が成り立つ。これにより次式が得られる。
１ ＝ Ｃ０ｎ５ｊ、 Ｉ Ｑ６ｒ ＝ ｃ
ｏｎｓｔ、 −Ｉ ｇ７ａ１ｅ
（１） ’また、トランジスタＱ１□および
Ｑ１８はカレントミラー回路を構成しているため、トラ
ンジスタＱ１５のドレイン電流はトランジスタＱ１８の
ドレイン電流と等しくなり、電流■ は、 ）ＯＵ
Ｔ２ １ −ｒ −１ ＯＵＴ２ ０１６ ０１８ ＝ （ｃｏｎｓｔ、 −Ｉ Ｑ７） −（ｃｏｎｓｔ、
−１ｇ６）−Ｉ。６−Ｉ Ｑ７
（２）となる。前述のように！ −０であるから出
力ｔＪＴ１ 端子ＯＵＴに流れる電流Ｉ は結局トランジスＵＴ りＱ６と０７とのドレイン電流の差になる。従って＋Ｉ
Ｎ入力端子の電位が−ＩＮ入力端子の電位より高くなる
と、トランジスタＱ６のドレイン電流は減り、トランジ
スタＱ７の電流は増え、■ は負となり出力端子ＯＵ
Ｔから電流がはきＯＵＴ 出される。逆に−ＩＮ入力端子の電位が＋ＩＮ入力端子
の電位より高くなると、トランジスタＱ６のドレイン電
流は増え、トランジスタＱ７のドレイン電流は減り、Ｉ
は正となり出力端子ＵＴ ＯＵＴから電流が引きこまれる。両入力端子の電圧が等
しいと、Ｉ 、Ｉ が等しくなり、ＩｏＵ□Ｑ６
Ｑ７ ＝０となる。
ｏｎｓｔ、 −Ｉ ｇ７ａ１ｅ
（１） ’また、トランジスタＱ１□および
Ｑ１８はカレントミラー回路を構成しているため、トラ
ンジスタＱ１５のドレイン電流はトランジスタＱ１８の
ドレイン電流と等しくなり、電流■ は、 ）ＯＵ
Ｔ２ １ −ｒ −１ ＯＵＴ２ ０１６ ０１８ ＝ （ｃｏｎｓｔ、 −Ｉ Ｑ７） −（ｃｏｎｓｔ、
−１ｇ６）−Ｉ。６−Ｉ Ｑ７
（２）となる。前述のように！ −０であるから出
力ｔＪＴ１ 端子ＯＵＴに流れる電流Ｉ は結局トランジスＵＴ りＱ６と０７とのドレイン電流の差になる。従って＋Ｉ
Ｎ入力端子の電位が−ＩＮ入力端子の電位より高くなる
と、トランジスタＱ６のドレイン電流は減り、トランジ
スタＱ７の電流は増え、■ は負となり出力端子ＯＵ
Ｔから電流がはきＯＵＴ 出される。逆に−ＩＮ入力端子の電位が＋ＩＮ入力端子
の電位より高くなると、トランジスタＱ６のドレイン電
流は増え、トランジスタＱ７のドレイン電流は減り、Ｉ
は正となり出力端子ＵＴ ＯＵＴから電流が引きこまれる。両入力端子の電圧が等
しいと、Ｉ 、Ｉ が等しくなり、ＩｏＵ□Ｑ６
Ｑ７ ＝０となる。
いま、■ −■ 十α
８１ＡＳ２ ｔｈＮ
とおくと、トランジスタＱ８．Ｑ９のソース−ドレイン
電流電圧は、はぼαに等しく一定となる。ここでα（Ｖ
（Ｐチャネルトランジスタのしきｈｐ い値電圧）とすれば、入力電圧がＶ８８付近であったと
してもトランジスタＱ、Ｑ７にソース−ドロ レイン間電圧を十分確保できる。これはトランジスタＱ
６．Ｑ７のソース電位がほぼＶｔｈｐであり、トランジ
スタＱ８．Ｑ９のドレイン電圧αがＶｔｈｐより十分小
さいからである。従って、■ｓｓ≦入力電圧≦ｖ８．＋
■ｔｈＨの全範囲で本回路は差動回路として動作する。
電流電圧は、はぼαに等しく一定となる。ここでα（Ｖ
（Ｐチャネルトランジスタのしきｈｐ い値電圧）とすれば、入力電圧がＶ８８付近であったと
してもトランジスタＱ、Ｑ７にソース−ドロ レイン間電圧を十分確保できる。これはトランジスタＱ
６．Ｑ７のソース電位がほぼＶｔｈｐであり、トランジ
スタＱ８．Ｑ９のドレイン電圧αがＶｔｈｐより十分小
さいからである。従って、■ｓｓ≦入力電圧≦ｖ８．＋
■ｔｈＨの全範囲で本回路は差動回路として動作する。
）
（Ｉｆ） Ｖｏ、−Ｖ、、、≦入力電圧≦ｖｏｏの場
合。
合。
（Ｉ）の場合とは逆に下半分の回路において、トランジ
スタＱ６．Ｑ７はＯＦＦとなる。よってトランジスタＱ
、Ｑ にトランジスタＱ８゜Ｑ９からの定電流が
流れる。また、第２のカレントミラー回路４の働きによ
って、トランジスタＱ１５のドレインＩＩとトランジス
タＱ１８のドレイン電流とが等しくなるため、電流１
＝ＯとなＯＵＴ２ す、出力端子０ｔＪＴには何ら影響を与えない。
スタＱ６．Ｑ７はＯＦＦとなる。よってトランジスタＱ
、Ｑ にトランジスタＱ８゜Ｑ９からの定電流が
流れる。また、第２のカレントミラー回路４の働きによ
って、トランジスタＱ１５のドレインＩＩとトランジス
タＱ１８のドレイン電流とが等しくなるため、電流１
＝ＯとなＯＵＴ２ す、出力端子０ｔＪＴには何ら影響を与えない。
一方、上半分の回路においては、（Ｉ＞の場合と同様に
次式が得られる。
次式が得られる。
！ ＝ Ｃ０ｎＳｉ、 Ｉ ＱＩ１ Ｑｌ２ ＝
ｃｏｎｓｔ、 Ｉ Ｑ２ （３）ま
た、トランジスタＱ１３．Ｑ１４はカレントミラー回路
を構成しているため、Ｉ ＝１ である。
ｃｏｎｓｔ、 Ｉ Ｑ２ （３）ま
た、トランジスタＱ１３．Ｑ１４はカレントミラー回路
を構成しているため、Ｉ ＝１ である。
０１１ Ｑｌ４
従って次式が得られる。
ｌ０ＵＴ２＝Ｉ Ｑｌ４ １ Ｑ１２＝ （ｃｏｎｓ
ｔ、 −Ｉ Ｑｌ） −（ｃｏｎｓｔ、 −Ｉ Ｑ２）
”ＩＯ２ＩＱｌ （４）前述のように
１ −０であるから、出力端子ＵＴ２ ＯＵＴに流れる電流Ｉ は結局トランジスタＵＴ Ｑ と０２とのドレイン電流の差になる。従って＋ＩＮ
入力端子の電位が−ＩＮ入力端子の電位より高くなると
、トランジスタＱ１のドレイン電流は増え、トランジス
タＱ２の電流は減り、Ｉ。１、は負となり出力端子ＯＵ
Ｔから電流がはき出される。逆に−ＩＮ入力端子の電位
が＋ＩＮ入力端子の電位より高くなると、トランジスタ
Ｑ１のドレイン電流は減り、トランジスタＱ２のドレイ
ン電流は増え、■ は正となり出力端子ＯＵＴからＯ
ＵＴ 電流が引きこまれる。両入力端子の電圧が等しいと、１
．１ が等しくなり、Ｉ ＝Ｏとなる。
ｔ、 −Ｉ Ｑｌ） −（ｃｏｎｓｔ、 −Ｉ Ｑ２）
”ＩＯ２ＩＱｌ （４）前述のように
１ −０であるから、出力端子ＵＴ２ ＯＵＴに流れる電流Ｉ は結局トランジスタＵＴ Ｑ と０２とのドレイン電流の差になる。従って＋ＩＮ
入力端子の電位が−ＩＮ入力端子の電位より高くなると
、トランジスタＱ１のドレイン電流は増え、トランジス
タＱ２の電流は減り、Ｉ。１、は負となり出力端子ＯＵ
Ｔから電流がはき出される。逆に−ＩＮ入力端子の電位
が＋ＩＮ入力端子の電位より高くなると、トランジスタ
Ｑ１のドレイン電流は減り、トランジスタＱ２のドレイ
ン電流は増え、■ は正となり出力端子ＯＵＴからＯ
ＵＴ 電流が引きこまれる。両入力端子の電圧が等しいと、１
．１ が等しくなり、Ｉ ＝Ｏとなる。
Ｑ６ Ｑ７ ＯＵＴ：Ｖ ＋α
いま” ＢＩＡＳｌ ｔｈＰ
とおくと、トランジスタＱ 、Ｑ４のソース−ドレイン
間電圧は、はぼαに等しく一定となる。ここでα（Ｖｔ
ｈＮとすれば、入力電圧がＶ００付近であったとしても
トランジスタＱ１．Ｑ２のソース−ドレイン間電圧を十
分確保できる。これはトランジスタＱ１．Ｑ２のソース
電位がほぼＶｔｈＮであり、トランジスタＱ 、Ｑ
のドレイン電圧αがｖｔｈＮより十分小さいからであ
る。従って、ＶＤＯ−■ｔｈＰ≦入力電圧≦■ｏｏの全
範囲で本回路は差動回路として動作する。
間電圧は、はぼαに等しく一定となる。ここでα（Ｖｔ
ｈＮとすれば、入力電圧がＶ００付近であったとしても
トランジスタＱ１．Ｑ２のソース−ドレイン間電圧を十
分確保できる。これはトランジスタＱ１．Ｑ２のソース
電位がほぼＶｔｈＮであり、トランジスタＱ 、Ｑ
のドレイン電圧αがｖｔｈＮより十分小さいからであ
る。従って、ＶＤＯ−■ｔｈＰ≦入力電圧≦■ｏｏの全
範囲で本回路は差動回路として動作する。
（Ｉ［［） Ｖ８８＋Ｖ、、Ｎ＜入力’ｉ４圧＜ Ｖ
、ｏ−Ｖ ｔｈｐの場合。
、ｏ−Ｖ ｔｈｐの場合。
上半分の回路動作は（ＩＩ）の場合と同様で、１０ＵＴ
１” Ｉ Ｑ２ １ Ｑ２ （４）
なる式に従い、下半分の回路動作は（Ｉ＞の場合と同様
で、 １０ＵＴ２”’ Ｉ Ｑ６ Ｉ Ｑ７
（２）なる式に従う。
１” Ｉ Ｑ２ １ Ｑ２ （４）
なる式に従い、下半分の回路動作は（Ｉ＞の場合と同様
で、 １０ＵＴ２”’ Ｉ Ｑ６ Ｉ Ｑ７
（２）なる式に従う。
よって、次式が得られる。
Ｉ ＝Ｉ ＋ｌ
０ＵＴ ０ｕＴ１ ０ＵＴ２
＝ （Ｉｇ２− ＩＱｌ） ＋ （ＩＯ２−ＩＱｌ）従
って＋ＩＮ入力端子の電位が−ＩＮ入力端子の電位より
高くなると、ＩＯ１〉ＩＯ２，ＩＯ７〉ＩＯ６となるた
め、■ は負、即ち出力端子ＯＵＴからＯＵＴ 電流がはき出される。逆に＝ＩＮ入力端子の電位が＋Ｉ
Ｎ入力端子の電位より高くなると、ＩＯ２〉ｒＱｌ、Ｉ
Ｏ２＞ ＩＱｌとなるため、Ｉ ＯＵＴは正、即ち出力
端子０ｔＪＴから電流が引きこまれる。両入力端子の電
圧が等しいと、ＩＱｌ””Ｑ２．ＩＯ２ＩＱｌとなり、
Ｉ ＝Ｏとなる。従って、Ｖｓｓ十ＵＴ Ｖ く入力電圧〈■ＤＯ−■ｔｈＰの全範囲で本口ｈ
Ｎ 路は差動回路として動作する。
って＋ＩＮ入力端子の電位が−ＩＮ入力端子の電位より
高くなると、ＩＯ１〉ＩＯ２，ＩＯ７〉ＩＯ６となるた
め、■ は負、即ち出力端子ＯＵＴからＯＵＴ 電流がはき出される。逆に＝ＩＮ入力端子の電位が＋Ｉ
Ｎ入力端子の電位より高くなると、ＩＯ２〉ｒＱｌ、Ｉ
Ｏ２＞ ＩＱｌとなるため、Ｉ ＯＵＴは正、即ち出力
端子０ｔＪＴから電流が引きこまれる。両入力端子の電
圧が等しいと、ＩＱｌ””Ｑ２．ＩＯ２ＩＱｌとなり、
Ｉ ＝Ｏとなる。従って、Ｖｓｓ十ＵＴ Ｖ く入力電圧〈■ＤＯ−■ｔｈＰの全範囲で本口ｈ
Ｎ 路は差動回路として動作する。
以上のとおり、（Ｉ）、 （ＩＩ）、 （Ｉ［）の
全範囲において本回路は差動回路として動作する。
全範囲において本回路は差動回路として動作する。
第２図は、第１図に示す回路の中のｖＢＩＡ８１および
Ｖ ＢＩＡＳ２を実際のトランジスタ回路で組んだ実施
例である。■ はダイオード接続されたＢＩＡＳＩ ＰチャネルトランジスタＱ２１、Ｎチャネルトランジス
タＱ２２、バイアス電源ＶＢ３から構成され、トランジ
スタＱ１１．Ｑ１□のゲートに定電圧を供給する。■Ｂ
ＩＡＳ２はダイオード接続されたＮチャネルトランジス
タＱ 、ＰチャネルトランジスタＱ２４、バイアス電
流■８４から構成され、トランジスタＱ１５．Ｑ１６の
ゲートに定電圧を供給する。
Ｖ ＢＩＡＳ２を実際のトランジスタ回路で組んだ実施
例である。■ はダイオード接続されたＢＩＡＳＩ ＰチャネルトランジスタＱ２１、Ｎチャネルトランジス
タＱ２２、バイアス電源ＶＢ３から構成され、トランジ
スタＱ１１．Ｑ１□のゲートに定電圧を供給する。■Ｂ
ＩＡＳ２はダイオード接続されたＮチャネルトランジス
タＱ 、ＰチャネルトランジスタＱ２４、バイアス電
流■８４から構成され、トランジスタＱ１５．Ｑ１６の
ゲートに定電圧を供給する。
第３図は、第１図に示す回路の出力段にインバータ回路
Ｉｎｖを付加して駆動能力を高めた実施例である。イン
バータ回路１ｎｖは一般に用いられているインバータ回
路で、ＰチャネルトランジスタＱ３１とＮチャネルトラ
ンジスタＱ３２から構成される。
Ｉｎｖを付加して駆動能力を高めた実施例である。イン
バータ回路１ｎｖは一般に用いられているインバータ回
路で、ＰチャネルトランジスタＱ３１とＮチャネルトラ
ンジスタＱ３２から構成される。
第４図は、第１図に示す回路の出力段に増幅回路Ａ ｍ
ｐ’ を付加して出力信号を増幅した実施例である。増
幅回路Ａ ｕ’は一般に用いられている回路で、Ｐチャ
ネルトランジスタＱ４１、ＮチャネルトランジスタＱ４
２、バイアス電源ｖＢ５から構成される。
ｐ’ を付加して出力信号を増幅した実施例である。増
幅回路Ａ ｕ’は一般に用いられている回路で、Ｐチャ
ネルトランジスタＱ４１、ＮチャネルトランジスタＱ４
２、バイアス電源ｖＢ５から構成される。
第５図は、第１図に示す回路の出力段に別な増幅回路Ａ
Ｉｌｌ ｏ １７を付加して出力信号を増幅した実施
例である。この増幅回路Ａ ＋１ｉ ｐ Ｉ＋も一般に
用いられている回路で、ＰチャネルトランジスタＱ５１
、ＮチャネルトランジスタＱ５２、バイアス電源ＶＢ６
から構成される。
Ｉｌｌ ｏ １７を付加して出力信号を増幅した実施
例である。この増幅回路Ａ ＋１ｉ ｐ Ｉ＋も一般に
用いられている回路で、ＰチャネルトランジスタＱ５１
、ＮチャネルトランジスタＱ５２、バイアス電源ＶＢ６
から構成される。
第６図は、第１図に示す回路をＦＥＴではなく、バイポ
ーラトランジスタで組んだものである。即ち、Ｐチャネ
ルトランジスタをＰＮＰ型のバイポーラトランジスタで
置きかえ、ＮチャネルトランジスタをＮＰＮトランジス
タで置きかえたものである。回路構成および動作は第１
図に示す回路と同様であるため説明は省略する。この回
路も■。０〜ＶＥＥの間の全範囲の入力電圧に対して差
動回路としての働きをする。
ーラトランジスタで組んだものである。即ち、Ｐチャネ
ルトランジスタをＰＮＰ型のバイポーラトランジスタで
置きかえ、ＮチャネルトランジスタをＮＰＮトランジス
タで置きかえたものである。回路構成および動作は第１
図に示す回路と同様であるため説明は省略する。この回
路も■。０〜ＶＥＥの間の全範囲の入力電圧に対して差
動回路としての働きをする。
第３図〜第５図に示す回路は、第９図に示すようにボル
テージフォロワ接続して用いることができる。この場合
、従来の回路のようにダイナミックレンジの制限を受け
ず、■ＤＤ〜Ｖ８．のフルスイングの入力に対しても歪
なくほぼｖＤＯ〜■８８のフルスイングの出力を取り出
すことができる。従って、時計、電卓等の３Ｖ系の装置
に用いた場合、ダイナミックレンジは従来の６０％から
１００％へと向上させることができる。また、本発明に
係る回路は、ボルテージフォロワのみでなく、ＶＤＤ〜
ＶＳＳの全入力範囲において動作するコンパレータとし
て用いることもできる。
テージフォロワ接続して用いることができる。この場合
、従来の回路のようにダイナミックレンジの制限を受け
ず、■ＤＤ〜Ｖ８．のフルスイングの入力に対しても歪
なくほぼｖＤＯ〜■８８のフルスイングの出力を取り出
すことができる。従って、時計、電卓等の３Ｖ系の装置
に用いた場合、ダイナミックレンジは従来の６０％から
１００％へと向上させることができる。また、本発明に
係る回路は、ボルテージフォロワのみでなく、ＶＤＤ〜
ＶＳＳの全入力範囲において動作するコンパレータとし
て用いることもできる。
〔発明の効果〕
以上のとおり本発明によれば差動回路をＰチャネル差動
回路とＮチャネル差動回路との組合せで構成し、その負
荷回路にカレントミラー回路とゲートまたはベース接地
トランジスタとを用いるようにしたため、不動作領域が
なくなり、広いダイナミックレンジを確保することがで
きる。
回路とＮチャネル差動回路との組合せで構成し、その負
荷回路にカレントミラー回路とゲートまたはベース接地
トランジスタとを用いるようにしたため、不動作領域が
なくなり、広いダイナミックレンジを確保することがで
きる。
第１図は本発明の一実施例の回路図、第２図〜第６図は
それぞれ本発明の別な一実施例の回路図、第７図は従来
の差動回路の回路図、第８図は従来の差動回路に増幅段
を付加した回路図、第９図は差動回路をボルテージフォ
ロワ接続した回路図、第１０図は従来の差動回路をボル
テージフォロワ接続したときの動作を示す説明図である
。 １・・・Ｎ型差動回路、２・・・Ｐ型差動回路、３・・
・第１のカレントミラー回路、４・・・第２のカレント
ミラー回路、０１〜Ｑ５２・・・トランジスタ（ＦＥＴ
）、Ｖ 〜■ ・・・バイアス電流、■、■８、ＡＳ２
Ｂｉ Ｂ６ Ｂ
ＩＡＳｌ・・・バイアス電源。 出願人代理人 猪 股 清 も １ 図 ’−−十−−−−−−−−−−’ ら２図 ＢｊＡＳＩ Ｖｓ＋′Ａｓ□ ５３ 尺 ５４ 図 も５ 図 ６７ 図 も ９ 図 ６１０ 図
それぞれ本発明の別な一実施例の回路図、第７図は従来
の差動回路の回路図、第８図は従来の差動回路に増幅段
を付加した回路図、第９図は差動回路をボルテージフォ
ロワ接続した回路図、第１０図は従来の差動回路をボル
テージフォロワ接続したときの動作を示す説明図である
。 １・・・Ｎ型差動回路、２・・・Ｐ型差動回路、３・・
・第１のカレントミラー回路、４・・・第２のカレント
ミラー回路、０１〜Ｑ５２・・・トランジスタ（ＦＥＴ
）、Ｖ 〜■ ・・・バイアス電流、■、■８、ＡＳ２
Ｂｉ Ｂ６ Ｂ
ＩＡＳｌ・・・バイアス電源。 出願人代理人 猪 股 清 も １ 図 ’−−十−−−−−−−−−−’ ら２図 ＢｊＡＳＩ Ｖｓ＋′Ａｓ□ ５３ 尺 ５４ 図 も５ 図 ６７ 図 も ９ 図 ６１０ 図
Claims (1)
- 【特許請求の範囲】 １、第１の入力電圧を与えるための第１の入力端子と、 第２の入力電圧を与えるための第２の入力端子と、 前記第１の入力端子および前記第２の入力端子に与えら
れた両電圧の差に応じたそれぞれの電流を、第１のノー
ドおよび第２のノードに供給し、ＮチャネルのＦＥＴま
たはＮＰＮトランジスタから構成されるＮ型差動回路と
、 前記第１のノードおよび前記第２のノードに定電流を供
給する定電流源と、 ソースまたはエミッタが前記第１のノードに、ゲートま
たはベースが定電圧源に、それぞれ接続されたＰチャネ
ルのＦＥＴまたはＰＮＰトランジスタから成る第１ノー
ドトランジスタと、 ソースまたはエミッタが前記第２のノードに、ゲートま
たはベースが定電圧源に、それぞれ接続されたＰチャネ
ルのＦＥＴまたはＰＮＰトランジスタから成る第２ノー
ドトランジスタと、 前記第１ノードトランジスタのドレインまたはコレクタ
電流を入力電流とし、前記第２ノードトランジスタのド
レインまたはコレクタに前記入力電流と等しい出力電流
を供給する第１のカレントミラー回路と、 前記第１の入力端子および前記第２の入力端子に与えら
れた両電圧の差に応じたそれぞれの電流を、第３のノー
ドおよび第４のノードに供給し、ＰチャネルのＦＥＴま
たはＰＮＰトランジスタから構成されるＰ型差動回路と
、 前記第３のノードおよび前記第４のノードに定電流を供
給する定電流源と、 ソースまたはエミッタが前記第３のノードに、ゲートま
たはベースが定電圧源に、それぞれ接続されたＮチャネ
ルのＦＥＴまたはＮＰＮトランジスタから成る第３ノー
ドトランジスタと、 ソースまたはエミッタが前記第４のノードに、ゲートま
たはベースが定電圧源に、それぞれ接続されたＮチャネ
ルのＦＥＴまたはＮＰＮトランジスタから成る第４ノー
ドトランジスタと、 前記第３ノードトランジスタのドレインまたはコレクタ
電流を入力電流とし、前記第４ノードトランジスタのド
レインまたはコレクタに前記入力電流と等しい出力電流
を供給する第２のカレントミラー回路と、 を備え、 前記第１の入力端子および前記第２の入力端子を両入力
端子とし、前記第１のカレントミラー回路および前記第
２のカレントミラー回路のそれぞれの電流出力端子に接
続された端子を出力端子とすることを特徴とする差動回
路。 ２、Ｎ型差動回路が、ソースが定電圧源に、ゲートが第
１の入力端子に、ドレインが第１のノードに、それぞれ
接続されたＮチャネルＦＥＴと、ソースが定電圧源に、
ゲートが第２の入力端子に、ドレインが第２のノードに
、それぞれ接続されたＮチャネルＦＥＴと、から成り、 Ｐ型差動回路が、ソースが定電圧源に、ゲートが第１の
入力端子に、ドレインが第３のノードに、それぞれ接続
されたＰチャネルＦＥＴと、ソースが定電圧源に、ゲー
トが第２の入力端子に、ドレインが第４のノードに、そ
れぞれ接続されたＰチャネルＦＥＴと、から成ることを
特徴とする特許請求の範囲第１項記載の差動回路。 ３、Ｎ型差動回路が、エミッタが定電圧源に、ベースが
第１の入力端子に、コレクタが第１のノードに、それぞ
れ接続されたＮＰＮトランジスタと、エミッタが定電圧
源に、ベースが第２の入力端子に、コレクタが第２のノ
ードに、それぞれ接続されたＮＰＮトランジスタと、か
ら成り、Ｐ型差動回路が、エミッタが定電圧源に、ベー
スが第１の入力端子に、コレクタが第３のノードに、そ
れぞれ接続されたＰＮＰトランジスタと、エミッタが定
電圧源に、ベースが第２の入力端子に、コレクタが第４
のノードに、それぞれ接続されたＰＮＰトランジスタと
、から成ることを特徴とする特許請求の範囲第１項記載
の差動回路。 ４、第１のカレントミラー回路が、ソースが接地され、
ゲートおよびドレインが第１ノードトランジスタのドレ
インに接続されたＮチャネルＦＥＴと、ソースが接地さ
れ、ゲートが前記ＮチャネルＦＥＴのゲートに接続され
、ドレインが第２ノードトランジスタのドレインに接続
されたＮチャネルＦＥＴと、から成り、 第２カレントミラー回路が、ソースが定電圧源に接続さ
れ、ゲートおよびドレインが第３ノードトランジスタの
ドレインに接続されたＰチャネルＦＥＴと、ソースが定
電圧源に接続され、ゲートが前記ＰチャネルＦＥＴのゲ
ートに接続され、ドレインが第４ノードトランジスタの
ドレインに接続されたＰチャネルＦＥＴと、から成るこ
とを特徴とする特許請求の範囲第１項または第２項記載
の差動回路。 ５、第１のカレントミラー回路が、エミッタが接地され
、ベースおよびコレクタが第１ノードトランジスタのコ
レクタに接続されたＮＰＮトランジスタと、エミッタが
接地され、ベースが前記ＮＰＮトランジスタのベースに
接続され、コレクタが第２ノードトランジスタのコレク
タに接続されたＮＰＮトランジスタと、から成り、 第２のカレントミラー回路が、エミッタが定電圧源に接
続され、ベースおよびコレクタが第３ノードトランジス
タのコレクタに接続されたＰＮＰトランジスタと、エミ
ッタが定電圧源に接続され、ベースが前記ＰＮＰトラン
ジスタのベースに接続され、コレクタが第４ノードトラ
ンジスタのコレクタに接続されたＰＮＰトランジスタと
、から成ることを特徴とする特許請求の範囲第１項また
は第３項記載の差動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7499385A JPS61234110A (ja) | 1985-04-09 | 1985-04-09 | 差動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7499385A JPS61234110A (ja) | 1985-04-09 | 1985-04-09 | 差動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234110A true JPS61234110A (ja) | 1986-10-18 |
Family
ID=13563309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7499385A Pending JPS61234110A (ja) | 1985-04-09 | 1985-04-09 | 差動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234110A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
| EP0512795A2 (en) * | 1991-05-06 | 1992-11-11 | Harris Corporation | Full range input/output comparator |
| US5266887A (en) * | 1988-05-24 | 1993-11-30 | Dallas Semiconductor Corp. | Bidirectional voltage to current converter |
| US5519309A (en) * | 1988-05-24 | 1996-05-21 | Dallas Semiconductor Corporation | Voltage to current converter with extended dynamic range |
-
1985
- 1985-04-09 JP JP7499385A patent/JPS61234110A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
| US5266887A (en) * | 1988-05-24 | 1993-11-30 | Dallas Semiconductor Corp. | Bidirectional voltage to current converter |
| US5519309A (en) * | 1988-05-24 | 1996-05-21 | Dallas Semiconductor Corporation | Voltage to current converter with extended dynamic range |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
| EP0512795A2 (en) * | 1991-05-06 | 1992-11-11 | Harris Corporation | Full range input/output comparator |
| EP0512795A3 (en) * | 1991-05-06 | 1994-05-11 | Harris Corp | Full range input/output comparator |
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