JP3282408B2 - 演算増幅器 - Google Patents
演算増幅器Info
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Description
【０００１】
【産業上の利用分野】本発明は、特に低電圧化に適した
演算増幅器に関するものである。
演算増幅器に関するものである。
【０００２】
【従来の技術】従来の演算増幅器の構成図を図３に示
す。ここでは、入力の差動ペアがPMOSの場合を示してい
る。図３に示すように、ソースが結合されたPMOSトラン
ジスタQ1,Q2とトランジスタQ5による定電流源とから、
反転入力３、非反転入力４とする差動入力部が構成され
ている。トランジスタQ3,Q4は、アクティブ負荷を構成
している。トランジスタQ6,Q7は、２段目のインバータ
アンプを構成している。Ccは補償容量である。一定バイ
アスVb1がゲートに加えられたトランジスタQ6のドレイ
ンとトランジスタQ7のドレインが結合され、それを出力
５とする。ところで、この演算増幅器において許容され
る入力信号レベルは、高電位側電源電圧２をVdd、低電
位側電源電圧１をVssで表すと、Vss+Vdssat 〜 Vdd-Vgs
-Vdssatとなる。ここでVdssatは、ドレイン−ソース間
の飽和電圧である。上式からわかるように、PMOSトラン
ジスタを入力とする従来の演算増幅器の場合、低電位側
は電源電圧Vssまでほぼ入力レンジがあるが、高電位側
は、入力トランジスタのゲート−ソース間電圧Vgsのた
めかなり狭められる。
す。ここでは、入力の差動ペアがPMOSの場合を示してい
る。図３に示すように、ソースが結合されたPMOSトラン
ジスタQ1,Q2とトランジスタQ5による定電流源とから、
反転入力３、非反転入力４とする差動入力部が構成され
ている。トランジスタQ3,Q4は、アクティブ負荷を構成
している。トランジスタQ6,Q7は、２段目のインバータ
アンプを構成している。Ccは補償容量である。一定バイ
アスVb1がゲートに加えられたトランジスタQ6のドレイ
ンとトランジスタQ7のドレインが結合され、それを出力
５とする。ところで、この演算増幅器において許容され
る入力信号レベルは、高電位側電源電圧２をVdd、低電
位側電源電圧１をVssで表すと、Vss+Vdssat 〜 Vdd-Vgs
-Vdssatとなる。ここでVdssatは、ドレイン−ソース間
の飽和電圧である。上式からわかるように、PMOSトラン
ジスタを入力とする従来の演算増幅器の場合、低電位側
は電源電圧Vssまでほぼ入力レンジがあるが、高電位側
は、入力トランジスタのゲート−ソース間電圧Vgsのた
めかなり狭められる。
【０００３】
【発明が解決しようとする課題】近年、プロセスの微細
化あるいは低消費電力化のため電源電圧がますます低下
しつつあるが、こうした低電源電圧化のもとでは、Vgs
もの入力レンジの損失は極めて大きく問題となってい
る。
化あるいは低消費電力化のため電源電圧がますます低下
しつつあるが、こうした低電源電圧化のもとでは、Vgs
もの入力レンジの損失は極めて大きく問題となってい
る。
【０００４】本発明は、上記に鑑みてなされたものであ
って、高低両電源電圧一杯までの入力レンジを持つ演算
増幅器を提供することを目的とする。
って、高低両電源電圧一杯までの入力レンジを持つ演算
増幅器を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明が講じた解決手段は、ソースが互いに接続さ
れた第１の極性の第１、第２のトランジスタと、該第１
及び第２のトランジスタのソースに接続された第１の定
電流源とからなる第１の差動入力部と、ソースが互いに
接続された第２の極性の第３、第４のトランジスタと、
該第３及び第４のトランジスタのソースに接続された第
２の定電流源とからなる第２の差動入力部と、第１の極
性のトランジスタからなる第３、第４の定電流源と、第
２の極性のトランジスタからなる第５、第６の定電流源
と、ゲートに所定のバイアス電圧が印加された第１の極
性の第５及び第６のトランジスタと、ゲートに所定のバ
イアス電圧が印加された第２の極性の第７及び第８のト
ランジスタとを備え、第１及び第３のトランジスタのゲ
ートは反転入力端子に接続され、第２及び第４のトラン
ジスタのゲートは非反転入力端子に接続され、第５、第
６のトランジスタのソースは第１、第２のトランジスタ
のソースに接続され、第１、第５のトランジスタのドレ
インは第６の定電流源に接続され、第２、第６のトラン
ジスタのドレインは第５の定電流源に接続され、第７、
第８のトランジスタのソースは第３、第４のトランジス
タのソースに接続され、第４、第７のトランジスタのド
レインは第３の定電流源に接続され、第３、第８のトラ
ンジスタのドレインは第４の定電流源に接続される構成
としたものである。
め、本発明が講じた解決手段は、ソースが互いに接続さ
れた第１の極性の第１、第２のトランジスタと、該第１
及び第２のトランジスタのソースに接続された第１の定
電流源とからなる第１の差動入力部と、ソースが互いに
接続された第２の極性の第３、第４のトランジスタと、
該第３及び第４のトランジスタのソースに接続された第
２の定電流源とからなる第２の差動入力部と、第１の極
性のトランジスタからなる第３、第４の定電流源と、第
２の極性のトランジスタからなる第５、第６の定電流源
と、ゲートに所定のバイアス電圧が印加された第１の極
性の第５及び第６のトランジスタと、ゲートに所定のバ
イアス電圧が印加された第２の極性の第７及び第８のト
ランジスタとを備え、第１及び第３のトランジスタのゲ
ートは反転入力端子に接続され、第２及び第４のトラン
ジスタのゲートは非反転入力端子に接続され、第５、第
６のトランジスタのソースは第１、第２のトランジスタ
のソースに接続され、第１、第５のトランジスタのドレ
インは第６の定電流源に接続され、第２、第６のトラン
ジスタのドレインは第５の定電流源に接続され、第７、
第８のトランジスタのソースは第３、第４のトランジス
タのソースに接続され、第４、第７のトランジスタのド
レインは第３の定電流源に接続され、第３、第８のトラ
ンジスタのドレインは第４の定電流源に接続される構成
としたものである。
【０００６】他の本発明が講じた解決手段は、ソースが
互いに接続された第１の極性の第１、第２のトランジス
タと、該第１及び第２のトランジスタのソースに接続さ
れた第１の定電流源とからなる第１の差動入力部と、ソ
ースが互いに接続された第２の極性の第３、第４のトラ
ンジスタと、該第３及び第４のトランジスタのソースに
接続された第２の定電流源とからなる第２の差動入力部
と、第２の極性のトランジスタからなる第３、第４の定
電流源と、ゲートに所定のバイアス電圧が印加された第
１の極性の第５及び第６のトランジスタと、ゲートに所
定のバイアス電圧が印加された第２の極性の第７及び第
８のトランジスタとを備え、第１及び第３のトランジス
タのゲートは反転入力端子に接続され、第２及び第４の
トランジスタのゲートは非反転入力端子に接続され、第
５、第６のトランジスタのソースは第１、第２のトラン
ジスタのソースに接続され、第１、第５のトランジスタ
のドレインは第３の定電流源に接続され、第２、第６の
トランジスタのドレインは第４の定電流源に接続され、
第７、第８のトランジスタのソースは第３、第４のトラ
ンジスタのソースに接続され、第３と第７のトランジス
タのドレインが接続され、第４と第８のトランジスタの
ドレインが接続される構成としたものである。
互いに接続された第１の極性の第１、第２のトランジス
タと、該第１及び第２のトランジスタのソースに接続さ
れた第１の定電流源とからなる第１の差動入力部と、ソ
ースが互いに接続された第２の極性の第３、第４のトラ
ンジスタと、該第３及び第４のトランジスタのソースに
接続された第２の定電流源とからなる第２の差動入力部
と、第２の極性のトランジスタからなる第３、第４の定
電流源と、ゲートに所定のバイアス電圧が印加された第
１の極性の第５及び第６のトランジスタと、ゲートに所
定のバイアス電圧が印加された第２の極性の第７及び第
８のトランジスタとを備え、第１及び第３のトランジス
タのゲートは反転入力端子に接続され、第２及び第４の
トランジスタのゲートは非反転入力端子に接続され、第
５、第６のトランジスタのソースは第１、第２のトラン
ジスタのソースに接続され、第１、第５のトランジスタ
のドレインは第３の定電流源に接続され、第２、第６の
トランジスタのドレインは第４の定電流源に接続され、
第７、第８のトランジスタのソースは第３、第４のトラ
ンジスタのソースに接続され、第３と第７のトランジス
タのドレインが接続され、第４と第８のトランジスタの
ドレインが接続される構成としたものである。
【０００７】
【作用】本発明の構成において、第５及び第６のトラン
ジスタのゲートに印加されている所定のバイアス電圧を
Vb3、第７及び第８のトランジスタのゲートに印加され
ている所定のバイアス電圧をVb2、高電位側電源電圧をV
dd、低電位側電源電圧をVssで表し、これらの電圧の間
には、Vss < Vb3 < Vb2 < Vddとする。また、非反転入
力電圧、反転入力電圧をそれぞれVin+, Vin-とすると、
演算増幅器は負帰還をかけて使用するのでヴァーチャル
ショートVin+=Vin-が成立する。また、第１の極性のト
ランジスタをNMOS、第２の極性のトランジスタをPMOSト
ランジスタとする。
ジスタのゲートに印加されている所定のバイアス電圧を
Vb3、第７及び第８のトランジスタのゲートに印加され
ている所定のバイアス電圧をVb2、高電位側電源電圧をV
dd、低電位側電源電圧をVssで表し、これらの電圧の間
には、Vss < Vb3 < Vb2 < Vddとする。また、非反転入
力電圧、反転入力電圧をそれぞれVin+, Vin-とすると、
演算増幅器は負帰還をかけて使用するのでヴァーチャル
ショートVin+=Vin-が成立する。また、第１の極性のト
ランジスタをNMOS、第２の極性のトランジスタをPMOSト
ランジスタとする。
【０００８】入力電圧が、Vb3 < Vin+ < Vb2の範囲にあ
る時は、第５、第６、第７、第８のトランジスタはいず
れもカットオフし、第１及び第２の差動入力部はいずれ
も動作する。次に入力電圧が下がってきてVin+ < Vb3の
範囲に入ると、第１及び第２のトランジスタは次第にカ
ットオフし、第１の定電流源によるバイアス電流は、第
５、第６のトランジスタにより２等分されて、第５、第
６の定電流源に流し込まれる。したがって、第１の差動
入力部は動作しなくなり、第２の差動入力部のみが動作
する。一方、入力電圧が上がってきてVin+ > Vb2の範囲
に入ると、第３及び第４のトランジスタは次第にカット
オフし、第２の定電流源によるバイアス電流は、第７、
第８のトランジスタにより２等分されて、第３、第４の
定電流源に流し込まれる。したがって、第２の差動入力
部は動作しなくなり、第１の差動入力部のみが動作す
る。したがって、Vss < Vin+ < Vddの電圧範囲におい
て、第１、第２のいずれか一方の差動入力部は必ず動作
しているので、高低電源電圧一杯まで入力レンジを広げ
ることができる。
る時は、第５、第６、第７、第８のトランジスタはいず
れもカットオフし、第１及び第２の差動入力部はいずれ
も動作する。次に入力電圧が下がってきてVin+ < Vb3の
範囲に入ると、第１及び第２のトランジスタは次第にカ
ットオフし、第１の定電流源によるバイアス電流は、第
５、第６のトランジスタにより２等分されて、第５、第
６の定電流源に流し込まれる。したがって、第１の差動
入力部は動作しなくなり、第２の差動入力部のみが動作
する。一方、入力電圧が上がってきてVin+ > Vb2の範囲
に入ると、第３及び第４のトランジスタは次第にカット
オフし、第２の定電流源によるバイアス電流は、第７、
第８のトランジスタにより２等分されて、第３、第４の
定電流源に流し込まれる。したがって、第２の差動入力
部は動作しなくなり、第１の差動入力部のみが動作す
る。したがって、Vss < Vin+ < Vddの電圧範囲におい
て、第１、第２のいずれか一方の差動入力部は必ず動作
しているので、高低電源電圧一杯まで入力レンジを広げ
ることができる。
【０００９】他の発明においても、同様の作用により入
力レンジを広げることができる。
力レンジを広げることができる。
【００１０】
【実施例】以下、本発明の実施例について説明する。
【００１１】（実施例１）まず、本発明に係わる実施例
１について説明する。実施例１では、第１、第２のトラ
ンジスタであるQ1,Q2にNMOSを、第３、第４のトランジ
スタであるQ3,Q4にPMOSを用いている。図１は本発明の
第１の実施例における演算増幅器の回路図である。
１について説明する。実施例１では、第１、第２のトラ
ンジスタであるQ1,Q2にNMOSを、第３、第４のトランジ
スタであるQ3,Q4にPMOSを用いている。図１は本発明の
第１の実施例における演算増幅器の回路図である。
【００１２】図１に基づいて構成を説明すると、第１、
第２のトランジスタであるQ1とQ2のソースが結合され、
ゲートにバイアス電圧Vb4が与えられたトランジスタQ9
からなる第１の定電流源に接続されている。これら３つ
のトランジスタQ1,Q2,Q9により第１の差動入力部が形成
されている。また、ゲートにバイアス電圧Vb3が与えら
れた第５、第６のトランジスタであるQ5,Q6のソース
は、第１、第２のトランジスタであるQ1,Q2のソースに
接続されている。ゲートにバイアス電圧Vb1が与えられ
たトランジスタQ11,Q12は、それぞれ第５、第６の定電
流源を構成し、その出力部にはトランジスタQ2,Q6のド
レイン及びトランジスタQ1,Q5のドレインがそれぞれ接
続されている。同様に、第３、第４のトランジスタであ
るQ3とQ4のソースが結合され、ゲートにバイアス電圧Vb
1が与えられたトランジスタQ10からなる第２の定電流源
に接続されている。これら３つのトランジスタQ3,Q4,Q1
0により第２の差動入力部が形成されている。ゲートに
バイアス電圧Vb2が与えられた第７、第８のトランジス
タであるQ7,Q8のソースは、第３、第４のトランジスタ
であるQ3,Q4のソースに接続されている。ゲートにバイ
アス電圧Vb4が与えられたトランジスタQ13,Q14は、それ
ぞれ第３、第４の定電流源を構成し、その出力部にはト
ランジスタQ4,Q7のドレイン及びトランジスタQ3,Q8のド
レインがそれぞれ接続されている。ゲートにバイアス電
圧Vb2が与えられたトランジスタQ15,Q16及びゲートにバ
イアス電圧Vb3が与えられたQ17,Q18はカスコード段を構
成し、また、トランジスタQ19,Q20はアクティブ負荷を
構成している。また、トランジスタQ21,Q22は、２段目
のインバータアンプを構成している。
第２のトランジスタであるQ1とQ2のソースが結合され、
ゲートにバイアス電圧Vb4が与えられたトランジスタQ9
からなる第１の定電流源に接続されている。これら３つ
のトランジスタQ1,Q2,Q9により第１の差動入力部が形成
されている。また、ゲートにバイアス電圧Vb3が与えら
れた第５、第６のトランジスタであるQ5,Q6のソース
は、第１、第２のトランジスタであるQ1,Q2のソースに
接続されている。ゲートにバイアス電圧Vb1が与えられ
たトランジスタQ11,Q12は、それぞれ第５、第６の定電
流源を構成し、その出力部にはトランジスタQ2,Q6のド
レイン及びトランジスタQ1,Q5のドレインがそれぞれ接
続されている。同様に、第３、第４のトランジスタであ
るQ3とQ4のソースが結合され、ゲートにバイアス電圧Vb
1が与えられたトランジスタQ10からなる第２の定電流源
に接続されている。これら３つのトランジスタQ3,Q4,Q1
0により第２の差動入力部が形成されている。ゲートに
バイアス電圧Vb2が与えられた第７、第８のトランジス
タであるQ7,Q8のソースは、第３、第４のトランジスタ
であるQ3,Q4のソースに接続されている。ゲートにバイ
アス電圧Vb4が与えられたトランジスタQ13,Q14は、それ
ぞれ第３、第４の定電流源を構成し、その出力部にはト
ランジスタQ4,Q7のドレイン及びトランジスタQ3,Q8のド
レインがそれぞれ接続されている。ゲートにバイアス電
圧Vb2が与えられたトランジスタQ15,Q16及びゲートにバ
イアス電圧Vb3が与えられたQ17,Q18はカスコード段を構
成し、また、トランジスタQ19,Q20はアクティブ負荷を
構成している。また、トランジスタQ21,Q22は、２段目
のインバータアンプを構成している。
【００１３】入力電圧が、Vb3 < Vin+ < Vb2の範囲にあ
る時は、トランジスタQ5,Q6,Q7,Q8はいずれもカットオ
フし、第１及び第２の差動入力部はいずれも動作する。
る時は、トランジスタQ5,Q6,Q7,Q8はいずれもカットオ
フし、第１及び第２の差動入力部はいずれも動作する。
【００１４】次に入力電圧が下がってきてVin+ < Vb3の
範囲に入ると、トランジスタQ1,Q2は次第にカットオフ
し、トランジスタQ9による第１の定電流源のバイアス電
流は、トランジスタQ5,Q6により２等分されて、第５、
第６の定電流源に流し込まれる。したがって、トランジ
スタQ19,Q20によって構成されるアクティブ負荷に流れ
込む定常電流を変化させることなく、第１の差動入力部
の動作を止めることができる。
範囲に入ると、トランジスタQ1,Q2は次第にカットオフ
し、トランジスタQ9による第１の定電流源のバイアス電
流は、トランジスタQ5,Q6により２等分されて、第５、
第６の定電流源に流し込まれる。したがって、トランジ
スタQ19,Q20によって構成されるアクティブ負荷に流れ
込む定常電流を変化させることなく、第１の差動入力部
の動作を止めることができる。
【００１５】一方、入力電圧が上がってきてVin+ > Vb2
の範囲に入ると、トランジスタQ3,Q4は次第にカットオ
フし、トランジスタQ10による第２の定電流源のバイア
ス電流は、トランジスタQ7,Q8により２等分されて、第
３、第４の定電流源に流し込まれる。したがって、第２
の差動入力部は動作しなくなり、第１の差動入力部のみ
が動作する。このように、Vss < Vin+ < Vddの電圧範囲
において、第１、第２のいずれか一方の差動入力部は必
ず動作しているので、高低電源電圧一杯まで入力レンジ
を広げることが可能となる。
の範囲に入ると、トランジスタQ3,Q4は次第にカットオ
フし、トランジスタQ10による第２の定電流源のバイア
ス電流は、トランジスタQ7,Q8により２等分されて、第
３、第４の定電流源に流し込まれる。したがって、第２
の差動入力部は動作しなくなり、第１の差動入力部のみ
が動作する。このように、Vss < Vin+ < Vddの電圧範囲
において、第１、第２のいずれか一方の差動入力部は必
ず動作しているので、高低電源電圧一杯まで入力レンジ
を広げることが可能となる。
【００１６】（実施例２）次に、本発明に係わる実施例
２について説明する。実施例２では、第１、第２のトラ
ンジスタであるQ1,Q2にNMOSを、第３、第４のトランジ
スタであるQ3,Q4にPMOSを用いている。図２は本発明の
第２の実施例における演算増幅器の回路図である。
２について説明する。実施例２では、第１、第２のトラ
ンジスタであるQ1,Q2にNMOSを、第３、第４のトランジ
スタであるQ3,Q4にPMOSを用いている。図２は本発明の
第２の実施例における演算増幅器の回路図である。
【００１７】図２に基づいて構成を説明すると、第１、
第２のトランジスタであるQ1とQ2のソースが結合され、
ゲートにバイアス電圧Vb4が与えられたトランジスタQ9
からなる第１の定電流源に接続されている。これら３つ
のトランジスタQ1,Q2,Q9により差動入力部１が形成され
ている。また、ゲートにバイアス電圧Vb3が与えられた
第５、第６のトランジスタであるQ5,Q6のソースは、第
１、第２のトランジスタであるQ1,Q2のソースに接続さ
れている。ゲートにバイアス電圧Vb1が与えられたトラ
ンジスタQ11,Q12は、それぞれ第３、第４の定電流源を
構成し、その出力部にはトランジスタQ1,Q5のドレイン
及びトランジスタQ2,Q6のドレインがそれぞれ接続され
ている。同様に、第３、第４のトランジスタであるQ3と
Q4のソースが結合され、ゲートにバイアス電圧Vb1が与
えられたトランジスタQ10からなる第２の定電流源に接
続されている。これら３つのトランジスタQ3,Q4,Q10に
より差動入力部２が形成されている。ゲートにバイアス
電圧Vb2が与えられたトランジスタQ15,Q16は、それぞれ
第３、第４の定電流源を構成し、その出力部にはトラン
ジスタQ1,Q5のドレイン及びトランジスタQ2,Q6のドレイ
ンがそれぞれ接続されている。ゲートにバイアス電圧Vb
2が与えられたトランジスタQ15,Q16はカスコード段を構
成し、また、トランジスタQ19,Q20はアクティブ負荷を
構成している。また、トランジスタQ21,Q22は、２段目
のインバータアンプを構成している。
第２のトランジスタであるQ1とQ2のソースが結合され、
ゲートにバイアス電圧Vb4が与えられたトランジスタQ9
からなる第１の定電流源に接続されている。これら３つ
のトランジスタQ1,Q2,Q9により差動入力部１が形成され
ている。また、ゲートにバイアス電圧Vb3が与えられた
第５、第６のトランジスタであるQ5,Q6のソースは、第
１、第２のトランジスタであるQ1,Q2のソースに接続さ
れている。ゲートにバイアス電圧Vb1が与えられたトラ
ンジスタQ11,Q12は、それぞれ第３、第４の定電流源を
構成し、その出力部にはトランジスタQ1,Q5のドレイン
及びトランジスタQ2,Q6のドレインがそれぞれ接続され
ている。同様に、第３、第４のトランジスタであるQ3と
Q4のソースが結合され、ゲートにバイアス電圧Vb1が与
えられたトランジスタQ10からなる第２の定電流源に接
続されている。これら３つのトランジスタQ3,Q4,Q10に
より差動入力部２が形成されている。ゲートにバイアス
電圧Vb2が与えられたトランジスタQ15,Q16は、それぞれ
第３、第４の定電流源を構成し、その出力部にはトラン
ジスタQ1,Q5のドレイン及びトランジスタQ2,Q6のドレイ
ンがそれぞれ接続されている。ゲートにバイアス電圧Vb
2が与えられたトランジスタQ15,Q16はカスコード段を構
成し、また、トランジスタQ19,Q20はアクティブ負荷を
構成している。また、トランジスタQ21,Q22は、２段目
のインバータアンプを構成している。
【００１８】入力電圧が、Vb3 < Vin+ < Vb2の範囲にあ
る時は、トランジスタQ5,Q6,Q7,Q8はいずれもカットオ
フし、第１及び第２の差動入力部はいずれも動作する。
る時は、トランジスタQ5,Q6,Q7,Q8はいずれもカットオ
フし、第１及び第２の差動入力部はいずれも動作する。
【００１９】次に入力電圧が下がってきてVin+ < Vb3の
範囲に入ると、トランジスタQ1,Q2はカットオフし、ト
ランジスタQ9による第１の定電流源のバイアス電流は、
トランジスタQ5,Q6により２等分されて、第３、第４の
定電流源に流し込まれる。したがって、トランジスタQ1
9,Q20によって構成されるアクティブ負荷に流れ込む定
常電流を変化させることなく、第１の差動入力部の動作
を止めることができる。
範囲に入ると、トランジスタQ1,Q2はカットオフし、ト
ランジスタQ9による第１の定電流源のバイアス電流は、
トランジスタQ5,Q6により２等分されて、第３、第４の
定電流源に流し込まれる。したがって、トランジスタQ1
9,Q20によって構成されるアクティブ負荷に流れ込む定
常電流を変化させることなく、第１の差動入力部の動作
を止めることができる。
【００２０】一方、入力電圧が上がってきてVin+ > Vb2
の範囲に入ると、トランジスタQ3,Q4はカットオフし、
トランジスタQ10による第２の定電流源のバイアス電流
は、トランジスタQ7,Q8により２等分されてアクティブ
負荷に流し込まれる。したがって、第２の差動入力部は
動作しなくなり、第１の差動入力部のみが動作する。こ
のように、Vss < Vin+ < Vddの電圧範囲において、第
１、第２のいずれか一方の差動入力部は必ず動作してい
るので、高低電源電圧一杯まで入力レンジを広げること
が可能となる。
の範囲に入ると、トランジスタQ3,Q4はカットオフし、
トランジスタQ10による第２の定電流源のバイアス電流
は、トランジスタQ7,Q8により２等分されてアクティブ
負荷に流し込まれる。したがって、第２の差動入力部は
動作しなくなり、第１の差動入力部のみが動作する。こ
のように、Vss < Vin+ < Vddの電圧範囲において、第
１、第２のいずれか一方の差動入力部は必ず動作してい
るので、高低電源電圧一杯まで入力レンジを広げること
が可能となる。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、ソ
ースが互いに接続された第１の極性の第１、第２のトラ
ンジスタと、該第１及び第２のトランジスタのソースに
接続された第１の定電流源とからなる第１の差動入力部
と、ソースが互いに接続された第２の極性の第３、第４
のトランジスタと、該第３及び第４のトランジスタのソ
ースに接続された第２の定電流源とからなる第２の差動
入力部と、第１の極性のトランジスタからなる第３、第
４の定電流源と、第２の極性のトランジスタからなる第
５、第６の定電流源と、ゲートに所定のバイアス電圧が
印加された第１の極性の第５及び第６のトランジスタ
と、ゲートに所定のバイアス電圧が印加された第２の極
性の第７及び第８のトランジスタとを備え、第１及び第
３のトランジスタのゲートは反転入力端子に接続され、
第２及び第４のトランジスタのゲートは非反転入力端子
に接続され、第５、第６のトランジスタのソースは第
１、第２のトランジスタのソースに接続され、第１、第
５のトランジスタのドレインは第６の定電流源に接続さ
れ、第２、第６のトランジスタのドレインは第５の定電
流源に接続され、第７、第８のトランジスタのソースは
第３、第４のトランジスタのソースに接続され、第４、
第７のトランジスタのドレインは第３の定電流源に接続
され、第３、第８のトランジスタのドレインは第４の定
電流源に接続される構成としているので、低電位側電源
電圧から高電位側電源電圧までの電圧範囲において、第
１、第２のいずれか一方の差動入力部は必ず動作するた
め、高低電源電圧一杯まで入力レンジを広げることが可
能となる。
ースが互いに接続された第１の極性の第１、第２のトラ
ンジスタと、該第１及び第２のトランジスタのソースに
接続された第１の定電流源とからなる第１の差動入力部
と、ソースが互いに接続された第２の極性の第３、第４
のトランジスタと、該第３及び第４のトランジスタのソ
ースに接続された第２の定電流源とからなる第２の差動
入力部と、第１の極性のトランジスタからなる第３、第
４の定電流源と、第２の極性のトランジスタからなる第
５、第６の定電流源と、ゲートに所定のバイアス電圧が
印加された第１の極性の第５及び第６のトランジスタ
と、ゲートに所定のバイアス電圧が印加された第２の極
性の第７及び第８のトランジスタとを備え、第１及び第
３のトランジスタのゲートは反転入力端子に接続され、
第２及び第４のトランジスタのゲートは非反転入力端子
に接続され、第５、第６のトランジスタのソースは第
１、第２のトランジスタのソースに接続され、第１、第
５のトランジスタのドレインは第６の定電流源に接続さ
れ、第２、第６のトランジスタのドレインは第５の定電
流源に接続され、第７、第８のトランジスタのソースは
第３、第４のトランジスタのソースに接続され、第４、
第７のトランジスタのドレインは第３の定電流源に接続
され、第３、第８のトランジスタのドレインは第４の定
電流源に接続される構成としているので、低電位側電源
電圧から高電位側電源電圧までの電圧範囲において、第
１、第２のいずれか一方の差動入力部は必ず動作するた
め、高低電源電圧一杯まで入力レンジを広げることが可
能となる。
【００２２】また、他の発明によれば、ソースが互いに
接続された第１の極性の第１、第２のトランジスタと、
該第１及び第２のトランジスタのソースに接続された第
１の定電流源とからなる第１の差動入力部と、ソースが
互いに接続された第２の極性の第３、第４のトランジス
タと、該第３及び第４のトランジスタのソースに接続さ
れた第２の定電流源とからなる第２の差動入力部と、第
２の極性のトランジスタからなる第３、第４の定電流源
と、ゲートに所定のバイアス電圧が印加された第１の極
性の第５及び第６のトランジスタと、ゲートに所定のバ
イアス電圧が印加された第２の極性の第７及び第８のト
ランジスタとを備え、第１及び第３のトランジスタのゲ
ートは反転入力端子に接続され、第２及び第４のトラン
ジスタのゲートは非反転入力端子に接続され、第５、第
６のトランジスタのソースは第１、第２のトランジスタ
のソースに接続され、第１、第５のトランジスタのドレ
インは第３の定電流源に接続され、第２、第６のトラン
ジスタのドレインは第４の定電流源に接続され、第７、
第８のトランジスタのソースは第３、第４のトランジス
タのソースに接続され、第３と第７のトランジスタのド
レインが接続され、第４と第８のトランジスタのドレイ
ンが接続される構成としているので、低電位側電源電圧
から高電位側電源電圧までの電圧範囲において、第１、
第２のいずれか一方の差動入力部は必ず動作するため、
高低電源電圧一杯まで入力レンジを広げることが可能と
なる。
接続された第１の極性の第１、第２のトランジスタと、
該第１及び第２のトランジスタのソースに接続された第
１の定電流源とからなる第１の差動入力部と、ソースが
互いに接続された第２の極性の第３、第４のトランジス
タと、該第３及び第４のトランジスタのソースに接続さ
れた第２の定電流源とからなる第２の差動入力部と、第
２の極性のトランジスタからなる第３、第４の定電流源
と、ゲートに所定のバイアス電圧が印加された第１の極
性の第５及び第６のトランジスタと、ゲートに所定のバ
イアス電圧が印加された第２の極性の第７及び第８のト
ランジスタとを備え、第１及び第３のトランジスタのゲ
ートは反転入力端子に接続され、第２及び第４のトラン
ジスタのゲートは非反転入力端子に接続され、第５、第
６のトランジスタのソースは第１、第２のトランジスタ
のソースに接続され、第１、第５のトランジスタのドレ
インは第３の定電流源に接続され、第２、第６のトラン
ジスタのドレインは第４の定電流源に接続され、第７、
第８のトランジスタのソースは第３、第４のトランジス
タのソースに接続され、第３と第７のトランジスタのド
レインが接続され、第４と第８のトランジスタのドレイ
ンが接続される構成としているので、低電位側電源電圧
から高電位側電源電圧までの電圧範囲において、第１、
第２のいずれか一方の差動入力部は必ず動作するため、
高低電源電圧一杯まで入力レンジを広げることが可能と
なる。
【図１】本発明の第１の実施例における演算増幅器の回
路図
路図
【図２】本発明の第２の実施例における演算増幅器の回
路図
路図
【図３】従来の演算増幅器の電気配線図
１ 低電位側電源 ２ 高電位側電源 ３ 反転入力端子 ４ 非反転入力端子 ５ 出力端子
Claims (2)
- 【請求項１】ソースが互いに接続された第１の極性の第
１、第２のトランジスタと、該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる第
１の差動入力部と、ソースが互いに接続された第２の極
性の第３、第４のトランジスタと、該第３及び第４のト
ランジスタのソースに接続された第２の定電流源とから
なる第２の差動入力部と、第１の極性のトランジスタか
らなる第３、第４の定電流源と、第２の極性のトランジ
スタからなる第５、第６の定電流源と、ゲートに所定の
バイアス電圧が印加された第１の極性の第５及び第６の
トランジスタと、ゲートに所定のバイアス電圧が印加さ
れた第２の極性の第７及び第８のトランジスタとを備
え、第１及び第３のトランジスタのゲートは反転入力端
子に接続され、第２及び第４のトランジスタのゲートは
非反転入力端子に接続され、第５、第６のトランジスタ
のソースは第１、第２のトランジスタのソースに接続さ
れ、第１、第５のトランジスタのドレインは第６の定電
流源に接続され、第２、第６のトランジスタのドレイン
は第５の定電流源に接続され、第７、第８のトランジス
タのソースは第３、第４のトランジスタのソースに接続
され、第４、第７のトランジスタのドレインは第３の定
電流源に接続され、第３、第８のトランジスタのドレイ
ンは第４の定電流源に接続される構成を持つことを特徴
とする演算増幅器。 - 【請求項２】ソースが互いに接続された第１の極性の第
１、第２のトランジスタと、該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる第
１の差動入力部と、ソースが互いに接続された第２の極
性の第３、第４のトランジスタと、該第３及び第４のト
ランジスタのソースに接続された第２の定電流源とから
なる第２の差動入力部と、第２の極性のトランジスタか
らなる第３、第４の定電流源と、ゲートに所定のバイア
ス電圧が印加された第１の極性の第５及び第６のトラン
ジスタと、ゲートに所定のバイアス電圧が印加された第
２の極性の第７及び第８のトランジスタとを備え、第１
及び第３のトランジスタのゲートは反転入力端子に接続
され、第２及び第４のトランジスタのゲートは非反転入
力端子に接続され、第５、第６のトランジスタのソース
は第１、第２のトランジスタのソースに接続され、第
１、第５のトランジスタのドレインは第３の定電流源に
接続され、第２、第６のトランジスタのドレインは第４
の定電流源に接続され、第７、第８のトランジスタのソ
ースは第３、第４のトランジスタのソースに接続され、
第３と第７のトランジスタのドレインが接続され、第４
と第８のトランジスタのドレインが接続される構成を持
つことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26870094A JP3282408B2 (ja) | 1994-11-01 | 1994-11-01 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26870094A JP3282408B2 (ja) | 1994-11-01 | 1994-11-01 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130420A JPH08130420A (ja) | 1996-05-21 |
| JP3282408B2 true JP3282408B2 (ja) | 2002-05-13 |
Family
ID=17462167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26870094A Expired - Fee Related JP3282408B2 (ja) | 1994-11-01 | 1994-11-01 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282408B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020069181A (ko) * | 2002-05-13 | 2002-08-29 | 주식회사 엠씨링크 | 에프엠 전송신호 발생기용 전압조정 발진기의 집적회로 설계방법 |
-
1994
- 1994-11-01 JP JP26870094A patent/JP3282408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130420A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20080301 Year of fee payment: 6 |
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