JPS6382006A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、増幅回路技術、さらには差動増幅回路に適
用して有効な技術に関するもので、たとえば、アナログ
増幅回路あるいはデジタル出力回路に利用して有効な技
術に関するものである。

［従来の技術］ アナログあるいはデジタルの信号を増幅する回路として
は、たとえば、株式会社コロナ社発行「集積回路工学（
２）」柳井　人頼、永１）穣共著、１３８〜１４２頁（
インバータ形式の増幅回路、差動増幅回路）に記載され
ているように、インバータ形式のものど差動型のものと
がある。

第５図はインバータ形式の増幅回路の典型例を示す。

同図に示す増幅回路は、いわゆるＣＭＯ３型Ｏ３増幅回
路であって、ｐチャンネルＭＯＳトランジスタｐ３とｎ
チャンネルＭＯＳトランジスタｎ３が電源＋Ｖ／−Ｖの
間にて直列に接続されている。この増幅回路は、入力端
子Ａから与えられる信号電圧レベルの高低に応じて２つ
のＭＯＳトランジスタｎ３とｎ３が相補的に導通駆動さ
れることにより、その入力信号と逆相の出力信号が出力
端子ＯＵＴから得られる。

第５図に示した増幅回路では、互いに相補な動作特性を
もつ２種類のＭＯＳトランジスタｎ３とｎ３が電源＋Ｖ
／−Ｖの間にて直列に接続されていることにより、定常
的に流れる回路電流を少なくして消費電力を低減化させ
ることが行いやすい、とくに、容量性負荷を駆動するデ
ジタル増幅回路として動作させる場合には、いずれか一
方のトランジスタｐ３またはｎ３を完全オフ化させるこ
とができ、これによって定常的に消費される電流をほと
んど零近くまで減らすことができる。

第６図は差動型の増幅回路の一例を示す。

同図に示す増幅回路は、演算増幅器の入力部などに多く
用いられている回路であって、２つのｎチャンネルＭＯ
Ｓトランジスタｎ３．ｎ４の各ドレインがそれぞれ負荷
抵抗Ｒ１，Ｒ２を介して正側電源十Ｖに接続されるとと
もに、両ＭＯＳトランジスタｎ３．ｎ４の各ソースが共
通の抵抗（あるいは定電流回路）Ｒ３を介して負側電源
−■に接続されている。これにより、両トランジスタｎ
３、ｎ４をそれぞれに流れる電流は、その合計がほぼ一
定となるように制御されるようになっている。この増幅
回路では、２つの入力端子Ａ、Ｂにそれぞれに与えられ
る信号レベルの差が増幅されて出力端子ＯＵＴに現れる
。

第６図に示した増幅回路では、差動入力Ａ、　Ｂをもっ
ているので、たとえば演算増幅器あるいはプッシュプル
型増幅回路など、非常に広い用途がある。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、第５図に示したインバータ形式の増幅回路は
、定常的な消費電力を少なくできるという利点を有する
が、入力端子Ａが１つであるために差動増幅器を構成で
きないという問題点があった。

一方、第６図に示した差動型の増幅回路は、差動信号を
受ける２つの入力端子Ａ、Ｂをもっているが、差動動作
する２つのＭＯＳトランジスタｎ３とｎ４が電源＋Ｖ／
−Ｖに対して並列的に接続されているために、定常的な
消費電力がどうしても多くなってしまう、という問題点
があった。

また、第６図に示した差動型の増幅回路は、電源の正側
（十Ｖ）と負側（−■）側とに対して非対称な回路とな
っているが、この非対称性によって次のような問題点を
生じることが本発明者によってあきらかとされた。

すなわち、回路構成が非対称であるために、たとえば電
源＋Ｖ／−Ｖに重畳してくる同相雑音の影響を受けやす
い。

また、素子の特性や定数を高精度に揃えなければならな
い、という面倒もあった。これを怠ると、同相信号除去
比の低下やオフセットの増大といったような、差動増幅
器にとって非常に重要な特性が大幅に損なわれるように
なってしまう。

本発明の目的は、定常的な消費電力の低減化を可能にし
た差動増幅器を可能にするとともに、電源に対しての対
称性をもつ回路構成によって、電源に重畳してくる雑音
からの影響を少なくでき、かつ高い同相信号除去比を得
て精度の高い回路の構成を可能にする、という技術を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、たとえばｎチャンネルＭＯＳトランジスタと
ｎチャンネルＭＯＳトランジスタのように互いに相補な
動作特性を有する第１．第２の２つの種類の増幅素子を
用い、この２種類゛の増幅素子を直列に接続してなる増
幅素子対を２つ構成するとともに、一方の増幅素子対に
流れる動作電流を他方の増幅素子対に流れる動作電流に
よって制御する第１のカレントミラーと、他方の増幅素
子対に流れる動作電流を一方の増幅素子対に流れる電流
によって制御する第２のカレントミラーを備える、とい
うものである。

［作用コ 上記した手段によれば、先ず、それぞれが互いに相補な
動作特性を有する２種類の増幅素子が電源に対して直列
に接続されることになるので、個々の増幅素子対に定常
的に流れる電流はそれぞれ、ＣＭＯ３型Ｏ３回路のそれ
と同等なレベルまで低減化させることができる。また、
２つの増幅素子対の動作条件は、たとえば相互コンダク
タンスなどの素子特性に若干のバラツキがあったとして
も、両増幅素子対に流れる動作電流がカレントミラーに
よって相互に制御されることによって、良好かつ安定な
バランス状態が得られるようになる。これにより、定常
的な消費電力の低減化を可能した差動増幅器を可能にす
るとともに、電源に対して対称性をもつ回路構成によっ
て、電源に重畳してくる雑音からの影響を少なくでき、
かつ高い同相信号除去比を得て精度の高い回路の構成を
可能にする、という目的が達成される。

［実施例コ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による増幅回路の一実施例を示す。

同図に示す増幅回路は互いに相補な動作特性を有する第
１．第２の２つの種類の増幅素子によって構成される差
動型の増幅回路であって、第１の種類の増幅素子として
ｐチャンネルＭＯＳトランジスタル１．ｐ２．ｐ３．ｐ
４が使用され、第２の種類の増幅素子としてｎチャンネ
ルＭＯＳトランジスタｎｌ、ｎ２．ｎ３．ｎ４がそれぞ
れ使用されている。これらのＭＯＳトランジスタＰ１〜
ｐ４．ｎ’Ｊ−〜ｎ４は制御端子としてゲートを有する
。

第１図において、ｐｌとｐ２は第１のカレントミラーを
構成し、ｎｌとｎ２は第２のカレントミラーを構成する
。

ｐ３とｎ３は直列に接続されて第１の増幅素子対をなす
。同様に、ｐ４とｎ４も直列に接続されて第２の増幅素
子対をなす。

第１の増幅素子対（ｐ３−ｎ３）は、上記第１のカレン
トミラーの電流出力側となるｐ２および上記第２のカレ
ントミラーの電流入力側となるｎｌを介して電源の正側
（十Ｖ）および負側（−■）に接続されている。

また、第２の増幅素子対（ｐ４−ｎ４）は、第１のカレ
ントミラーの電流入力側となるｐｌおよび上記第２のカ
レントミラーの電流出力側となるｎ２を介して電源の正
側（＋Ｖ）および負側（−Ｖ）に接続されている。

さらに、第１の増幅素子対（ｐ３−ｎ３）側のｐチャン
ネルＭＯＳトランジスタル３のゲートと第２の増幅素子
対（ｐ４−ｎ４）側のｎチャンネルＭｏＳトランジスタ
ｎ４のゲートが第１の入力端子Ａに共通接続されるとと
もに、第２の増幅素子対（ｐ４−ｎ４）側のｐチャンネ
ルＭＯＳトランジスタル４のゲートと第１の増幅素子対
（ｐ３−ｎ３）側のｎチャンネルＭＯＳトランジスタｎ
３のゲートが第２の入力端子Ｂに共通接続されている。

そして、第１図に示した実施例では、ｐ３のソース側と
ｎ４のソース側から差動出力が取り出されるようになっ
ている。この差動出力は、プッシュプル接続された一対
の出力用ＣＭＯＳトランジスタｐ５とｎ５からなる出力
段を介して取り出されるようになっている。ＯＵＴはそ
の出力端子を示す、この出力端子ＯＵＴには、第１．第
２の２つの入力端子Ａ、Ｂにそれぞれに入力される信号
電圧の差が増幅される出力される。

第１図に示した増幅回路では、電源＋Ｖ／−Ｖに対して
対称形に構成されているとともに、それぞれが互いに相
補な動作特性を有する２種類のＭｏＳトランジスタｐ３
−ｎ３．ｐ４−ｎ４が電源＋Ｖ／−Ｖに対して直列に接
続されていることにより、個々の増幅素子対（ｐ３−ｎ
３）（ｐ４−ｎ４）に定常的に流れる電流はそれぞれ、
ＣＭＯ８型Ｏ８回路のそれと同等なレベルまで低減化さ
せることができる。

また、２つの増幅素子対（ｐ３−ｎ３）（ｐ４−ｎ４　
）の動作条件は、たとえば相互コンダクタンスなどの素
子特性に若干のバラツキがあったとしても、両増幅素子
対に流れる動作電流が第１゜第２の２つのカレントミラ
ー（ｐｌ−ｐ２）（ｎｌ−ｎ２）によって相互に制御さ
れることにより、良好かつ安定なバランス状態が得られ
るようになっている。

これにより、定常的な消費電力の低減化を可能した差動
増幅器が可能になるとともに、電源子Ｖ／−Ｖに対して
対称性をもつ回路構成によって、電源＋Ｖ／−Ｖに重畳
してくる雑音からの影響が少なくすること、および高い
同相信号除去比が得えられて精度の高い回路を構成する
ことが可能になる。

第２図および第３図は第１図に示した増幅回路の動作例
を示す。

先ず、第２図に示すように、第１の入力端子Ａの入力信
号電圧ＶＡが第２の入力端子Ｂの入力信号電圧ＶＢによ
りも高い場合（ＶＡ＞ＶＢ）、ｐ４、ｎ４がオン（ＯＮ
）の気配となる一方、ｐ３、ｎ３がオフ（ＯＦＦ＞の気
配となる。これにともなって、ｐｉ、ｐ２がオン（ＯＮ
）の気配になる一方、ｎｌ、ｎ２がオフ（ＯＦＦ）の気
配となる。これにより、出力端子ＯＵＴに現れる信号電
圧は負側電源−Ｖの電位へ大きく振れるようになる。

次に、第３図に示すように、第１の入力端子Ａの入力信
号電圧ＶＡが第２の入力端子Ｂの入力信号電圧ＶＢによ
りも低い場合（ＶＡ＜ＶＢ）、この場合は上記とは反対
に、ｐ４．ｎ４がオフ（ＯＦＦ）気配となる一方、Ｐ３
．ｎ３がオン（ＯＮ）気配となる。これにともなって、
ＰＬ、Ｐ２がオフ（ＯＦＦ）気配になる一方、ｎｌ、ｎ
２がオン（ＯＮ）気配となる。これにより、出力端子Ｏ
ＵＴに現れる信号電圧は正側電源子Ｖの電位へ大きく振
れるようになる。

以上のようにして、第１．第２の２つの入力端子Ａ、Ｂ
にそれぞれに入力される信号電圧の差（ＶＢ−ＶＡ）を
増幅する差動増幅動作が行われる。

第４図はこの発明の別の実施例を示す。

前述した実施例との相違点だけを示すと、この実施例で
は、互いに相補な動作特性を有する２種類の増幅素子と
して、ｐｎｐバイポーラ・トランジスタｐ１〜ｐ５とｎ
ｐｎバイポーラ・トランジスタｎ１〜ｎ５が使用されて
いる。この回路も、前述した実施例のものと同様の動作
を行う。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第１．第
２の２つのカレントミラーを、電源＋Ｖ／−Ｖの両極側
に振分けずに、いずれか一方の極の側に集めて接続する
構成であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ用の差動増
幅回路に適用した場合について説明したが、それに限定
されるものではなく、たとえば、デジタル用の出力回路
などにも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、定常的な消費電力の低減化を可能した差動増
幅器が可能になるとともに、電源に対しての対称性をも
つ回路構成により、電源に重畳してくる雑音からの影響
を少なくでき、かつ高い同相信号除去比を得て精度の高
い回路の構成が可能になる、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による増幅回路の一実施例を示す回路
図、 第２図は第１図に示した増幅回路の第１の動作例を説明
するための回路図、 第３図は第１図に示した増幅回路の第２の動作例を説明
するための回路図、 第４図はこの発明による増幅回路の別の実施例を示す回
路図、 第５図はこの発明に先立って検討された増幅回路の第１
の構成を示す回路図、 第６図はこの発明に先立って検討された増幅回路の第２
の構成例を示す回路図である。 ｐ１〜Ｐ４．Ｐ５・・・第１の種類の増幅素子（ｐチャ
ンネルＭＯＳトランジスタまたはｐｎｐバイポーラ・ト
ランジスタ）、ｎ１〜ｎ４．ｎ５・・・第２の種類のＭ
ｏ３）ランジスタ（ｎチャンネルＭＯＳトランジスタま
たはｎｐｎバイポーラ・トランジスタ）、ｐｌ、ｐ２・
・・第１のカレントミラーを構成するＭｏＳトランジス
タ（バイポーラ・トランジスタ）、ｎｌ、ｎ２・・・第
２のカレントミラーを構成するＭｏ３）ランジスタ（バ
イポーラ・トランジスタ）、ｐ３．ｎ３・・・第１の増
幅素子対を構成するＭｏＳトランジスタ（バイポーラ・
トランジスタ）、ｐ４．ｎ４・・・第２の増幅素子対を
構成するＭＯＳトランジスタ（バイポーラ・トランジス
タ）　、＋Ｖ／。 ■・・・電源、Ａ、Ｂ・・・入力端子、ＯＵＴ・・・出
力端子。 第　　　１　　図 第　　２　　図 ｖＫ　　３　　図 第　　４　　図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、互いに相補な動作特性を有する第１、第２の２つの
   種類の増幅素子によって構成される差動型の増幅回路で
   あって、 （１）第１の種類の増幅素子によって構成された第１の
   カレントミラーと、 （２）第２の種類の増幅素子によって構成された第２の
   カレントミラーと、 （３）第１の種類の増幅素子と第２の種類の増幅素子と
   が直列に接続された第１の増幅素子対と、（４）第１の
   種類の増幅素子と第２の種類の増幅、素子とが直列に接
   続された第２の増幅素子対とを備え、 （５）上記第１の増幅素子対が上記第１のカレントミラ
   ーの電流出力側および上記第２のカレントミラーの電流
   入力側を介して電源に接続されるとともに、 （６）上記第２の増幅素子対が上記第１のカレントミラ
   ーの電流入力側および上記第２のカレントミラーの電流
   出力側を介して電源に接続され、（７）さらに、上記第
   １の増幅素子対の第１の種類の増幅素子の制御端子と上
   記第２の増幅素子対の第２の種類の増幅素子の制御端子
   が第１の入力端子に共通接続されるとともに、 （８）上記第２の増幅素子対の第１の種類の増幅素子の
   制御端子と上記第１の増幅素子対の第２の種類の増幅素
   子の制御端子が第２の入力端子に共通接続されている、 ことを特徴とする増幅回路。 ２、上記第１および第２の種類の増幅素子がｐチャンネ
   ルＭＯＳトランジスタおよびｎチャンネルＭＯＳトラン
   ジスタであることを特徴とする特許請求の範囲第１項記
   載の増幅回路。 ３、上記第１および第２の種類の増幅素子がｐｎｐバイ
   ポーラ・トランジスタおよびｎｐｎバイポーラ・トラン
   ジスタであることを特徴とする特許請求の範囲第１項ま
   たは第２項記載の増幅回路。