JPH0740651B2 - 増幅回路 - Google Patents
増幅回路Info
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- JPH0740651B2 JPH0740651B2 JP61225946A JP22594686A JPH0740651B2 JP H0740651 B2 JPH0740651 B2 JP H0740651B2 JP 61225946 A JP61225946 A JP 61225946A JP 22594686 A JP22594686 A JP 22594686A JP H0740651 B2 JPH0740651 B2 JP H0740651B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、増幅回路技術、さらには差動増幅回路に適
用して有効な技術に関するもので、たとえば、アナログ
増幅回路あるいはデジタル出力回路に利用して有効な技
術に関するものである。
用して有効な技術に関するもので、たとえば、アナログ
増幅回路あるいはデジタル出力回路に利用して有効な技
術に関するものである。
［従来の技術］ アナログあるいはデジタルの信号を増幅する回路として
は、たとえば、株式会社コロナ社発行「集積回路工学
（２）」柳井久義、永田穣共著、138〜142頁（インバー
タ形式の増幅回路、差動増幅回路）に記載されているよ
うに、インバータ形式のものと差動型のものとがある。
は、たとえば、株式会社コロナ社発行「集積回路工学
（２）」柳井久義、永田穣共著、138〜142頁（インバー
タ形式の増幅回路、差動増幅回路）に記載されているよ
うに、インバータ形式のものと差動型のものとがある。
第５図はインバータ形式の増幅回路の典型例を示す。
同図に示す増幅回路は、いわゆるCMOS型反転増幅回路で
あって、ｐチャンネルMOSトランジスタp3とｎチャンネ
ルMOSトランジスタn3が電源＋V/−Ｖの間にて直列に接
続されている。この増幅回路は、入力端子Ａから与えら
れる信号電圧レベルの高低に応じて２つのMOSトランジ
スタp3とn3が相補的に導通駆動されることにより、その
入力信号と逆相の出力信号が出力端子OUTから得られ
る。
あって、ｐチャンネルMOSトランジスタp3とｎチャンネ
ルMOSトランジスタn3が電源＋V/−Ｖの間にて直列に接
続されている。この増幅回路は、入力端子Ａから与えら
れる信号電圧レベルの高低に応じて２つのMOSトランジ
スタp3とn3が相補的に導通駆動されることにより、その
入力信号と逆相の出力信号が出力端子OUTから得られ
る。
第５図に示した増幅回路では、互いに相補な動作特性を
持つ２種類のMOSトランジスタp3とn3が電源＋V/−Ｖの
間にて直列に接続されていることにより、定常的に流れ
る回路電流を少なくして消費電力を低減化させることが
行いやすい。とくに、容量性負荷を駆動するデジタル増
幅回路として動作させる場合には、いずれか一方のトラ
ンジスタp3またはn3を完全オフ化させることができ、こ
れによって定常的に消費される電流をほとんど零近くま
で減らすことができる。
持つ２種類のMOSトランジスタp3とn3が電源＋V/−Ｖの
間にて直列に接続されていることにより、定常的に流れ
る回路電流を少なくして消費電力を低減化させることが
行いやすい。とくに、容量性負荷を駆動するデジタル増
幅回路として動作させる場合には、いずれか一方のトラ
ンジスタp3またはn3を完全オフ化させることができ、こ
れによって定常的に消費される電流をほとんど零近くま
で減らすことができる。
第６図は差動型の増幅回路の一例を示す。
同図に示す増幅回路は、演算増幅器の入力部などに多く
用いられている回路であって、２つのｎチャンネルMOS
トランジスタn3,n4の各ドレインがそれぞれ負荷抵抗R1,
R2を介して正側電源＋Ｖに接続されるとともに、両MOS
トランジスタn3,n4の各ソースが共通の抵抗（あるいは
定電流回路）R3を介して負側電源−Ｖに接続されてい
る。これにより、両トランジスタn3,n4をそれぞれに流
れる電流は、その合計がほぼ一定となるように制御され
ているようになっている。この増幅回路では、２つの入
力端子A,Bにそれぞれに与えられる信号レベルの差が増
幅されて出力端子OUTに現れる。
用いられている回路であって、２つのｎチャンネルMOS
トランジスタn3,n4の各ドレインがそれぞれ負荷抵抗R1,
R2を介して正側電源＋Ｖに接続されるとともに、両MOS
トランジスタn3,n4の各ソースが共通の抵抗（あるいは
定電流回路）R3を介して負側電源−Ｖに接続されてい
る。これにより、両トランジスタn3,n4をそれぞれに流
れる電流は、その合計がほぼ一定となるように制御され
ているようになっている。この増幅回路では、２つの入
力端子A,Bにそれぞれに与えられる信号レベルの差が増
幅されて出力端子OUTに現れる。
第６図に示した増幅回路では、差動入力A,Bをもってい
るので、たとえば演算増幅器あるいはプッシュプル型増
幅回路など、非常に広い用途がある。
るので、たとえば演算増幅器あるいはプッシュプル型増
幅回路など、非常に広い用途がある。
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、第５図に示したインバータ形式の増幅回路
は、定常的な消費電力を少なくできるという利点を有す
るが、入力端子Ａが１つであるために差動増幅器を構成
できないという問題点があった。
は、定常的な消費電力を少なくできるという利点を有す
るが、入力端子Ａが１つであるために差動増幅器を構成
できないという問題点があった。
一方、第６図に示した差動型の増幅回路は、差動信号を
受ける２つの入力端子A,Bをもっているが、差動動作す
る２つのMOSトランジスタn3とn4が電源＋V/−Ｖに対し
て並列的に接続されているために、定常的な消費電力が
どうしても多くなってしまう、という問題点があった。
受ける２つの入力端子A,Bをもっているが、差動動作す
る２つのMOSトランジスタn3とn4が電源＋V/−Ｖに対し
て並列的に接続されているために、定常的な消費電力が
どうしても多くなってしまう、という問題点があった。
また、第６図に示した差動型の増幅回路は、電源の正側
（＋Ｖ）と負側（−Ｖ）側とに対して非対称な回路とな
っているが、この非対称性によって次のような問題点を
生じることが本発明者によってあきらかとされた。
（＋Ｖ）と負側（−Ｖ）側とに対して非対称な回路とな
っているが、この非対称性によって次のような問題点を
生じることが本発明者によってあきらかとされた。
すなわち、回路構成が非対称であるために、たとえば電
源＋V/−Ｖに重畳してくる同相雑音の影響を受けやす
い。
源＋V/−Ｖに重畳してくる同相雑音の影響を受けやす
い。
また、素子の特性や定数を高精度に揃えなければならな
い、という面倒もあった。これを怠ると、同相信号除去
比の低下やオフセットの増大といったような、差動増幅
器にとって非常に重要な特性が大幅に損なわれるように
なってしまう。
い、という面倒もあった。これを怠ると、同相信号除去
比の低下やオフセットの増大といったような、差動増幅
器にとって非常に重要な特性が大幅に損なわれるように
なってしまう。
本発明の目的は、定常的な消費電力の低減化を可能にし
た差動増幅器を可能にするとともに、電源に対しての対
称性をもつ回路構成によって、電源に重畳してくる雑音
からの影響を少なくでき、かつ高い同相信号除去比を得
て精度の高い回路の構成を可能にする、という技術を提
供することにある。
た差動増幅器を可能にするとともに、電源に対しての対
称性をもつ回路構成によって、電源に重畳してくる雑音
からの影響を少なくでき、かつ高い同相信号除去比を得
て精度の高い回路の構成を可能にする、という技術を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、たとえばｐチャンネルMOSトランジスタとｎ
チャンネルMOSトランジスタのように互いに相補な動作
特性を有する第1,第２の２つの種類の増幅素子を用い、
この２種類の増幅素子を直列に接続してなる増幅素子対
を２つ構成するとともに、一方の増幅素子対に流れる動
作電流を他方の増幅素子対に流れる動作電流によって制
御する第１のカレントミラーと、他方の増幅素子対に流
れる動作電流を一方の増幅素子対に流れる電流によって
制御する第２のカレントミラーを備える、というもので
ある。
チャンネルMOSトランジスタのように互いに相補な動作
特性を有する第1,第２の２つの種類の増幅素子を用い、
この２種類の増幅素子を直列に接続してなる増幅素子対
を２つ構成するとともに、一方の増幅素子対に流れる動
作電流を他方の増幅素子対に流れる動作電流によって制
御する第１のカレントミラーと、他方の増幅素子対に流
れる動作電流を一方の増幅素子対に流れる電流によって
制御する第２のカレントミラーを備える、というもので
ある。
［作用］ 上記した手段によれば、先ず、それぞれが互いに相補な
動作特性を有する２種類の増幅素子が電源に対して直列
に接続されることになるので、個々の増幅素子対に定常
的に流れる電流はそれぞれ、CMOS型増幅回路のそれと同
等なレベルまで低減化させることができる。また、２つ
の増幅素子対の動作条件は、たとえば相互コンダクタン
スなどの素子特性に若干のバラツキがあったとしても、
両増幅素子対に流れる動作電流がカレントミラーによっ
て相互に制御されることによって、良好かつ安定なバラ
ンス状態が得られるようになる。これにより、定常的な
消費電力の低減化を可能した差動増幅器を可能にすると
ともに、電源に対して対称性をもつ回路構成によって、
電源に重畳してくる雑音からの影響を少なくでき、かつ
高い同相信号除去比を得て精度の高い回路の構成を可能
にする、という目的が達成される。
動作特性を有する２種類の増幅素子が電源に対して直列
に接続されることになるので、個々の増幅素子対に定常
的に流れる電流はそれぞれ、CMOS型増幅回路のそれと同
等なレベルまで低減化させることができる。また、２つ
の増幅素子対の動作条件は、たとえば相互コンダクタン
スなどの素子特性に若干のバラツキがあったとしても、
両増幅素子対に流れる動作電流がカレントミラーによっ
て相互に制御されることによって、良好かつ安定なバラ
ンス状態が得られるようになる。これにより、定常的な
消費電力の低減化を可能した差動増幅器を可能にすると
ともに、電源に対して対称性をもつ回路構成によって、
電源に重畳してくる雑音からの影響を少なくでき、かつ
高い同相信号除去比を得て精度の高い回路の構成を可能
にする、という目的が達成される。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図はこの発明による増幅回路の一実施例を示す。
同図に示す増幅回路は互いに相補な動作特性を有する第
1,第２の２つの種類の増幅素子によって構成される差動
型の増幅回路であって、第１の種類の増幅素子としてｐ
チャンネルMOSトランジスタp1,p2,p3,p4が使用され、第
２の種類の増幅素子としてｎチャンネルMOSトランジス
タn1,n2,n3,n4がそれぞれ使用されている。これらのMOS
トランジスタp1〜p4,n1〜n4は制御端子としてゲートを
有する。
1,第２の２つの種類の増幅素子によって構成される差動
型の増幅回路であって、第１の種類の増幅素子としてｐ
チャンネルMOSトランジスタp1,p2,p3,p4が使用され、第
２の種類の増幅素子としてｎチャンネルMOSトランジス
タn1,n2,n3,n4がそれぞれ使用されている。これらのMOS
トランジスタp1〜p4,n1〜n4は制御端子としてゲートを
有する。
第１図において、p1とp2は第１のカレントミラーを構成
し、n1とn2は第２のカレントミラーを構成する。
し、n1とn2は第２のカレントミラーを構成する。
p3とn3は直列に接続されて第１の増幅素子対をなす。同
様に、p4とn4も直列に接続されて第２の増幅素子対をな
す。
様に、p4とn4も直列に接続されて第２の増幅素子対をな
す。
第１の増幅素子対（p3−n3）は、上記第１のカレントミ
ラーの電流出力側となるp2および上記第２のカレントミ
ラーの電流入力側となるn1を介して電源の正側（＋Ｖ）
および負側（−Ｖ）に接続されている。
ラーの電流出力側となるp2および上記第２のカレントミ
ラーの電流入力側となるn1を介して電源の正側（＋Ｖ）
および負側（−Ｖ）に接続されている。
また、第２の増幅素子対（p4−n4）は、第１のカレント
ミラーの電流入力側となるp1および上記第２のカレント
ミラーの電流出力側となるn2を介して電源の正側（＋
Ｖ）および負側（−Ｖ）に接続されている。
ミラーの電流入力側となるp1および上記第２のカレント
ミラーの電流出力側となるn2を介して電源の正側（＋
Ｖ）および負側（−Ｖ）に接続されている。
さらに、第１の増幅素子対（p3−n3）側のｐチャンネル
MOSトランジスタp3のゲートと第２の増幅素子対（p4−n
4）側のｎチャンネルMOSトランジスタn4のゲートが第１
の入力端子Ａに共通接続されるとともに、第２の増幅素
子対（p4−n4）側のｐチャンネルMOSトランジスタp4の
ゲートと第１の増幅素子対（p3−n3）側のｎチャンネル
MOSトランジスタn3のゲートが第２の入力端子Ｂに共通
接続されている。
MOSトランジスタp3のゲートと第２の増幅素子対（p4−n
4）側のｎチャンネルMOSトランジスタn4のゲートが第１
の入力端子Ａに共通接続されるとともに、第２の増幅素
子対（p4−n4）側のｐチャンネルMOSトランジスタp4の
ゲートと第１の増幅素子対（p3−n3）側のｎチャンネル
MOSトランジスタn3のゲートが第２の入力端子Ｂに共通
接続されている。
そして、第１図に示した実施例では、p3のソース側とn4
のソース側から差動出力が取り出されるようになってい
る。この差動出力は、プッシュプル接続された一対の出
力用CMOSトランジスタp5とn5からなる出力段を介して取
り出されるようになっている。OUTはその出力端子を示
す。この出力端子OUTには、第1,第２の２つの入力端子
A,Bにそれぞれに入力される信号電圧の差が増幅される
出力される。
のソース側から差動出力が取り出されるようになってい
る。この差動出力は、プッシュプル接続された一対の出
力用CMOSトランジスタp5とn5からなる出力段を介して取
り出されるようになっている。OUTはその出力端子を示
す。この出力端子OUTには、第1,第２の２つの入力端子
A,Bにそれぞれに入力される信号電圧の差が増幅される
出力される。
第１図に示した増幅回路では、電源＋V/−Ｖに対して対
称形に構成されているとともに、それぞれが互いに相補
な動作特性を有する２種類のMOSトランジスタp3−n3,p4
−n4が電源＋V/−Ｖに対して直列に接続されていること
により、個々の増幅素子対（p3−n3）（p4−n4）に定常
的に流れる電流はそれぞれ、CMOS型増幅回路のそれと同
等なレベルまで低減化させることができる。
称形に構成されているとともに、それぞれが互いに相補
な動作特性を有する２種類のMOSトランジスタp3−n3,p4
−n4が電源＋V/−Ｖに対して直列に接続されていること
により、個々の増幅素子対（p3−n3）（p4−n4）に定常
的に流れる電流はそれぞれ、CMOS型増幅回路のそれと同
等なレベルまで低減化させることができる。
また、２つの増幅素子対（p3−n3）（p4−n4）の動作条
件は、たとえば相互コンダクタンスなどの素子特性に若
干のバラツキがあったとしても、両増幅素子対に流れる
動作電流が第1,第２の２つのカレントミラー（p1−n2）
（n1−n2）によって相互に制御されることにより、良好
かつ安定なバランス状態が得られるようになっている。
件は、たとえば相互コンダクタンスなどの素子特性に若
干のバラツキがあったとしても、両増幅素子対に流れる
動作電流が第1,第２の２つのカレントミラー（p1−n2）
（n1−n2）によって相互に制御されることにより、良好
かつ安定なバランス状態が得られるようになっている。
これにより、定常的な消費電力の低減化を可能した差動
増幅器が可能になるとともに、電源＋V/−Ｖに対して対
称性をもつ回路構成によって、電源＋V/−Ｖに重畳して
くる雑音からの影響が少なくすること、および高い同相
信号除去比が得られて精度の高い回路を構成することが
可能になる。
増幅器が可能になるとともに、電源＋V/−Ｖに対して対
称性をもつ回路構成によって、電源＋V/−Ｖに重畳して
くる雑音からの影響が少なくすること、および高い同相
信号除去比が得られて精度の高い回路を構成することが
可能になる。
第２図および第３図は第１図に示した増幅回路の動作例
を示す。
を示す。
先ず、第２図に示すように、第１の入力端子Ａの入力信
号電圧VAが第２の入力端子Ｂの入力信号電圧VBによりも
高い場合（VA＞VB）、p4,n4がオン（ON）の気配となる
一方、p3,n3がオフ（OFF）の気配となる。これにともな
って、p1,p2がオン（ON）の気配になる一方、n1,n2がオ
フ（OFF）の気配となる。これにより、出力端子OUTに現
れる信号電圧は負側電源−Ｖの電位へ大きく振れるよう
になる。
号電圧VAが第２の入力端子Ｂの入力信号電圧VBによりも
高い場合（VA＞VB）、p4,n4がオン（ON）の気配となる
一方、p3,n3がオフ（OFF）の気配となる。これにともな
って、p1,p2がオン（ON）の気配になる一方、n1,n2がオ
フ（OFF）の気配となる。これにより、出力端子OUTに現
れる信号電圧は負側電源−Ｖの電位へ大きく振れるよう
になる。
次に、第３図に示すように、第１の入力端子Ａの入力信
号電圧VAが第２の入力端子Ｂの入力信号電圧VBによりも
低い場合（VA＜VB）、この場合は上記とは反対に、p4,n
4がオフ（OFF）気配となる一方、p3,n3がオン（ON）気
配となる。これにともなって、p1,p2がオフ（OFF）気配
になる一方、n1,n2がオン（ON）気配となる。これによ
り、出力端子OUTに現れる信号電圧は正側電源＋Ｖの電
位へ大きく振れるようになる。
号電圧VAが第２の入力端子Ｂの入力信号電圧VBによりも
低い場合（VA＜VB）、この場合は上記とは反対に、p4,n
4がオフ（OFF）気配となる一方、p3,n3がオン（ON）気
配となる。これにともなって、p1,p2がオフ（OFF）気配
になる一方、n1,n2がオン（ON）気配となる。これによ
り、出力端子OUTに現れる信号電圧は正側電源＋Ｖの電
位へ大きく振れるようになる。
以上のようにして、第1,第２の２つの入力端子A,Bにそ
れぞれに入力される信号電圧の差（VB−VA）を増幅する
差動増幅動作が行われる。
れぞれに入力される信号電圧の差（VB−VA）を増幅する
差動増幅動作が行われる。
第４図はこの発明の別の実施例を示す。
前述した実施例との相違点だけを示すと、この実施例で
は、互いに相補な動作特性を有する２種類の増幅素子と
して、pnpバイポーラ・トランジスタp1〜p5とnpnバイポ
ーラ・トランジスタn1〜n5が使用されている。この回路
も、前述した実施例のものと同様の動作を行う。
は、互いに相補な動作特性を有する２種類の増幅素子と
して、pnpバイポーラ・トランジスタp1〜p5とnpnバイポ
ーラ・トランジスタn1〜n5が使用されている。この回路
も、前述した実施例のものと同様の動作を行う。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第1,第２
の２つのカレントミラーを、電源＋V/−Ｖの両極側に振
分けずに、いずれか一方の極の側に集めて接続する構成
であってもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第1,第２
の２つのカレントミラーを、電源＋V/−Ｖの両極側に振
分けずに、いずれか一方の極の側に集めて接続する構成
であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ用の差動増
幅回路に適用した場合について説明したが、それに限定
されるものではなく、たとえば、デジタル用の出力回路
などにも適用できる。
をその背景となった利用分野であるアナログ用の差動増
幅回路に適用した場合について説明したが、それに限定
されるものではなく、たとえば、デジタル用の出力回路
などにも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、定常的は消費電力の低減化を可能した差動増
幅器が可能になるとともに、電源に対しての対称性をも
つ回路構成により、電源に重畳してくる雑音からの影響
を少なくでき、かつ高い同相信号除去比を得て精度の高
い回路の構成が可能になる、という効果が得られる。
幅器が可能になるとともに、電源に対しての対称性をも
つ回路構成により、電源に重畳してくる雑音からの影響
を少なくでき、かつ高い同相信号除去比を得て精度の高
い回路の構成が可能になる、という効果が得られる。
第１図はこの発明による増幅回路の一実施例を示す回路
図、 第２図は第１図に示した増幅回路の第１の動作例を説明
するための回路図、 第３図は第１図に示した増幅回路の第２の動作例を説明
するための回路図、 第４図はこの発明による増幅回路の別の実施例を示す回
路図、 第５図はこの発明に先立って検討された増幅回路の第１
の構成を示す回路図、 第６図はこの発明に先立って検討された増幅回路の第２
の構成例を示す回路図である。 p1〜p4,p5……第１の種類の増幅素子（ｐチャンネルMOS
トランジスタまたはpnpバイポーラ・トランジスタ）、n
1〜n4,n5……第２の種類のMOSトランジスタ（ｎチャン
ネルMOSトランジスタまたはnpnバイポーラ・トランジス
タ）、p1,p2……第１のカレントミラーを構成するMOSト
ランジスタ（バイポーラ・トランジスタ）、n1,n2……
第２のカレントミラーを構成するMOSトランジスタ（バ
イポーラ・トランジスタ）、p3,n3……第１の増幅素子
対を構成するMOSトランジスタ（バイポーラ・トランジ
スタ）、p4,n4……第２の増幅素子対を構成するMOSトラ
ンジスタ（バイポーラ・トランジスタ）、＋V/,V……電
源、A,B……入力端子、OUT……出力端子。
図、 第２図は第１図に示した増幅回路の第１の動作例を説明
するための回路図、 第３図は第１図に示した増幅回路の第２の動作例を説明
するための回路図、 第４図はこの発明による増幅回路の別の実施例を示す回
路図、 第５図はこの発明に先立って検討された増幅回路の第１
の構成を示す回路図、 第６図はこの発明に先立って検討された増幅回路の第２
の構成例を示す回路図である。 p1〜p4,p5……第１の種類の増幅素子（ｐチャンネルMOS
トランジスタまたはpnpバイポーラ・トランジスタ）、n
1〜n4,n5……第２の種類のMOSトランジスタ（ｎチャン
ネルMOSトランジスタまたはnpnバイポーラ・トランジス
タ）、p1,p2……第１のカレントミラーを構成するMOSト
ランジスタ（バイポーラ・トランジスタ）、n1,n2……
第２のカレントミラーを構成するMOSトランジスタ（バ
イポーラ・トランジスタ）、p3,n3……第１の増幅素子
対を構成するMOSトランジスタ（バイポーラ・トランジ
スタ）、p4,n4……第２の増幅素子対を構成するMOSトラ
ンジスタ（バイポーラ・トランジスタ）、＋V/,V……電
源、A,B……入力端子、OUT……出力端子。
Claims (3)
- 【請求項１】互いに相補な動作特性を有する第1,第２の
２つの種類の増幅素子によって構成される差動型の増幅
回路であって、 （１）第１の種類の増幅素子によって構成された第１の
カレントミラーと、 （２）第２の種類の増幅素子によって構成された第２の
カレントミラーと、 （３）第１の種類の増幅素子と第２の種類の増幅素子と
が直列に接続された第１の増幅素子対と、 （４）第１の種類の増幅素子と第２の種類の増幅素子と
が直列に接続された第２の増幅素子対とを備え、 （５）上記第１の増幅素子対が上記第１のカレントミラ
ーの電流出力側および上記第２のカレントミラーの電流
入力側を介して電源に接続されるとともに、 （６）上記第２の増幅素子対が上記第１のカレントミラ
ーの電流入力側および上記第２のカレントミラーの電流
出力側を介して電源に接続され、 （７）さらに、上記第１の増幅素子対の第１の種類の増
幅素子の制御端子と上記第２の増幅素子対の第２の種類
の増幅素子の制御端子が第１の入力端子に共通接続され
るとともに、 （８）上記第２の増幅素子対の第１の種類の増幅素子の
制御端子と上記第１の増幅素子対の第２の種類の増幅素
子の制御端子が第２の入力端子に共通接続されている、 ことを特徴とする増幅回路。 - 【請求項２】上記第１および第２の種類の増幅素子がｐ
チャンネルMOSトランジスタおよびｎチャンネルMOSトラ
ンジスタであることを特徴とする特許請求の範囲第１項
記載の増幅回路。 - 【請求項３】上記第１および第２の種類の増幅素子がpn
pバイポーラ・トランジスタおよびnpnバイポーラ・トラ
ンジスタであることを特徴とする特許請求の範囲第１項
または第２項記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225946A JPH0740651B2 (ja) | 1986-09-26 | 1986-09-26 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225946A JPH0740651B2 (ja) | 1986-09-26 | 1986-09-26 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382006A JPS6382006A (ja) | 1988-04-12 |
| JPH0740651B2 true JPH0740651B2 (ja) | 1995-05-01 |
Family
ID=16837370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225946A Expired - Lifetime JPH0740651B2 (ja) | 1986-09-26 | 1986-09-26 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740651B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033673B2 (ja) * | 1995-04-21 | 2000-04-17 | 日本電気株式会社 | 電力増幅用の演算増幅回路 |
| JP2006033091A (ja) * | 2004-07-12 | 2006-02-02 | Jepico Corp | センサユニット及びセンサ信号処理回路 |
| KR101109188B1 (ko) | 2005-12-27 | 2012-01-30 | 삼성전자주식회사 | Ｃｍｏｓ 증폭기의 플릭커 노이즈를 줄이는 장치 및 방법 |
-
1986
- 1986-09-26 JP JP61225946A patent/JPH0740651B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6382006A (ja) | 1988-04-12 |
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