JPH0193207A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH0193207A JPH0193207A JP62250520A JP25052087A JPH0193207A JP H0193207 A JPH0193207 A JP H0193207A JP 62250520 A JP62250520 A JP 62250520A JP 25052087 A JP25052087 A JP 25052087A JP H0193207 A JPH0193207 A JP H0193207A
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- JP
- Japan
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- transistor
- drain
- gate
- power supply
- series
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に関し、特に入力差動トランジスタ
対を有する差動入力段と出力段とを備える演算増幅器に
関する。
対を有する差動入力段と出力段とを備える演算増幅器に
関する。
従来、この種の演算増幅器は、第２図に示すように、対
をなす入力差動トランジスタＭ、、Ｍ２と第１及び第２
の負荷トランジスタＭ、、Ｍ４と第１の定電流用トラン
ジスタＭ５とを有する差動入力段１と、駆動用トランジ
スタＭ６と第２の定電流用トランジスタＭ７とを有する
出力段２と、抵抗比ｌとコンデンサＣ１とが直列接続さ
れ差動入力段１と出力段２との間に設けられる位相補償
回路３と、定電流源工！とゲート及びドレインが接続さ
れた第１及び第２の定電流用トランジスタＭ、、Ｍ。
をなす入力差動トランジスタＭ、、Ｍ２と第１及び第２
の負荷トランジスタＭ、、Ｍ４と第１の定電流用トラン
ジスタＭ５とを有する差動入力段１と、駆動用トランジ
スタＭ６と第２の定電流用トランジスタＭ７とを有する
出力段２と、抵抗比ｌとコンデンサＣ１とが直列接続さ
れ差動入力段１と出力段２との間に設けられる位相補償
回路３と、定電流源工！とゲート及びドレインが接続さ
れた第１及び第２の定電流用トランジスタＭ、、Ｍ。
とカレントミラーを構成するカレントミラー用トランジ
スタＭ８とを有するバイアス回路４とから構成されてい
た。
スタＭ８とを有するバイアス回路４とから構成されてい
た。
〔発明が解決しようとする問題点〕
上述した従来の演算増幅器は、第１の電源端子に印加さ
れる電源電圧ＶＤＤに雑音が重畳して電圧変動があった
場合、負荷トランジスタＭ４のゲート、ドレインに印加
される電圧も同様に変動するため、駆動用トランジスタ
Ｍ６のゲート・ソース間に印加される電圧は変化しない
。しかしながら、高周波領域において、位相補償回路３
のコンデンサＣ１のインピーダンスが低下することによ
υ、負荷トランジスタＭ４に流れる電流が変化するので
、駆動用トランジスタＭ６のゲート・ソース間電圧が変
化し、従って、出力段電流が変化して出力が変動すると
いう欠点がある。
れる電源電圧ＶＤＤに雑音が重畳して電圧変動があった
場合、負荷トランジスタＭ４のゲート、ドレインに印加
される電圧も同様に変動するため、駆動用トランジスタ
Ｍ６のゲート・ソース間に印加される電圧は変化しない
。しかしながら、高周波領域において、位相補償回路３
のコンデンサＣ１のインピーダンスが低下することによ
υ、負荷トランジスタＭ４に流れる電流が変化するので
、駆動用トランジスタＭ６のゲート・ソース間電圧が変
化し、従って、出力段電流が変化して出力が変動すると
いう欠点がある。
本発明の演算増幅器は、ソースが共通接続された入力差
動トランジスタ対と該入力差動トランジスタ対の一方の
トランジスタのドレインと第１の電源端子間に直列接続
されたゲートとドレインが接続された第１の負荷トラン
ジスタと前記入力差動トランジスタ対の他方のトランジ
スタのドレインと前記第１の電源端子間に直列接続され
た第２の負荷トランジスタと前記入力差動トランジスタ
対の共通接続されたソースと第２の電源端子間に直列接
続された第１の定電流用トランジスタとから成る差動入
力段と、前記第２の負荷トランジスタと接続された前記
入力差動トランジスタ対のドレインにゲートが接続され
前記第１の電源端子にソースが接続された駆動用トラン
ジスタと該駆動用トランジスタのドレインと前記第２の
電源端子間に直列接続された第２の定電流用トランジス
タとから成る出力段と、前記第１及び第２の定電流用ト
ランジスタの各ゲートにゲート及びドレインが接続され
前記第２の電源端子にソースが接続されてカレントミラ
ーを構成するカレントミラー用トランジスタと該カレン
トミラー用トランジスタのドレインと前記第１の電源端
子間に直列接続された定電流源とから成るバイアス回路
と、前記駆動用トランジスタのゲートとドレイン間に直
列接続された位相補償回路とを備える演算増幅器におい
て、前記第１の負荷トランジスタと接続された前記入力
差動トランジスタ対のドレインに一端が接続され前記カ
レントミラー用トランジスタのドレインに他端が接続さ
れたバイパス回路を有している。
動トランジスタ対と該入力差動トランジスタ対の一方の
トランジスタのドレインと第１の電源端子間に直列接続
されたゲートとドレインが接続された第１の負荷トラン
ジスタと前記入力差動トランジスタ対の他方のトランジ
スタのドレインと前記第１の電源端子間に直列接続され
た第２の負荷トランジスタと前記入力差動トランジスタ
対の共通接続されたソースと第２の電源端子間に直列接
続された第１の定電流用トランジスタとから成る差動入
力段と、前記第２の負荷トランジスタと接続された前記
入力差動トランジスタ対のドレインにゲートが接続され
前記第１の電源端子にソースが接続された駆動用トラン
ジスタと該駆動用トランジスタのドレインと前記第２の
電源端子間に直列接続された第２の定電流用トランジス
タとから成る出力段と、前記第１及び第２の定電流用ト
ランジスタの各ゲートにゲート及びドレインが接続され
前記第２の電源端子にソースが接続されてカレントミラ
ーを構成するカレントミラー用トランジスタと該カレン
トミラー用トランジスタのドレインと前記第１の電源端
子間に直列接続された定電流源とから成るバイアス回路
と、前記駆動用トランジスタのゲートとドレイン間に直
列接続された位相補償回路とを備える演算増幅器におい
て、前記第１の負荷トランジスタと接続された前記入力
差動トランジスタ対のドレインに一端が接続され前記カ
レントミラー用トランジスタのドレインに他端が接続さ
れたバイパス回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図に示すように、差動入力段１はＮチャネル型ＭＯ
８）ランジスタの対をなす入力差動トランジスタＭｌ、
Ｍｌと、入力差動トランジスタＭｌ。
８）ランジスタの対をなす入力差動トランジスタＭｌ、
Ｍｌと、入力差動トランジスタＭｌ。
Ｍ２のそれぞれのドレインと電源電圧ＶＤＤの第１の電
源端子間に直列接続されゲートとドレインが接続され九
Ｐチャネル型ＭＯ８ト２ンジスタの第１の負荷トランジ
スタＭＳと負荷トランジスタＭ３のゲートにゲートが接
続されたＰチャネル型ＭＯＳトランジスタの第２の負荷
トランジスタＭ４と、入力差動トランジスタＭｌ、Ｍ、
の共通ソースと電源電圧Ｖ８８の第２の電源端子との間
に直列接続されたＮチャネル型ＭＯ８）ランジスタの第
１の定電流用トランジスタＭ、とから構成される。
源端子間に直列接続されゲートとドレインが接続され九
Ｐチャネル型ＭＯ８ト２ンジスタの第１の負荷トランジ
スタＭＳと負荷トランジスタＭ３のゲートにゲートが接
続されたＰチャネル型ＭＯＳトランジスタの第２の負荷
トランジスタＭ４と、入力差動トランジスタＭｌ、Ｍ、
の共通ソースと電源電圧Ｖ８８の第２の電源端子との間
に直列接続されたＮチャネル型ＭＯ８）ランジスタの第
１の定電流用トランジスタＭ、とから構成される。
出力段２はゲートが入力差動トランジスタＭ！ト負荷ト
ランジスタＭ４との共通接続された接続節点、すなわち
差動入力段１の出力節点に接続されソースが第１の電源
端子に接続されたＰチャネル’ＨＩＭＯ８）ランジスタ
の駆動用トランジスタＭ６と、ドレインが駆動用トラン
ジスタＭ−のドレイン及び出力端子ＯＵＴに接続されソ
ースが第２の電源端子に接続され九Ｎチャネル型ＭＯ８
）ランジスタの第２の定電流用トランジスタＭ７とから
構成される。
ランジスタＭ４との共通接続された接続節点、すなわち
差動入力段１の出力節点に接続されソースが第１の電源
端子に接続されたＰチャネル’ＨＩＭＯ８）ランジスタ
の駆動用トランジスタＭ６と、ドレインが駆動用トラン
ジスタＭ−のドレイン及び出力端子ＯＵＴに接続されソ
ースが第２の電源端子に接続され九Ｎチャネル型ＭＯ８
）ランジスタの第２の定電流用トランジスタＭ７とから
構成される。
位相補償回路３は上記した差動入力段１の出力節点と出
力段２の出力端子ＯＵＴとの間に直列接続された抵抗Ｒ
１とコンデンサＣ１とから構成される。
力段２の出力端子ＯＵＴとの間に直列接続された抵抗Ｒ
１とコンデンサＣ１とから構成される。
バイアス回路４はソースが第２の電源端子に接続されゲ
ートがドレインと定電流用トランジスタＭＳ、Ｍ、のゲ
ートに接続されてカレントミラー回路を構成するＮチャ
ネル型ＭＯＳトランジスタのカレントミラー用トランジ
スタＭ、と、第１０電源端子とカレントミラー用トラン
ジスタＭ８のドレインとの間に直列接続された定電流源
工１とから構成される。
ートがドレインと定電流用トランジスタＭＳ、Ｍ、のゲ
ートに接続されてカレントミラー回路を構成するＮチャ
ネル型ＭＯＳトランジスタのカレントミラー用トランジ
スタＭ、と、第１０電源端子とカレントミラー用トラン
ジスタＭ８のドレインとの間に直列接続された定電流源
工１とから構成される。
バイパス回路５は入力差動トランジスタＭ１のドレイン
と負荷トランジスタＭ３のゲートとの接続節点とカレン
トミラー用トランジスタＭ、のドレインと定電流源Ｉ、
との接続節点との間に直列接続された抵抗Ｒ２とコンデ
ンサＣ２とから構成される。
と負荷トランジスタＭ３のゲートとの接続節点とカレン
トミラー用トランジスタＭ、のドレインと定電流源Ｉ、
との接続節点との間に直列接続された抵抗Ｒ２とコンデ
ンサＣ２とから構成される。
以上のように構成して、入力差動トランジスタＭ！のゲ
ートを反転入力端子ＩＮに接続し、入力差動トランジス
タＭ２のゲートを非反転入力端子ＩＮに接続して、反転
入力端子ＩＮを接地電位とし非反転入力端子ＩＮに信号
を加えれば、差動入力段１の出力節点（入力差動トラン
ジスタＭ２のドレインと負荷トランジスタＭ４のドレイ
ンとの接続節点）には信号と逆相の電圧が現われ、出力
段２の出力端子ＯＵＴには信号と同相の電圧が現われる
。
ートを反転入力端子ＩＮに接続し、入力差動トランジス
タＭ２のゲートを非反転入力端子ＩＮに接続して、反転
入力端子ＩＮを接地電位とし非反転入力端子ＩＮに信号
を加えれば、差動入力段１の出力節点（入力差動トラン
ジスタＭ２のドレインと負荷トランジスタＭ４のドレイ
ンとの接続節点）には信号と逆相の電圧が現われ、出力
段２の出力端子ＯＵＴには信号と同相の電圧が現われる
。
次に、非反転入力端子ＩＮを接地電位とし反転入力端子
ＩＮを出力端子ＯＵＴに接続して、第１の電源端子に印
加される電源電圧ＶＤＤに雑音が重畳した場合に出力端
子ＯＵＴに伝達される率、いわゆる、電源電圧変動除去
比について説明する。
ＩＮを出力端子ＯＵＴに接続して、第１の電源端子に印
加される電源電圧ＶＤＤに雑音が重畳した場合に出力端
子ＯＵＴに伝達される率、いわゆる、電源電圧変動除去
比について説明する。
一般に、電源電圧ＶＤＤに雑音が重畳して電圧が変動し
た場合、負荷トランジスタＭ４のゲート。
た場合、負荷トランジスタＭ４のゲート。
ドレインの電圧も同様に変動し、従って、駆動用トラン
ジスタＭ６のゲート・ソース間電圧の変化はない。ここ
で、高周波領域においては、コンデンサＣ１のインピー
ダンスが低下することによシ、負荷トランジスタＭ４に
流れる電流が変化するが、同様に、バイパス回路５のコ
ンデンサＣ２を介して負荷トランジスタＭ３に流れる電
流が変化し負荷トランジスタＭ３．Ｍ、の接続されたゲ
ートの電圧が変化して、電流変化に伴う負荷トランジス
タＭ４のドレイン電圧の変化を抑圧する働きをする。
ジスタＭ６のゲート・ソース間電圧の変化はない。ここ
で、高周波領域においては、コンデンサＣ１のインピー
ダンスが低下することによシ、負荷トランジスタＭ４に
流れる電流が変化するが、同様に、バイパス回路５のコ
ンデンサＣ２を介して負荷トランジスタＭ３に流れる電
流が変化し負荷トランジスタＭ３．Ｍ、の接続されたゲ
ートの電圧が変化して、電流変化に伴う負荷トランジス
タＭ４のドレイン電圧の変化を抑圧する働きをする。
従って、駆動用トランジスタＭ、のゲート・ラス間電圧
の変化が抑えられる。更に、コンデンサＣ２を介してバ
イアス回路４に電流が流れカレントイ２−回路によシ定
電流トランジスタＭ、、Ｍ、を介して差動入力段ｌ及び
出力段２に注入されて出力端子ＯＵＴの電圧変動が抑え
られる。
の変化が抑えられる。更に、コンデンサＣ２を介してバ
イアス回路４に電流が流れカレントイ２−回路によシ定
電流トランジスタＭ、、Ｍ、を介して差動入力段ｌ及び
出力段２に注入されて出力端子ＯＵＴの電圧変動が抑え
られる。
なお、実施例の説明では入力差動トランジスタ対がＮチ
ャネルｆｉＭＯＳトランジスタ、駆動用トランジスタが
Ｐチャネル型ＭＯ８）ランジスタの場合を示したが、入
力差動トランジスタ対がＰチャネル型ＭＯＳトランジス
タで駆動用トランジスタがＮチャネル型ＭＯ８）ランジ
スタの場合も本発明を適用できる。
ャネルｆｉＭＯＳトランジスタ、駆動用トランジスタが
Ｐチャネル型ＭＯ８）ランジスタの場合を示したが、入
力差動トランジスタ対がＰチャネル型ＭＯＳトランジス
タで駆動用トランジスタがＮチャネル型ＭＯ８）ランジ
スタの場合も本発明を適用できる。
以上説明したように本発明の演算増幅器は、電源電圧の
変動に応じて入力差動トランジスタの出力節点となる第
２の負荷トランジスタのドレイン電圧が追随せず、駆動
用トランジスタのゲート・ソース間電圧が変化すること
を、第１の負荷トランジスタのドレインからバイパス回
路を介してバイアス回路に電流を流出及び流入すること
によシ抑圧し、夏に、カレントミラー回路を介して差動
入力段及び出力段に電流を流入することによシ、電源電
圧変動除去比を大きくできるので、従来に比べて約２５
ｄＢの電圧変動改善ができる効果がある。
変動に応じて入力差動トランジスタの出力節点となる第
２の負荷トランジスタのドレイン電圧が追随せず、駆動
用トランジスタのゲート・ソース間電圧が変化すること
を、第１の負荷トランジスタのドレインからバイパス回
路を介してバイアス回路に電流を流出及び流入すること
によシ抑圧し、夏に、カレントミラー回路を介して差動
入力段及び出力段に電流を流入することによシ、電源電
圧変動除去比を大きくできるので、従来に比べて約２５
ｄＢの電圧変動改善ができる効果がある。
１・・・・・・差動入力段、２・・・・・・出力段、３
・・・・・・位相補償回路、４・・・・・・バイアス回
路、５・・・・・・バイパス回路、工１・・・・・・定
電流源、ＩＮ・・・・・・非反転入力端子、ＩＮ・・・
・・・反転入力端子、Ｍｌ、Ｍ、・・・・・・入力差動
トランジスタ、Ｍ３．Ｍ４・・・・・・負荷トランジス
タ、Ｍ５゜Ｍ７・・・・・・定電流用トランジスタ、Ｍ
６・・・・・・駆動用トランジスタ、Ｍ８・・・・・・
カレントミラー用トランジスタ、ＯＵＴ・・・・・・出
力端子。 代理人 弁理士 内 原 晋
・・・・・・位相補償回路、４・・・・・・バイアス回
路、５・・・・・・バイパス回路、工１・・・・・・定
電流源、ＩＮ・・・・・・非反転入力端子、ＩＮ・・・
・・・反転入力端子、Ｍｌ、Ｍ、・・・・・・入力差動
トランジスタ、Ｍ３．Ｍ４・・・・・・負荷トランジス
タ、Ｍ５゜Ｍ７・・・・・・定電流用トランジスタ、Ｍ
６・・・・・・駆動用トランジスタ、Ｍ８・・・・・・
カレントミラー用トランジスタ、ＯＵＴ・・・・・・出
力端子。 代理人 弁理士 内 原 晋
Claims (3)
- （１）ソースが共通接続された入力差動トランジスタ対
と該入力差動トランジスタ対の一方のトランジスタのド
レインと第１の電源端子間に直列接続されたゲートとド
レインが接続された第１の負荷トランジスタと前記入力
差動トランジスタ対の他方のトランジスタのドレインと
前記第１の電源端子間に直列接続された第２の負荷トラ
ンジスタと前記入力差動トランジスタ対の共通接続され
たソースと第２の電源端子間に直列接続された第１の定
電流用トランジスタとから成る差動入力段と、前記第２
の負荷トランジスタと接続された前記入力差動トランジ
スタ対のドレインにゲートが接続され前記第１の電源端
子にソースが接続された駆動用トランジスタと該駆動用
トランジスタのドレインと前記第２の電源端子間に直列
接続された第２の定電流用トランジスタとから成る出力
段と、前記第１及び第２の定電流用トランジスタの各ゲ
ートにゲート及びドレインが接続され前記第２の電源端
子にソースが接続されてカレントミラーを構成するカレ
ントミラー用トランジスタと該カレントミラー用トラン
ジスタのドレインと前記第１の電源端子間に直列接続さ
れた定電流源とから成るバイアス回路と、前記駆動用ト
ランジスタのゲートとドレイン間に直列接続された位相
補償回路とを備える演算増幅器において、前記第１の負
荷トランジスタと接続された前記入力差動トランジスタ
対のドレインに一端が接続され前記カレントミラー用ト
ランジスタのドレインに他端が接続されたバイパス回路
を有することを特徴とする演算増幅器。 - （２）バイパス回路はコンデンサである特許請求の範囲
第（１）項記載の演算増幅器。 - （３）バイパス回路はコンデンサと抵抗の直列回路であ
る特許請求の範囲第（１）項記載の演算増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250520A JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
| US07/252,396 US4893092A (en) | 1987-10-02 | 1988-09-30 | Operational amplifier circuit |
| EP88116311A EP0310135B1 (en) | 1987-10-02 | 1988-10-03 | Operational amplifier circuit |
| DE8888116311T DE3879600T2 (de) | 1987-10-02 | 1988-10-03 | Operationsverstaerker. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250520A JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193207A true JPH0193207A (ja) | 1989-04-12 |
| JPH0559605B2 JPH0559605B2 (ja) | 1993-08-31 |
Family
ID=17209113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250520A Granted JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4893092A (ja) |
| EP (1) | EP0310135B1 (ja) |
| JP (1) | JPH0193207A (ja) |
| DE (1) | DE3879600T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5351011A (en) * | 1992-11-17 | 1994-09-27 | U.S. Philips Corporation | Low noise, low distortion MOS amplifier circuit |
| JP2008306562A (ja) * | 2007-06-08 | 2008-12-18 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
| JP2012032867A (ja) * | 2010-07-28 | 2012-02-16 | Lapis Semiconductor Co Ltd | 差動増幅回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04218884A (ja) * | 1990-12-19 | 1992-08-10 | Toyota Autom Loom Works Ltd | 演算増幅回路 |
| JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| JP3384045B2 (ja) * | 1993-07-27 | 2003-03-10 | ソニー株式会社 | シンクチップクランプ／同期分離回路 |
| JP3940485B2 (ja) * | 1997-02-27 | 2007-07-04 | 東芝マイクロエレクトロニクス株式会社 | 基準電圧発生回路 |
| US6069532A (en) * | 1998-07-20 | 2000-05-30 | Lucent Technologies Inc. | Technique for designing a bias circuit for an amplifier in an integrated circuit device |
| JP3343218B2 (ja) * | 1998-09-09 | 2002-11-11 | 株式会社 沖マイクロデザイン | 演算増幅器 |
| JP3841195B2 (ja) * | 1998-12-02 | 2006-11-01 | 富士通株式会社 | 差動増幅器 |
| US6304109B1 (en) * | 2000-12-05 | 2001-10-16 | Analog Devices, Inc. | High gain CMOS amplifier |
| DE10161347C1 (de) * | 2001-12-13 | 2003-04-17 | Texas Instruments Deutschland | Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars in ein unsymmetrisches Ausgangstaktsignal |
| KR100482312B1 (ko) * | 2003-01-20 | 2005-04-14 | 엘지전자 주식회사 | 연산증폭기 |
| US7176720B1 (en) * | 2003-03-14 | 2007-02-13 | Cypress Semiconductor Corp. | Low duty cycle distortion differential to CMOS translator |
| CN100383691C (zh) * | 2003-10-17 | 2008-04-23 | 清华大学 | 低温度系数和低电源电压系数的参考电流源 |
| KR20050056125A (ko) * | 2003-12-09 | 2005-06-14 | 마쯔시다덴기산교 가부시키가이샤 | 인버터 제어 장치 및 인버터 제어 방법 |
| US11977402B2 (en) * | 2021-11-29 | 2024-05-07 | Texas Instruments Incorporated | Transconductors with improved slew performance and low quiescent current |
| US20240275348A1 (en) * | 2023-02-15 | 2024-08-15 | Qualcomm Incorporated | Two-Stage Circuit With Power Supply Rejection Filter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371843A (en) * | 1980-07-07 | 1983-02-01 | Bell Telephone Laboratories, Incorporated | Semiconductor differential amplifier circuit with feedback bias control |
| US4410857A (en) * | 1981-04-28 | 1983-10-18 | Rca Corporation | Operational amplifier with feed-forward compensation circuit |
| JPS59107613A (ja) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | 演算増幅回路 |
| JPS6161508A (ja) * | 1984-09-03 | 1986-03-29 | Hitachi Ltd | 信号婦理回路 |
-
1987
- 1987-10-02 JP JP62250520A patent/JPH0193207A/ja active Granted
-
1988
- 1988-09-30 US US07/252,396 patent/US4893092A/en not_active Expired - Fee Related
- 1988-10-03 EP EP88116311A patent/EP0310135B1/en not_active Expired - Lifetime
- 1988-10-03 DE DE8888116311T patent/DE3879600T2/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5351011A (en) * | 1992-11-17 | 1994-09-27 | U.S. Philips Corporation | Low noise, low distortion MOS amplifier circuit |
| JP2008306562A (ja) * | 2007-06-08 | 2008-12-18 | Asahi Kasei Electronics Co Ltd | 演算増幅器 |
| JP2012032867A (ja) * | 2010-07-28 | 2012-02-16 | Lapis Semiconductor Co Ltd | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0559605B2 (ja) | 1993-08-31 |
| DE3879600T2 (de) | 1993-07-01 |
| EP0310135B1 (en) | 1993-03-24 |
| US4893092A (en) | 1990-01-09 |
| EP0310135A2 (en) | 1989-04-05 |
| DE3879600D1 (de) | 1993-04-29 |
| EP0310135A3 (en) | 1990-03-14 |
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